JPH05136164A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05136164A JPH05136164A JP4116333A JP11633392A JPH05136164A JP H05136164 A JPH05136164 A JP H05136164A JP 4116333 A JP4116333 A JP 4116333A JP 11633392 A JP11633392 A JP 11633392A JP H05136164 A JPH05136164 A JP H05136164A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】 （修正有）
【目的】 希釈酸化法によりゲート電極側壁にスペーサ
を形成させる方法を提供する。 【構成】 半導体基板２００上にゲート酸化膜２１を形
成し、絶縁層がその上に形成されており、不純物が注入
されたポリシリコンから構成されたゲート電極２２１を
形成する。望ましくは、不純物は燐イオンである。次
に、前記基板２００に希釈酸化工程を遂行するとゲート
電極側壁のポリシリコンが酸化しスペーサ２５を形成す
る。 【効果】 異方性食刻工程を除外させることにより放射
損傷を除去させ、低濃度不純物領域とゲート電極間の重
畳キャパシタンスを減少させ、動作速度を向上し、製造
方法が単純である。
を形成させる方法を提供する。 【構成】 半導体基板２００上にゲート酸化膜２１を形
成し、絶縁層がその上に形成されており、不純物が注入
されたポリシリコンから構成されたゲート電極２２１を
形成する。望ましくは、不純物は燐イオンである。次
に、前記基板２００に希釈酸化工程を遂行するとゲート
電極側壁のポリシリコンが酸化しスペーサ２５を形成す
る。 【効果】 異方性食刻工程を除外させることにより放射
損傷を除去させ、低濃度不純物領域とゲート電極間の重
畳キャパシタンスを減少させ、動作速度を向上し、製造
方法が単純である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するもので、特に低濃度でドーピングされたドレーン
（ＬＤＤ；Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）
構造をもつ半導体ＭＯＳ装置の製造方法に関するもので
ある。
関するもので、特に低濃度でドーピングされたドレーン
（ＬＤＤ；Ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）
構造をもつ半導体ＭＯＳ装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】半導体装置は電子産業全般にかけて広く
用いられており、他の産業においてもその応用が速く拡
大されつつある。半導体装置の応用が拡大されつつある
主要原因のうち１つは、最近の電子産業発展により商品
製造費用が顕著に削減できるからである。これは低い費
用の高密度の貯蔵能力に対する要求が深まりつつあるコ
ンピュータ産業に半導体装置を応用したとき明らかに表
われる。
用いられており、他の産業においてもその応用が速く拡
大されつつある。半導体装置の応用が拡大されつつある
主要原因のうち１つは、最近の電子産業発展により商品
製造費用が顕著に削減できるからである。これは低い費
用の高密度の貯蔵能力に対する要求が深まりつつあるコ
ンピュータ産業に半導体装置を応用したとき明らかに表
われる。
【０００３】例えば、過去１０年間、半導体装置の製造
技術が発展され、半導体チップ当たりビット数が１６Ｋ
から６４Ｋに増加され、同時にビット当たり費用はおお
よそ２００分の１に減少した。１個のチップ上に半導体
素子の密度の増加により製造費用は明らかに減少する。
従って、１個のチップに多くのメモリセルを形成するこ
とによりビット当たりの費用が大きく節約される。しか
し、チップの密度は高まり複雑になることにより収率が
減少し、高集積化から得られるいくつかの利点が相殺さ
れることになる。装置の大きさがより高密度を実現する
ためさらに小さくなることによりいくつか問題点を発生
することになる。これらの問題点は半導体装置の収率を
明らかに減少させ、高密度化により得られる費用節減効
果を相殺させる。
技術が発展され、半導体チップ当たりビット数が１６Ｋ
から６４Ｋに増加され、同時にビット当たり費用はおお
よそ２００分の１に減少した。１個のチップ上に半導体
素子の密度の増加により製造費用は明らかに減少する。
従って、１個のチップに多くのメモリセルを形成するこ
とによりビット当たりの費用が大きく節約される。しか
し、チップの密度は高まり複雑になることにより収率が
減少し、高集積化から得られるいくつかの利点が相殺さ
れることになる。装置の大きさがより高密度を実現する
ためさらに小さくなることによりいくつか問題点を発生
することになる。これらの問題点は半導体装置の収率を
明らかに減少させ、高密度化により得られる費用節減効
果を相殺させる。
【０００４】小さい形態の構造の装置を製造する際直面
することになる問題のうち、一番難しい問題はブレーク
ダウン電圧、最大動作電圧等のような電気的特性に関す
るものである。これは超高集積ＶＬＳＩ半導体装置の製
造においては特に難しい問題である。すなわち、高電圧
がドレーン電極に印加されることによりチャネル領域に
かかる高い電気場により半導体装置のブレークダウン電
圧が減少する。またその最大動作電圧は短いチャネル効
果により制限される。特にＭＯＳ装置構造で明らかに表
われるまた他の問題点は有効チャネルの長さが短いチャ
ネル効果により制限されるのである。前記の問題点は電
気的特性に悪影響を及ぼし半導体装置の製造収率を減少
させる。
することになる問題のうち、一番難しい問題はブレーク
ダウン電圧、最大動作電圧等のような電気的特性に関す
るものである。これは超高集積ＶＬＳＩ半導体装置の製
造においては特に難しい問題である。すなわち、高電圧
がドレーン電極に印加されることによりチャネル領域に
かかる高い電気場により半導体装置のブレークダウン電
圧が減少する。またその最大動作電圧は短いチャネル効
果により制限される。特にＭＯＳ装置構造で明らかに表
われるまた他の問題点は有効チャネルの長さが短いチャ
ネル効果により制限されるのである。前記の問題点は電
気的特性に悪影響を及ぼし半導体装置の製造収率を減少
させる。
【０００５】従って、前述した問題点を解決するため従
来のＬＤＤ構造を備えたＭＯＳ装置が提案された（参照
文献：Ｓｉｌｉｃｏｎ Ｐｒｏｃｅｓｓｉｎｇ ｆｏｒ
ｔｈｅ ＶＬＳＩ Ｅｒａ， Ｖｏｌｕｍｅ ２，
Ｓ．Ｗｏｌｆ １９９０，ｐｐ３５４〜３６１）。ＬＤ
Ｄ構造の装置はゲート電極とＮ+形ドレーンおよびソー
ス領域の間にＮ-形のＬＤＤ領域をもつ。前記した装置
においてはチャネルのエッジ部分にかかる電場が減少さ
れ、結果的に有効な動作電圧が増加され、不純物がドー
ピングされた領域（ドレーンおよびソース）とゲートが
オーバーラップされることにより重畳されるキャパシタ
ンスが減少され、またホットキャリア効果が減少され
る。
来のＬＤＤ構造を備えたＭＯＳ装置が提案された（参照
文献：Ｓｉｌｉｃｏｎ Ｐｒｏｃｅｓｓｉｎｇ ｆｏｒ
ｔｈｅ ＶＬＳＩ Ｅｒａ， Ｖｏｌｕｍｅ ２，
Ｓ．Ｗｏｌｆ １９９０，ｐｐ３５４〜３６１）。ＬＤ
Ｄ構造の装置はゲート電極とＮ+形ドレーンおよびソー
ス領域の間にＮ-形のＬＤＤ領域をもつ。前記した装置
においてはチャネルのエッジ部分にかかる電場が減少さ
れ、結果的に有効な動作電圧が増加され、不純物がドー
ピングされた領域（ドレーンおよびソース）とゲートが
オーバーラップされることにより重畳されるキャパシタ
ンスが減少され、またホットキャリア効果が減少され
る。
【０００６】最近、大部分のＶＬＳＩ ＤＲＡＭチップ
は、前述した長点をもつＬＤＤ構造をもつように製造さ
れている。だが、ＬＤＤ構造をもつ装置の従来の製造工
程において、ゲート電極の側壁スペーサはゲート電極が
形成されている半導体ウエーハ上にＣＶＤ酸化膜を沈積
した後ＣＶＤ酸化膜を異方性食刻し形成される。以下、
従来のＬＤＤ構造をもつＭＯＳ装置の製造方法に対して
図面を参照し説明する。
は、前述した長点をもつＬＤＤ構造をもつように製造さ
れている。だが、ＬＤＤ構造をもつ装置の従来の製造工
程において、ゲート電極の側壁スペーサはゲート電極が
形成されている半導体ウエーハ上にＣＶＤ酸化膜を沈積
した後ＣＶＤ酸化膜を異方性食刻し形成される。以下、
従来のＬＤＤ構造をもつＭＯＳ装置の製造方法に対して
図面を参照し説明する。
【０００７】図１Ａ〜図２Ｆは従来のＬＤＤ構造を備え
た半導体装置の製造工程の各段階を示したものである。
まず、通常の製造工程により半導体基板１００上に素子
分離領域（図面には省略されている）を形成した後、そ
の上にゲート酸化膜１１、ポリシリコン層１２および第
１絶縁膜１３を順次的に形成する（図１Ａ）。引き続
き、前記第１絶縁膜１３の上にフォトレジストを塗布し
た後、通常的なフォトリソグラフィー工程によりゲート
電極１Ｇ用フォトレジストパターンを形成し、異方性食
刻により前記ポリシリコン層１２および第１絶縁膜１３
をエッチングした後、前記フォトレジストパターンを除
去しゲート電極１Ｇを形成する。このとき、ゲート酸化
膜１１は活性領域上に残ることになる。そうした後半導
体基板とは反対の導電形の不純物イオン１４を半導体基
板１００内に注入し、ＬＤＤ構造の低濃度不純物ｎ-領
域を形成する（図１Ｂ）。
た半導体装置の製造工程の各段階を示したものである。
まず、通常の製造工程により半導体基板１００上に素子
分離領域（図面には省略されている）を形成した後、そ
の上にゲート酸化膜１１、ポリシリコン層１２および第
１絶縁膜１３を順次的に形成する（図１Ａ）。引き続
き、前記第１絶縁膜１３の上にフォトレジストを塗布し
た後、通常的なフォトリソグラフィー工程によりゲート
電極１Ｇ用フォトレジストパターンを形成し、異方性食
刻により前記ポリシリコン層１２および第１絶縁膜１３
をエッチングした後、前記フォトレジストパターンを除
去しゲート電極１Ｇを形成する。このとき、ゲート酸化
膜１１は活性領域上に残ることになる。そうした後半導
体基板とは反対の導電形の不純物イオン１４を半導体基
板１００内に注入し、ＬＤＤ構造の低濃度不純物ｎ-領
域を形成する（図１Ｂ）。
【０００８】引き続き、収得した構造物の全表面に第２
絶縁膜１５でＣＶＤ酸化膜を形成する。このとき、収得
される第２絶縁膜１５の厚さは不均一になる（図１
Ｃ）。前記した工程の次に、第２絶縁膜１５を異方性食
刻し、図２Ｄでのようにゲート電極１Ｇの側壁にスペー
サ１５’を形成し、これはＬＤＤ構造の高濃度不純物ｎ
+ 領域形成のためのイオン注入時にマスクで用いる。こ
のとき、前記第２絶縁膜１５の厚さの不均一性により前
記異方性食刻時の第２絶縁膜１５の食刻形態が不均一に
なるので、前記不均一性を避けるために前記半導体基板
に対する第２絶縁膜１５の食刻選択比が高い食刻液を利
用し充分な時間の間食刻工程を遂行しなければならな
い。だが、これにより半導体基板１００に放射損傷が誘
発されないように留意しなければならない。前記放射損
傷は半導体装置の特性に悪い影響を及ぼすが、例えばＭ
ＯＳ素子において、閾値電圧レベルを移動させ、相互コ
ンダクタンスｇｍ特性を低下させ、またＤＲＡＭのレフ
レッシュ時間と密接な関係がある接合漏泄電流を増加さ
せる（図２Ｄ）。
絶縁膜１５でＣＶＤ酸化膜を形成する。このとき、収得
される第２絶縁膜１５の厚さは不均一になる（図１
Ｃ）。前記した工程の次に、第２絶縁膜１５を異方性食
刻し、図２Ｄでのようにゲート電極１Ｇの側壁にスペー
サ１５’を形成し、これはＬＤＤ構造の高濃度不純物ｎ
+ 領域形成のためのイオン注入時にマスクで用いる。こ
のとき、前記第２絶縁膜１５の厚さの不均一性により前
記異方性食刻時の第２絶縁膜１５の食刻形態が不均一に
なるので、前記不均一性を避けるために前記半導体基板
に対する第２絶縁膜１５の食刻選択比が高い食刻液を利
用し充分な時間の間食刻工程を遂行しなければならな
い。だが、これにより半導体基板１００に放射損傷が誘
発されないように留意しなければならない。前記放射損
傷は半導体装置の特性に悪い影響を及ぼすが、例えばＭ
ＯＳ素子において、閾値電圧レベルを移動させ、相互コ
ンダクタンスｇｍ特性を低下させ、またＤＲＡＭのレフ
レッシュ時間と密接な関係がある接合漏泄電流を増加さ
せる（図２Ｄ）。
【０００９】次に２番目のイオン注入時に半導体基板１
００に加わる損傷を減らすために、キャッピング酸化膜
１６を前記収得した半導体基板の全表面に形成する。こ
のとき、前記キャッピング酸化膜１６形成時１番目のイ
オン注入時に注入された不純物１４が活性化され、低濃
度不純物領域１７が垂直および水平方向に拡散される。
従って、ゲート電極１Ｇが低濃度不純物領域１７の一部
と重なりゲート重畳キャパシタンスが増加され、半導体
装置の動作速度が減少される。次に、スペーサ１５’が
形成されている半導体基板１００上に不純物１８を高濃
度に注入する（図２Ｅ）。
００に加わる損傷を減らすために、キャッピング酸化膜
１６を前記収得した半導体基板の全表面に形成する。こ
のとき、前記キャッピング酸化膜１６形成時１番目のイ
オン注入時に注入された不純物１４が活性化され、低濃
度不純物領域１７が垂直および水平方向に拡散される。
従って、ゲート電極１Ｇが低濃度不純物領域１７の一部
と重なりゲート重畳キャパシタンスが増加され、半導体
装置の動作速度が減少される。次に、スペーサ１５’が
形成されている半導体基板１００上に不純物１８を高濃
度に注入する（図２Ｅ）。
【００１０】次に、充分に高い温度で熱処理し、前記注
入された不純物イオン１８を活性化させ、高濃度不純物
領域１９を形成する（図２Ｆ）。前記したように従来の
ＬＤＤ構造をもつ半導体装置製造工程においては、ＣＶ
Ｄ酸化膜特性によるスペーサ形態の不均一性、スペーサ
形成時に半導体基板に加わる放射損傷およびゲート電極
と、不純物領域間の重畳キャパシタンスの生成のような
いくらかの問題が発生する。
入された不純物イオン１８を活性化させ、高濃度不純物
領域１９を形成する（図２Ｆ）。前記したように従来の
ＬＤＤ構造をもつ半導体装置製造工程においては、ＣＶ
Ｄ酸化膜特性によるスペーサ形態の不均一性、スペーサ
形成時に半導体基板に加わる放射損傷およびゲート電極
と、不純物領域間の重畳キャパシタンスの生成のような
いくらかの問題が発生する。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
は、前記した問題点を避けるためにゲート電極側壁に異
方性食刻の段階なしにスペーサを形成させる半導体装置
の製造方法を提供するところにある。
は、前記した問題点を避けるためにゲート電極側壁に異
方性食刻の段階なしにスペーサを形成させる半導体装置
の製造方法を提供するところにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に本発明によると、不純物がドーピングされたポリシリ
コンから構成されたゲート電極を形成する段階、および
前記ゲート電極が形成された半導体基板を希釈酸化さ
せ、前記ゲート電極の側壁にスペーサを形成する段階か
ら構成された半導体装置の製造方法が提供される。
に本発明によると、不純物がドーピングされたポリシリ
コンから構成されたゲート電極を形成する段階、および
前記ゲート電極が形成された半導体基板を希釈酸化さ
せ、前記ゲート電極の側壁にスペーサを形成する段階か
ら構成された半導体装置の製造方法が提供される。
【００１３】
【作用】本発明による半導体装置の製造方法によると、
異方性食刻工程を除外させることにより放射損傷を除去
させ、低濃度不純物領域とゲート電極間の重畳キャパシ
タンスを減少させ、動作速度を向上させるとともに、製
造方法が単純である。
異方性食刻工程を除外させることにより放射損傷を除去
させ、低濃度不純物領域とゲート電極間の重畳キャパシ
タンスを減少させ、動作速度を向上させるとともに、製
造方法が単純である。
【００１４】
【実施例】以下、本発明に係わる実施例を添付図面に従
って説明する。図３Ａ〜図３Ｄは本発明によるＬＤＤ構
造をもつ半導体装置の製造工程を示した断面図で、素子
分離領域を除外した活性領域だけを示したものである。
図３Ａを参照すると、通常の工程によりＰタイプの単結
晶シリコン半導体基板２００上に素子分離膜（図示され
ていない）を形成した後、前記半導体基板２００上に熱
酸化法により５０Å〜１５０Å、望ましくは約７０Å程
度の厚さのゲート酸化膜２１を形成する。次に、１，５
００Å〜３，０００Åの厚さ、望ましくは約２，０００
Åのポリシリコン層２２および１，５００Å〜３，００
０Å、望ましくは約２，０００Å厚さの絶縁膜２３を順
番に前記ゲート酸化膜２１上に形成する。ポリシリコン
層２２はソースとして、シランを用いて５８０〜６５０
℃で多結晶シリコンを蒸着させ形成できる。絶縁膜２３
はソースとして、ＳｉＨ4とＮ2 ＯまたはＯ2 を用いて
ＣＶＤ法により形成できる。前記絶縁膜２３形成工程の
前に、前記ポリシリコン層２２に例えばＰＯＣｌ3 工程
またはイオン注入工程により不純物である例えば燐Ｐま
たは砒素Ａｓが１０20〜１０21ａｔｏｍｓ／ｃｍ2 程度
の不純物濃度になるように注入し伝導性を付与する。こ
のとき、前記したイオン注入工程でドース量５×１０15
ａｔｏｍｓ／ｃｍ2 であり、注入エネルギー４０ＫｅＶ
程度である。
って説明する。図３Ａ〜図３Ｄは本発明によるＬＤＤ構
造をもつ半導体装置の製造工程を示した断面図で、素子
分離領域を除外した活性領域だけを示したものである。
図３Ａを参照すると、通常の工程によりＰタイプの単結
晶シリコン半導体基板２００上に素子分離膜（図示され
ていない）を形成した後、前記半導体基板２００上に熱
酸化法により５０Å〜１５０Å、望ましくは約７０Å程
度の厚さのゲート酸化膜２１を形成する。次に、１，５
００Å〜３，０００Åの厚さ、望ましくは約２，０００
Åのポリシリコン層２２および１，５００Å〜３，００
０Å、望ましくは約２，０００Å厚さの絶縁膜２３を順
番に前記ゲート酸化膜２１上に形成する。ポリシリコン
層２２はソースとして、シランを用いて５８０〜６５０
℃で多結晶シリコンを蒸着させ形成できる。絶縁膜２３
はソースとして、ＳｉＨ4とＮ2 ＯまたはＯ2 を用いて
ＣＶＤ法により形成できる。前記絶縁膜２３形成工程の
前に、前記ポリシリコン層２２に例えばＰＯＣｌ3 工程
またはイオン注入工程により不純物である例えば燐Ｐま
たは砒素Ａｓが１０20〜１０21ａｔｏｍｓ／ｃｍ2 程度
の不純物濃度になるように注入し伝導性を付与する。こ
のとき、前記したイオン注入工程でドース量５×１０15
ａｔｏｍｓ／ｃｍ2 であり、注入エネルギー４０ＫｅＶ
程度である。
【００１５】引き続き、図３Ｂを参照すると、前記絶縁
膜２３上にフォトレジストを塗布した後、フォトリソグ
ラフィー工程によりゲート電極２Ｇ用フォトレジストパ
ターンを形成する。次に、フォトレジストパターンをエ
ッチングマスクとして用いて、前記した絶縁膜２３およ
びポリシリコン層２２を異方性食刻し、フォトレジスト
パターンを除去しゲート電極２Ｇを収得する。このと
き、ゲート酸化膜２１は活性領域の上に残る。次に、そ
の上に半導体基板２００とは反対の導電形不純物２４を
１×１０14ａｔｏｍｓ／ｃｍ2 ドース量と４０ＫｅＶ〜
８０ＫｅＶ程度の注入エネルギーで注入し半導体基板に
不純物領域を形成させる。
膜２３上にフォトレジストを塗布した後、フォトリソグ
ラフィー工程によりゲート電極２Ｇ用フォトレジストパ
ターンを形成する。次に、フォトレジストパターンをエ
ッチングマスクとして用いて、前記した絶縁膜２３およ
びポリシリコン層２２を異方性食刻し、フォトレジスト
パターンを除去しゲート電極２Ｇを収得する。このと
き、ゲート酸化膜２１は活性領域の上に残る。次に、そ
の上に半導体基板２００とは反対の導電形不純物２４を
１×１０14ａｔｏｍｓ／ｃｍ2 ドース量と４０ＫｅＶ〜
８０ＫｅＶ程度の注入エネルギーで注入し半導体基板に
不純物領域を形成させる。
【００１６】図３Ｃを参照すると、スペーサ２５が希釈
酸化工程によりゲート電極２Ｇの側壁に形成される。以
後、前記スペーサ２５はＬＤＤ構造の高濃度の不純物の
領域を形成するときマスクとして利用される。前記希釈
酸化法は水蒸気分圧が低い湿潤雰囲気下で、９００℃〜
１０００℃の温度で８０分〜１６０分程度遂行される酸
化方法である。すなわち、通常の酸化工程が炉内に流入
される酸素流量は７．７５ＳＬＭ程度、水素流量は１２
ＳＬＭ程度に維持し、Ｈ2 Ｏ分圧が０．８ＡＴＭ程度の
炉内で行なわれるのに比べて、希釈酸化工程はＨ2 Ｏ分
圧が０．０１ＡＴＭ〜０．０５ＡＴＭの炉内で行なわれ
る。従って、Ｈ2 Ｏ分圧を低めるため炉内に流入される
酸素流量を１．５ＳＬＭ〜４ＳＬＭ程度、水素流量を２
ＳＬＭ〜５ＳＬＭ程度に低めて希釈ガスで窒素Ｎ 2 また
はアルゴンＡｒを注入し、全体のガス流量を従来の条件
と同一に維持する。その結果、酸化工程後炉の外に出る
ガス量を一定に維持させる。
酸化工程によりゲート電極２Ｇの側壁に形成される。以
後、前記スペーサ２５はＬＤＤ構造の高濃度の不純物の
領域を形成するときマスクとして利用される。前記希釈
酸化法は水蒸気分圧が低い湿潤雰囲気下で、９００℃〜
１０００℃の温度で８０分〜１６０分程度遂行される酸
化方法である。すなわち、通常の酸化工程が炉内に流入
される酸素流量は７．７５ＳＬＭ程度、水素流量は１２
ＳＬＭ程度に維持し、Ｈ2 Ｏ分圧が０．８ＡＴＭ程度の
炉内で行なわれるのに比べて、希釈酸化工程はＨ2 Ｏ分
圧が０．０１ＡＴＭ〜０．０５ＡＴＭの炉内で行なわれ
る。従って、Ｈ2 Ｏ分圧を低めるため炉内に流入される
酸素流量を１．５ＳＬＭ〜４ＳＬＭ程度、水素流量を２
ＳＬＭ〜５ＳＬＭ程度に低めて希釈ガスで窒素Ｎ 2 また
はアルゴンＡｒを注入し、全体のガス流量を従来の条件
と同一に維持する。その結果、酸化工程後炉の外に出る
ガス量を一定に維持させる。
【００１７】このとき、望ましくは酸素流量１．８ＳＬ
Ｍ程度、水素流量３ＳＬＭ程度で酸素および水素ガスを
流入し、Ｈ2 Ｏ分圧を０．０２ＡＴＭ程度で維持し、９
５０℃の炉温度で１２０分間希釈酸化しスペーサ２５を
形成する。図４は湿潤雰囲気下で水蒸気気圧によるシリ
コンの酸化速度の比を示すグラフである。同図で、横軸
は水蒸気分圧を示し、縦軸は単結晶シリコン基板の酸化
速度に対する燐がドーピングされたポリシリコンの酸化
速度の比を示したものである。
Ｍ程度、水素流量３ＳＬＭ程度で酸素および水素ガスを
流入し、Ｈ2 Ｏ分圧を０．０２ＡＴＭ程度で維持し、９
５０℃の炉温度で１２０分間希釈酸化しスペーサ２５を
形成する。図４は湿潤雰囲気下で水蒸気気圧によるシリ
コンの酸化速度の比を示すグラフである。同図で、横軸
は水蒸気分圧を示し、縦軸は単結晶シリコン基板の酸化
速度に対する燐がドーピングされたポリシリコンの酸化
速度の比を示したものである。
【００１８】同図で判るように、０．０２気圧の水蒸気
分圧で希釈酸化を遂行する場合、燐がドーピングされた
ポリシリコンの酸化速度は単結晶シリコン半導体基板の
酸化速度より約１０倍程度速い。従って、燐がドーピン
グされたポリシリコン層ゲート電極２Ｇを含む前記半導
体基板２００を希釈酸化することになると、ゲート酸化
膜２１が既に形成されている単結晶シリコン半導体基板
上には酸化がほとんど起こらず、ゲート電極２Ｇ側壁部
上のポリシリコンが酸化されゲート電極２Ｇの側壁にス
ペーサ２５が形成される。
分圧で希釈酸化を遂行する場合、燐がドーピングされた
ポリシリコンの酸化速度は単結晶シリコン半導体基板の
酸化速度より約１０倍程度速い。従って、燐がドーピン
グされたポリシリコン層ゲート電極２Ｇを含む前記半導
体基板２００を希釈酸化することになると、ゲート酸化
膜２１が既に形成されている単結晶シリコン半導体基板
上には酸化がほとんど起こらず、ゲート電極２Ｇ側壁部
上のポリシリコンが酸化されゲート電極２Ｇの側壁にス
ペーサ２５が形成される。
【００１９】また、前記希釈酸化過程で低濃度のＮ- 不
純物２４が垂直、水平方向に拡散され、ＬＤＤ構造の低
濃度不純物領域２７が形成され、同時にポリシリコン層
２２’の両側壁が酸化されながらゲート電極のポリシリ
コン層２２’の体積が減り体積が小さいポリシリコン層
２２”が形成されるので重畳キャパシタンスが減少され
る。
純物２４が垂直、水平方向に拡散され、ＬＤＤ構造の低
濃度不純物領域２７が形成され、同時にポリシリコン層
２２’の両側壁が酸化されながらゲート電極のポリシリ
コン層２２’の体積が減り体積が小さいポリシリコン層
２２”が形成されるので重畳キャパシタンスが減少され
る。
【００２０】その次に、前記希釈酸化工程後、基板全面
に前記低濃度の注入イオンと同一な種類の不純物２８を
５×１０15ａｔｏｍｓ／ｃｍ2 のイオンドースおよび３
０〜６０ＫｅＶの注入エネルギーでイオン注入させる。
最終的に図３Ｄのように熱処理工程により注入された不
純物２８を活性化させ、高濃度不純物領域２９を形成さ
せることによりＬＤＤ構造の素子製作過程を完成させ
る。
に前記低濃度の注入イオンと同一な種類の不純物２８を
５×１０15ａｔｏｍｓ／ｃｍ2 のイオンドースおよび３
０〜６０ＫｅＶの注入エネルギーでイオン注入させる。
最終的に図３Ｄのように熱処理工程により注入された不
純物２８を活性化させ、高濃度不純物領域２９を形成さ
せることによりＬＤＤ構造の素子製作過程を完成させ
る。
【００２１】
【発明の効果】前述したように、本発明によると、ＬＤ
Ｄ構造をもつ半導体装置を製造するに当たり、希釈酸化
によりゲート電極の側壁を酸化させスペーサを形成させ
ることになるので、スペーサの製造工程が単純であり、
異方性食刻工程を除外させることにより放射損傷を除去
させ、低濃度不純物領域とゲート電極間の重畳キャパシ
タンスを減少させ素子の動作速度を向上させることにな
る。従って半導体装置の信頼性と収率および電気的特性
が向上される。
Ｄ構造をもつ半導体装置を製造するに当たり、希釈酸化
によりゲート電極の側壁を酸化させスペーサを形成させ
ることになるので、スペーサの製造工程が単純であり、
異方性食刻工程を除外させることにより放射損傷を除去
させ、低濃度不純物領域とゲート電極間の重畳キャパシ
タンスを減少させ素子の動作速度を向上させることにな
る。従って半導体装置の信頼性と収率および電気的特性
が向上される。
【００２２】なお、本発明は前記実施例に限定されるも
のではなく、本発明の精神を逸脱しない範囲で種々の改
変をなし得ることはもちろんである。
のではなく、本発明の精神を逸脱しない範囲で種々の改
変をなし得ることはもちろんである。
【図１】Ａ〜Ｃは従来のＬＤＤ構造をもつ半導体装置の
製造方法を示した工程順序図である。
製造方法を示した工程順序図である。
【図２】Ｄ〜Ｆは従来のＬＤＤ構造をもつ半導体装置の
製造方法を示した工程順序図である。
製造方法を示した工程順序図である。
【図３】Ａ〜Ｄは本発明の望ましい実施例による半導体
装置の製造工程を示した断面図である。
装置の製造工程を示した断面図である。
【図４】湿潤雰囲気下で水蒸気分圧によるシリコンの酸
化速度比を示す特性図である。
化速度比を示す特性図である。
２Ｇ ゲート電極 ２１ ゲート酸化膜 ２２’ 不純物がドーピングされたポリシリコン ２３’ 絶縁層 ２５ スペーサ ２７ 低濃度不純物領域 ２８ 高濃度不純物領域 ２００ 半導体基板
Claims (8)
- 【請求項１】 不純物がドーピングされたポリシリコン
から構成されたゲート電極を形成する段階、および前記
ゲート電極が形成された半導体基板を希釈酸化させ、前
記ゲート電極の側壁にスペーサを形成する段階から構成
された半導体装置の製造方法。 - 【請求項２】 前記不純物が燐または砒素イオンである
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記ゲート電極形成後、イオンを注入し
ＬＤＤ構造の低濃度の不純物領域を形成する段階をさら
に含むことを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項４】 前記スペーサ形成後、イオンを注入しＬ
ＤＤ構造の高濃度の不純物領域を形成することを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記希釈酸化を０．０１から０．０５気
圧のＨ2 Ｏ分圧の湿潤雰囲気下で遂行することを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項６】 前記ゲート電極を形成する前に半導体基
板上にゲート酸化膜を形成する段階をさらに含むことを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項７】 ゲート電極上に絶縁層を形成する段階を
さらに含むことを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項８】 不純物が注入されたポリシリコンから構
成されたゲート電極が形成されている半導体基板を希釈
酸化し、前記ゲート電極の側壁部のポリシリコンを酸化
させ製造したゲート電極の側壁上に形成されたスペーサ
を含む半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910014809A KR940005736B1 (ko) | 1991-08-26 | 1991-08-26 | 반도체 장치의 소자 제조방법 |
| KR1991P14809 | 1991-08-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136164A true JPH05136164A (ja) | 1993-06-01 |
Family
ID=19319150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4116333A Pending JPH05136164A (ja) | 1991-08-26 | 1992-05-08 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH05136164A (ja) |
| KR (1) | KR940005736B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007067425A (ja) * | 2006-10-05 | 2007-03-15 | Toshiba Corp | 半導体装置の製造方法 |
| JP2007110146A (ja) * | 1997-07-11 | 2007-04-26 | Applied Materials Inc | 酸化物形成方法、酸化物層成長方法および基板加工方法 |
| US7579231B2 (en) | 1999-01-29 | 2009-08-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2010171442A (ja) * | 1999-01-15 | 2010-08-05 | Lsi Corp | フレームフリー湿式酸化 |
| JP2010268014A (ja) * | 1997-07-11 | 2010-11-25 | Applied Materials Inc | 酸化物形成方法 |
-
1991
- 1991-08-26 KR KR1019910014809A patent/KR940005736B1/ko not_active IP Right Cessation
-
1992
- 1992-05-08 JP JP4116333A patent/JPH05136164A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007110146A (ja) * | 1997-07-11 | 2007-04-26 | Applied Materials Inc | 酸化物形成方法、酸化物層成長方法および基板加工方法 |
| JP2010268014A (ja) * | 1997-07-11 | 2010-11-25 | Applied Materials Inc | 酸化物形成方法 |
| JP2014209640A (ja) * | 1997-07-11 | 2014-11-06 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 酸化物形成方法 |
| JP2010171442A (ja) * | 1999-01-15 | 2010-08-05 | Lsi Corp | フレームフリー湿式酸化 |
| US7579231B2 (en) | 1999-01-29 | 2009-08-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2007067425A (ja) * | 2006-10-05 | 2007-03-15 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940005736B1 (ko) | 1994-06-23 |
| KR930005254A (ko) | 1993-03-23 |
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