JPH1050992A - 半導体装置及びその製造方法及びその半導体装置を利用したメモリセル - Google Patents
半導体装置及びその製造方法及びその半導体装置を利用したメモリセルInfo
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- JPH1050992A JPH1050992A JP8203525A JP20352596A JPH1050992A JP H1050992 A JPH1050992 A JP H1050992A JP 8203525 A JP8203525 A JP 8203525A JP 20352596 A JP20352596 A JP 20352596A JP H1050992 A JPH1050992 A JP H1050992A
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Abstract
(57)【要約】 （修正有）
【課題】 短チャネル効果を抑制する濃度変化の急峻な
高濃度領域をゲート電極下に自己整合的に形成する。 【解決手段】 厚い絶縁膜７に形成した溝からの不純物
（Ｂイオン）の注入によりＰ型半導体基板１にある程度
の深さに高濃度領域５を形成する。電極材料８（ポリシ
リコン）を堆積した後ＣＭＰにより研磨してゲート電極
部を形成する。ゲート電極部を残して絶縁膜７と窒化膜
６をそれぞれにエッチング除去し、ゲート電極部をマス
クにしてイオン注入（リンイオン）をし、ソース及びド
レイン領域４を形成する。
高濃度領域をゲート電極下に自己整合的に形成する。 【解決手段】 厚い絶縁膜７に形成した溝からの不純物
（Ｂイオン）の注入によりＰ型半導体基板１にある程度
の深さに高濃度領域５を形成する。電極材料８（ポリシ
リコン）を堆積した後ＣＭＰにより研磨してゲート電極
部を形成する。ゲート電極部を残して絶縁膜７と窒化膜
６をそれぞれにエッチング除去し、ゲート電極部をマス
クにしてイオン注入（リンイオン）をし、ソース及びド
レイン領域４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関するもので、特に、短チャネル効果を抑
制するMOSFETの構造に関するものである。
の製造方法に関するもので、特に、短チャネル効果を抑
制するMOSFETの構造に関するものである。
【０００２】
【従来の技術】半導体集積回路の微細化に伴いMOS トラ
ンジスタの短チャネル効果を抑制することはデバイスの
カットオフ特性、しきい値電圧の信頼性の保証という点
で必項である。
ンジスタの短チャネル効果を抑制することはデバイスの
カットオフ特性、しきい値電圧の信頼性の保証という点
で必項である。
【０００３】短チャネル効果とは、MOS トランジスタの
ゲート長が微細化により短くなるとドレイン拡散層の空
乏層が広がりが、ソース拡散層の空乏層に近づくことで
パンチスルーやバイポーラ動作が起こり、電流がリーク
するためにゲート電圧で制御できなくなりしきい値電圧
が下がる現象のことである。
ゲート長が微細化により短くなるとドレイン拡散層の空
乏層が広がりが、ソース拡散層の空乏層に近づくことで
パンチスルーやバイポーラ動作が起こり、電流がリーク
するためにゲート電圧で制御できなくなりしきい値電圧
が下がる現象のことである。
【０００４】よって短チャネル効果を抑制するためにソ
ース/ ドレイン拡散導電層の空乏層、特にト゛レイン 空乏層
の広がりを抑えることが有効な方法となる。ト゛レイン 空乏
層の広がりを抑え短チャネル効果を抑制することを目的
とした従来のMOS トランジスタの構造を図８に示す。
ース/ ドレイン拡散導電層の空乏層、特にト゛レイン 空乏層
の広がりを抑えることが有効な方法となる。ト゛レイン 空乏
層の広がりを抑え短チャネル効果を抑制することを目的
とした従来のMOS トランジスタの構造を図８に示す。
【０００５】チャネル領域の深い領域に高濃度p+領域が
形成されている。このp+領域の位置する深さはト゛レイン 層
の厚さと同程度なので、ト゛レイン 空乏層が広がりにくく、
短チャネル効果に強い構造ができる。
形成されている。このp+領域の位置する深さはト゛レイン 層
の厚さと同程度なので、ト゛レイン 空乏層が広がりにくく、
短チャネル効果に強い構造ができる。
【０００６】
【発明が解決しようとする課題】図８で示される従来の
構造の形成は、イオン注入法を用いてマスク合わせ方式
で行う。そのため、図８からもわかるように、合わせず
れを考慮して打ち込む領域を広げているのでソース、ド
レイン層の下にも高濃度領域が形成され、拡散層（ソー
ス、ドレイン層）と高濃度領域との間にジャンクション
容量が発生し、この容量がデバイスの高速化を妨げとな
る。
構造の形成は、イオン注入法を用いてマスク合わせ方式
で行う。そのため、図８からもわかるように、合わせず
れを考慮して打ち込む領域を広げているのでソース、ド
レイン層の下にも高濃度領域が形成され、拡散層（ソー
ス、ドレイン層）と高濃度領域との間にジャンクション
容量が発生し、この容量がデバイスの高速化を妨げとな
る。
【０００７】また、以上の様に高濃度領域と拡散層との
間に形成されるジャンクション容量を緩和するため技術
が特開平７−１８３３９２に開示されている。以下、そ
の技術を簡単に説明する。図９の（１）に示す様に、ｐ
型半導体基板１に通常のＬＯＣＯＳ法により素子感分離
絶縁膜２を形成し、熱酸化法によりゲート絶縁膜３を形
成する。次に、イオン注入法により、半導体基板１の不
純物濃度よりも高い不純物濃度を有するｐ型の高濃度領
域４を形成する。その後ゲート電極５を所定の位置に形
成する。
間に形成されるジャンクション容量を緩和するため技術
が特開平７−１８３３９２に開示されている。以下、そ
の技術を簡単に説明する。図９の（１）に示す様に、ｐ
型半導体基板１に通常のＬＯＣＯＳ法により素子感分離
絶縁膜２を形成し、熱酸化法によりゲート絶縁膜３を形
成する。次に、イオン注入法により、半導体基板１の不
純物濃度よりも高い不純物濃度を有するｐ型の高濃度領
域４を形成する。その後ゲート電極５を所定の位置に形
成する。
【０００８】次に、図９の（２）に示すように、ゲート
電極５をマスクにして、Ｓｉ、Ａｒ等の元素を注入し、
ゲート電極５の真下を除く半導体基板１の表面に点欠陥
（空孔、格子間Ｓｉ）を故意に形成し、引き続いて酸化
雰囲気等でアニールする。その結果、欠陥が導入された
領域の不純物を増速拡散させ、高濃度領域のピークを下
げ、その一部を半導体表面にパイルアップさせる事によ
り、ゲート電極５の真下のみに高濃度領域を残す。
電極５をマスクにして、Ｓｉ、Ａｒ等の元素を注入し、
ゲート電極５の真下を除く半導体基板１の表面に点欠陥
（空孔、格子間Ｓｉ）を故意に形成し、引き続いて酸化
雰囲気等でアニールする。その結果、欠陥が導入された
領域の不純物を増速拡散させ、高濃度領域のピークを下
げ、その一部を半導体表面にパイルアップさせる事によ
り、ゲート電極５の真下のみに高濃度領域を残す。
【０００９】次に、ゲート電極をマスクにして、不純物
を注入し、ソース、ドレインとして使用する拡散層６を
形成する。次に、図９の（３）のＡＢ断面におけるプロ
ファイルを図１０に示した。図１０は縦軸に不純物濃
度、横軸に位置を取っている。
を注入し、ソース、ドレインとして使用する拡散層６を
形成する。次に、図９の（３）のＡＢ断面におけるプロ
ファイルを図１０に示した。図１０は縦軸に不純物濃
度、横軸に位置を取っている。
【００１０】前述の方法から判るように、半導体基板表
面に点欠陥を導入し、アニールにより、ゲート電極５直
下を除く高濃度領域４の不純物を増速拡散させる事によ
り、ピーク濃度をさげている。従って、ゲート電極５直
下を除く高濃度領域４の不純物は、濃度が下がっただけ
で消えて無くなった訳ではない。この事は図１０から判
る。
面に点欠陥を導入し、アニールにより、ゲート電極５直
下を除く高濃度領域４の不純物を増速拡散させる事によ
り、ピーク濃度をさげている。従って、ゲート電極５直
下を除く高濃度領域４の不純物は、濃度が下がっただけ
で消えて無くなった訳ではない。この事は図１０から判
る。
【００１１】従って、拡散層６と高濃度領域４とのジャ
ンクション容量を緩和する事が出来るが、以前として容
量が残存してしまう。本発明は、以上のような問題を鑑
みてなされたものであり、短チャネル効果に強く、しか
も高速化にも対応するMOSFET構造とその製造方法を提供
することを目的とする。
ンクション容量を緩和する事が出来るが、以前として容
量が残存してしまう。本発明は、以上のような問題を鑑
みてなされたものであり、短チャネル効果に強く、しか
も高速化にも対応するMOSFET構造とその製造方法を提供
することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、一導電型半導体基板表面に所定の間隔を
おいて形成された反対導電型の拡散層と、前記拡散層の
間に形成されたゲート電極と、前記ゲート電極の真下
で、かつ、前記半導体基板表面に接しないように形成さ
れ、前記半導体基板と同じ導電型の高濃度領域とを備
え、前記高濃度領域と、前記半導体基板との境界におい
て、不純物濃度が急峻に変化している事を特徴としてい
る。
に、本発明は、一導電型半導体基板表面に所定の間隔を
おいて形成された反対導電型の拡散層と、前記拡散層の
間に形成されたゲート電極と、前記ゲート電極の真下
で、かつ、前記半導体基板表面に接しないように形成さ
れ、前記半導体基板と同じ導電型の高濃度領域とを備
え、前記高濃度領域と、前記半導体基板との境界におい
て、不純物濃度が急峻に変化している事を特徴としてい
る。
【００１３】上記の様に、本発明にかかる半導体装置
は、ゲート電極の概略真下に高濃度領域が設けられてい
るので、短チャネル効果を抑制する事が出来る。また、
従来技術と異なり、この高濃度領域と半導体基板の境界
における濃度の変化が急峻なので、高濃度領域と拡散層
との間に形成されるジャンクション容量を確実に抑制で
きる。更に、この高濃度領域は、自己整合的に形成され
るので、ゲート電極との合わせずれを起こす事を抑制出
来る。
は、ゲート電極の概略真下に高濃度領域が設けられてい
るので、短チャネル効果を抑制する事が出来る。また、
従来技術と異なり、この高濃度領域と半導体基板の境界
における濃度の変化が急峻なので、高濃度領域と拡散層
との間に形成されるジャンクション容量を確実に抑制で
きる。更に、この高濃度領域は、自己整合的に形成され
るので、ゲート電極との合わせずれを起こす事を抑制出
来る。
【００１４】
【発明の実施の形態】次に、本発明の実施形態を図を用
いて詳細に説明する。図１（１）に示すように、Ｐ型半
導体基板上に、熱酸化法を用いて絶縁膜２（例えば、二
酸化シリコン膜）を１０ｎｍ程度形成し、この絶縁膜２
の上にＣＶＤ法により絶縁膜６（例えば、窒化膜）を５
０ｎｍ程度形成し、更に、その上に、ＣＶＤ法により厚
い絶縁膜７（例えば、二酸化シリコン膜）を５００ｎｍ
程度堆積する。
いて詳細に説明する。図１（１）に示すように、Ｐ型半
導体基板上に、熱酸化法を用いて絶縁膜２（例えば、二
酸化シリコン膜）を１０ｎｍ程度形成し、この絶縁膜２
の上にＣＶＤ法により絶縁膜６（例えば、窒化膜）を５
０ｎｍ程度形成し、更に、その上に、ＣＶＤ法により厚
い絶縁膜７（例えば、二酸化シリコン膜）を５００ｎｍ
程度堆積する。
【００１５】次に、図１の（２）に示す様に、写真蝕刻
工程により、所定の位置の絶縁膜７と絶縁膜６を除去
し、溝２１を形成する。次いで、厚い絶縁膜７をマスク
にして、イオン注入法（加速エネルギー６０Ｋｅｖ、ド
ーズ量８×１０１２ｃｍ−３）を用いて、不純物（例え
ば、Ｂイオン）を半導体基板１に注入し、熱処理の施す
事により、半導体基板１と同じＰ型の高濃度領域５を形
成する。
工程により、所定の位置の絶縁膜７と絶縁膜６を除去
し、溝２１を形成する。次いで、厚い絶縁膜７をマスク
にして、イオン注入法（加速エネルギー６０Ｋｅｖ、ド
ーズ量８×１０１２ｃｍ−３）を用いて、不純物（例え
ば、Ｂイオン）を半導体基板１に注入し、熱処理の施す
事により、半導体基板１と同じＰ型の高濃度領域５を形
成する。
【００１６】ここで、この高濃度領域５は、半導体基板
１の表面から所定の深さになる様にし、絶縁膜２に接し
ないようにする。また、高電圧をドレイン端子（図示せ
ず）に印加したとき、ドレインとなる拡散層から基板に
向かって伸びる空乏層の伸びを抑制するためのものであ
り、この空乏層の伸びを抑制するため、高濃度領域５の
位置は、絶縁膜２に接しないようにし、ある程度の深さ
に形成する方が効果的である。
１の表面から所定の深さになる様にし、絶縁膜２に接し
ないようにする。また、高電圧をドレイン端子（図示せ
ず）に印加したとき、ドレインとなる拡散層から基板に
向かって伸びる空乏層の伸びを抑制するためのものであ
り、この空乏層の伸びを抑制するため、高濃度領域５の
位置は、絶縁膜２に接しないようにし、ある程度の深さ
に形成する方が効果的である。
【００１７】特に、高濃度領域５は、後述の拡散層の下
面と、この高濃度領域の上面の高さが、ほぼ同程度の高
さに形成する事が効果的である。また、高濃度領域５の
濃度は、Ｐ型半導体基板の不純物濃度より高い方が、前
述の空乏層の伸びをより効果的に抑制する事が出来る。
面と、この高濃度領域の上面の高さが、ほぼ同程度の高
さに形成する事が効果的である。また、高濃度領域５の
濃度は、Ｐ型半導体基板の不純物濃度より高い方が、前
述の空乏層の伸びをより効果的に抑制する事が出来る。
【００１８】また、高濃度領域５の形成の後で半導体基
板１の表面にしきい値電圧制御のためのイオン注入をB+
イオンを用いて行ってもよい（図示せず）。次に、図１
（３）に示すように、溝２１の底の絶縁膜２を異方性エ
ッチング法（例えば、反応性イオンエッチング）により
エッチング除去し後に、再度、絶縁膜２０を形成する。
その後、電極材料（例えば、ポリシリコン）８を２００
ｎｍ堆積する。
板１の表面にしきい値電圧制御のためのイオン注入をB+
イオンを用いて行ってもよい（図示せず）。次に、図１
（３）に示すように、溝２１の底の絶縁膜２を異方性エ
ッチング法（例えば、反応性イオンエッチング）により
エッチング除去し後に、再度、絶縁膜２０を形成する。
その後、電極材料（例えば、ポリシリコン）８を２００
ｎｍ堆積する。
【００１９】ここで、高濃度領域を形成する際、注入す
るイオンの加速エネルギーやドーズ量がそれほど大きく
なければ、溝２０の底の薄い絶縁膜２０を除去せずにそ
のまま電極材料を堆積してもよい。
るイオンの加速エネルギーやドーズ量がそれほど大きく
なければ、溝２０の底の薄い絶縁膜２０を除去せずにそ
のまま電極材料を堆積してもよい。
【００２０】次に、図２に示すように、ＣＭＰ法（化学
的機械研磨法）により厚い絶縁膜７の表面が露出するま
で、電極材料８を研磨する事により、ゲート電極部を形
成する。
的機械研磨法）により厚い絶縁膜７の表面が露出するま
で、電極材料８を研磨する事により、ゲート電極部を形
成する。
【００２１】いま、電極材料８をＣＭＰ法により平坦化
したが、エッチバック法等の方法でも良い。また、一
旦、電極材料８を厚い絶縁膜７が露出するまで平坦化し
たあと、更に、薄くしたければ、選択エッチングによ
り、所定の厚さにしてゲート電極を形成してもよい。
したが、エッチバック法等の方法でも良い。また、一
旦、電極材料８を厚い絶縁膜７が露出するまで平坦化し
たあと、更に、薄くしたければ、選択エッチングによ
り、所定の厚さにしてゲート電極を形成してもよい。
【００２２】次に、図２（２）に示すように、絶縁膜７
をエッチング除去（フッカアンモニウムで５分程度）
し、窒化膜６もエッチング除去（等方性化学ドライエッ
チング、または、リン酸、１６５℃、９分程度）し、電
極材料８のみを残す。その後、この電極材料を８をマス
クにして、イオン注入し、高温熱処理でソース及びドレ
インとして使用する拡散層４を形成する。
をエッチング除去（フッカアンモニウムで５分程度）
し、窒化膜６もエッチング除去（等方性化学ドライエッ
チング、または、リン酸、１６５℃、９分程度）し、電
極材料８のみを残す。その後、この電極材料を８をマス
クにして、イオン注入し、高温熱処理でソース及びドレ
インとして使用する拡散層４を形成する。
【００２３】以上の様に本実施形態は、高濃度領域を自
己整合的に形成する事ができ、かつ、大幅な製造工程数
の増加も無い。また、絶縁膜に溝を形成し、その溝を利
用して、高濃度領域を形成（図１（２）参照）し、更
に、この溝に電極材料を埋め込み、ゲート電極を形成す
る。従って、本実施形態によれば、ゲート電極となる電
極材料８の真下に、高濃度領域５を形成する事が出来
る。従って、従来の様に、高濃度領域を形成する際の合
わせずれの心配がなく、合わせずれ防止の為に、高濃度
領域の幅にマージンを取る必要が無くなる。
己整合的に形成する事ができ、かつ、大幅な製造工程数
の増加も無い。また、絶縁膜に溝を形成し、その溝を利
用して、高濃度領域を形成（図１（２）参照）し、更
に、この溝に電極材料を埋め込み、ゲート電極を形成す
る。従って、本実施形態によれば、ゲート電極となる電
極材料８の真下に、高濃度領域５を形成する事が出来
る。従って、従来の様に、高濃度領域を形成する際の合
わせずれの心配がなく、合わせずれ防止の為に、高濃度
領域の幅にマージンを取る必要が無くなる。
【００２４】この結果、高濃度領域は拡散層とある程度
距離が保たれるので、高濃度領域と拡散層との間のジャ
ンクション容量の形成を抑制できる。更には、本実施形
態では、従来例と異なり、高濃度領域５と半導体基板１
との境界における不純物濃度の変化が急峻、階段上に変
化する。従って、従来のものよりも、より効果的にジャ
ンクション容量の形成を抑制できる。
距離が保たれるので、高濃度領域と拡散層との間のジャ
ンクション容量の形成を抑制できる。更には、本実施形
態では、従来例と異なり、高濃度領域５と半導体基板１
との境界における不純物濃度の変化が急峻、階段上に変
化する。従って、従来のものよりも、より効果的にジャ
ンクション容量の形成を抑制できる。
【００２５】次に、第二の実施形態を図を用いて詳細に
説明する。図３（１）に示すように、第一の実施形態に
おける図１（１）〜図２（１）と同様な方法で、溝に電
極材料（ポリシリコンなら２００ｎｍ程度）を埋め込ん
だ後に、選択エッチングにより所定の厚さ（ポリシリコ
ンなら１００ｎｍ程度）にエッチングする。
説明する。図３（１）に示すように、第一の実施形態に
おける図１（１）〜図２（１）と同様な方法で、溝に電
極材料（ポリシリコンなら２００ｎｍ程度）を埋め込ん
だ後に、選択エッチングにより所定の厚さ（ポリシリコ
ンなら１００ｎｍ程度）にエッチングする。
【００２６】次に、図３（２）に示した様に、スパッタ
法により、シリサイド金属膜９（例えば、Ｗｓｉなどの
硅化金属膜層）を１００ｎｍ程度堆積する。次に、図３
（３）に示すように、シリサイド金属膜９をエッチング
し、所定の深さまでエッチングした後、絶縁膜１０（例
えば、窒化膜）をＣＶＤ法により堆積させ、ゲート電極
を形成する。
法により、シリサイド金属膜９（例えば、Ｗｓｉなどの
硅化金属膜層）を１００ｎｍ程度堆積する。次に、図３
（３）に示すように、シリサイド金属膜９をエッチング
し、所定の深さまでエッチングした後、絶縁膜１０（例
えば、窒化膜）をＣＶＤ法により堆積させ、ゲート電極
を形成する。
【００２７】ここで、この絶縁膜１０は、セルフアライ
ンコンタクト（ＳＡＣ）のキャップ材として採用する。
従って、ＳＡＣを利用しない場合は、いのキャップ材は
必要無い。
ンコンタクト（ＳＡＣ）のキャップ材として採用する。
従って、ＳＡＣを利用しない場合は、いのキャップ材は
必要無い。
【００２８】次に、図４（１）に示した様に、絶縁膜７
と絶縁膜６をエッチング除去し、ゲート電極をマスクと
して低ドースのイオン注入（加速エネルギー２０Ｋｅ
ｖ、ドーズ量４×１０１３ｃｍ−２、リン）を行い、拡
散層１２を形成する。
と絶縁膜６をエッチング除去し、ゲート電極をマスクと
して低ドースのイオン注入（加速エネルギー２０Ｋｅ
ｖ、ドーズ量４×１０１３ｃｍ−２、リン）を行い、拡
散層１２を形成する。
【００２９】次に、図４（２）に示したように、ゲート
電極の側面に絶縁膜（例えば、窒化膜を３００ｎｍ程
度）からなる側壁１１を形成する。この側壁１１をマス
クにしてイオン注入（加速エネルギー２０Ｋｅｖ、ドー
ズ量４×１０１５ｃｍ−２、リン）を行った後、高温処
理を施す事により、拡散層４を形成する。
電極の側面に絶縁膜（例えば、窒化膜を３００ｎｍ程
度）からなる側壁１１を形成する。この側壁１１をマス
クにしてイオン注入（加速エネルギー２０Ｋｅｖ、ドー
ズ量４×１０１５ｃｍ−２、リン）を行った後、高温処
理を施す事により、拡散層４を形成する。
【００３０】以上の様にして、自己整合的に、チャネル
領域よりも深い部分にあり、その長さはゲート電極の長
さと同程度で拡散層の下にはわたらないソース、ドレイ
ンと逆導電型の高濃度不純物領域を有するポリサイドゲ
ートでLDD 構造のMOS トランジスタが形成される。
領域よりも深い部分にあり、その長さはゲート電極の長
さと同程度で拡散層の下にはわたらないソース、ドレイ
ンと逆導電型の高濃度不純物領域を有するポリサイドゲ
ートでLDD 構造のMOS トランジスタが形成される。
【００３１】以上の実施形態では、n 型MOS トランジス
タであったが、これは、当然、p 型MOS トランジスタに
も適用することができる。また、埋め込みチャネル型の
p 型MOS であるならば、高濃度領域形成のイオン注入を
した後、埋め込みチャネル形成のためのイオン注入を行
えばよい。
タであったが、これは、当然、p 型MOS トランジスタに
も適用することができる。また、埋め込みチャネル型の
p 型MOS であるならば、高濃度領域形成のイオン注入を
した後、埋め込みチャネル形成のためのイオン注入を行
えばよい。
【００３２】また、上記実施形態では、ゲート電極の一
部に、シリサイド金属膜を使用しているが、タングステ
ン等の高融点金属膜を使用しても良い。以上の様に本実
施形態も第一の実施形態と同様に、高濃度領域を自己整
合的に形成する事ができ、かつ、大幅な製造工程数の増
加も無い。
部に、シリサイド金属膜を使用しているが、タングステ
ン等の高融点金属膜を使用しても良い。以上の様に本実
施形態も第一の実施形態と同様に、高濃度領域を自己整
合的に形成する事ができ、かつ、大幅な製造工程数の増
加も無い。
【００３３】また、従来の様に、高濃度領域を形成する
際の合わせずれの心配がなく、合わせずれ防止の為に、
高濃度領域の幅にマージンを取る必要が無くなる。この
結果、高濃度領域は拡散層とある程度距離が保たれるの
で、高濃度領域と拡散層との間のジャンクション容量の
形成を抑制できる。
際の合わせずれの心配がなく、合わせずれ防止の為に、
高濃度領域の幅にマージンを取る必要が無くなる。この
結果、高濃度領域は拡散層とある程度距離が保たれるの
で、高濃度領域と拡散層との間のジャンクション容量の
形成を抑制できる。
【００３４】更には、本実施形態では、従来例と異な
り、高濃度領域５と半導体基板１との境界における不純
物濃度の変化が急峻、階段上に変化する。従って、従来
のものよりも、より効果的にジャンクション容量の形成
を抑制できる。
り、高濃度領域５と半導体基板１との境界における不純
物濃度の変化が急峻、階段上に変化する。従って、従来
のものよりも、より効果的にジャンクション容量の形成
を抑制できる。
【００３５】次に、第三の実施形態を図を用いて詳細説
明する。図５に示されるように、位置的に二つの拡散層
４の片方側に偏った高濃度不純物領域が形成される。こ
の構造では、どちらか一方のジャンクション容量は全く
増加させずにパンチスルーを抑制できる。
明する。図５に示されるように、位置的に二つの拡散層
４の片方側に偏った高濃度不純物領域が形成される。こ
の構造では、どちらか一方のジャンクション容量は全く
増加させずにパンチスルーを抑制できる。
【００３６】通常、ＭＯＳ型トランジスタのドレイン側
に高電圧を印加するので、空乏層（図示せず）はドレイ
ン側から基板の方へ伸びるので、ドレイン側のジャンク
ション容量を抑制する事は、半導体素子の動作速度上重
要である。従って、ジャンクション容量を抑制する為に
は、高濃度領域はソース側に寄っていた方が効果的であ
る。
に高電圧を印加するので、空乏層（図示せず）はドレイ
ン側から基板の方へ伸びるので、ドレイン側のジャンク
ション容量を抑制する事は、半導体素子の動作速度上重
要である。従って、ジャンクション容量を抑制する為に
は、高濃度領域はソース側に寄っていた方が効果的であ
る。
【００３７】また、図５に示した半導体素子の製造方法
は、図１〜図２に示した方法と同様である。ただし、高
濃度領域５を形成する為に、イオン注入する際、斜めイ
オン注入を行う。
は、図１〜図２に示した方法と同様である。ただし、高
濃度領域５を形成する為に、イオン注入する際、斜めイ
オン注入を行う。
【００３８】また、この製造方法を図４に示されるＬＤ
Ｄ構造の半導体装置に適用しても良い。次に、第四の実
施形態を図を用いて詳細に説明する。まず、図６の
（１）に示すように、絶縁膜２（例えば、シリコン酸化
膜）を半導体基板１の表面に形成し、絶縁膜２の上に厚
い絶縁膜７（例えば、酸化膜）を形成して絶縁膜２（例
えば、酸化膜）の表面が露出するように溝を開けた後、
窒化膜１３を膜厚３０ｎｍ程度堆積し、その後RIE （反
応性イオンエッチング）を行い、溝の側壁に窒化膜を残
し、イオン注入して図６（２）に示すようにゲート長Ｌ
よりも短い長さを持つ、半導体基板１と同導電型の高濃
度領域５を有するMOS トランジスタを形成する。
Ｄ構造の半導体装置に適用しても良い。次に、第四の実
施形態を図を用いて詳細に説明する。まず、図６の
（１）に示すように、絶縁膜２（例えば、シリコン酸化
膜）を半導体基板１の表面に形成し、絶縁膜２の上に厚
い絶縁膜７（例えば、酸化膜）を形成して絶縁膜２（例
えば、酸化膜）の表面が露出するように溝を開けた後、
窒化膜１３を膜厚３０ｎｍ程度堆積し、その後RIE （反
応性イオンエッチング）を行い、溝の側壁に窒化膜を残
し、イオン注入して図６（２）に示すようにゲート長Ｌ
よりも短い長さを持つ、半導体基板１と同導電型の高濃
度領域５を有するMOS トランジスタを形成する。
【００３９】また、以上の構造の図４に示したＬＤＤ構
造の半導体装置に適用しても良い。以上の様に本実施形
態では、拡散層４とのジャンクション容量が全く増加さ
せずにパンチスルーを抑制できる。
造の半導体装置に適用しても良い。以上の様に本実施形
態では、拡散層４とのジャンクション容量が全く増加さ
せずにパンチスルーを抑制できる。
【００４０】また、絶縁膜に溝を形成し、その溝を利用
して、高濃度領域を形成し、更に、この溝に電極材料を
埋め込み、ゲート電極を形成する。従って、本実施形態
によれば、ゲート電極となる電極材料８の真下に、高濃
度領域５を形成する事が出来る。従って、従来の様に、
高濃度領域を形成する際の合わせずれの心配がなく、合
わせずれ防止の為に、高濃度領域の幅にマージンを取る
必要が無くなる。
して、高濃度領域を形成し、更に、この溝に電極材料を
埋め込み、ゲート電極を形成する。従って、本実施形態
によれば、ゲート電極となる電極材料８の真下に、高濃
度領域５を形成する事が出来る。従って、従来の様に、
高濃度領域を形成する際の合わせずれの心配がなく、合
わせずれ防止の為に、高濃度領域の幅にマージンを取る
必要が無くなる。
【００４１】更には、本実施形態では、従来例と異な
り、高濃度領域５と半導体基板１との境界における不純
物濃度の変化が急峻、階段上に変化する。従って、従来
のものよりも、より効果的にジャンクション容量の形成
を抑制できる。
り、高濃度領域５と半導体基板１との境界における不純
物濃度の変化が急峻、階段上に変化する。従って、従来
のものよりも、より効果的にジャンクション容量の形成
を抑制できる。
【００４２】次に、第五の実施形態を図を用いて詳細に
説明する。図７に、情報転送用のＭＯＳ型トランジスタ
２５と、情報記憶用のキャパシタ２６から構成されるダ
イナミック型メモリセルの模式図を示した。但し、情報
転送用ＭＯＳトランジスタは前述の高濃度領域５を有し
ている。また、ゲート電極３は、ワード選択線として使
用し、一方の拡散層４はビット線２７に接続されてい
る。
説明する。図７に、情報転送用のＭＯＳ型トランジスタ
２５と、情報記憶用のキャパシタ２６から構成されるダ
イナミック型メモリセルの模式図を示した。但し、情報
転送用ＭＯＳトランジスタは前述の高濃度領域５を有し
ている。また、ゲート電極３は、ワード選択線として使
用し、一方の拡散層４はビット線２７に接続されてい
る。
【００４３】ダイナミック型メモリセルは情報記憶用の
キャパシタの電荷の充放電を利用して情報を蓄えるの
で、動作速度は遅くなってしまうのはやむを得ない。そ
の様な状況で、短チャネル効果を抑制する為に、情報転
送用ＭＯＳ型トランジスタ２５に高濃度領域を形成した
場合、その高濃度領域と拡散層との間に形成されるジャ
ンクション容量により、ダイナミック型メモリセルの動
作速度は更に遅くなってしまう。
キャパシタの電荷の充放電を利用して情報を蓄えるの
で、動作速度は遅くなってしまうのはやむを得ない。そ
の様な状況で、短チャネル効果を抑制する為に、情報転
送用ＭＯＳ型トランジスタ２５に高濃度領域を形成した
場合、その高濃度領域と拡散層との間に形成されるジャ
ンクション容量により、ダイナミック型メモリセルの動
作速度は更に遅くなってしまう。
【００４４】しかしながら、本実施形態では、情報転送
用ＭＯＳトランジスタは前述の高濃度領域５を有してお
り、かつ、拡散層４又は２７と接触していないので、ジ
ャンクション容量を形成する事が無い。従って、動作速
度の低下を抑制する事が可能となる。
用ＭＯＳトランジスタは前述の高濃度領域５を有してお
り、かつ、拡散層４又は２７と接触していないので、ジ
ャンクション容量を形成する事が無い。従って、動作速
度の低下を抑制する事が可能となる。
【００４５】
【発明の効果】本発明にかかる半導体装置は、ゲート電
極の概略真下に高濃度領域が設けられているので、短チ
ャネル効果を抑制する事が出来る。また、従来技術と異
なり、この高濃度領域と半導体基板の境界における濃度
の変化が急峻なので、高濃度領域と拡散層との間に形成
されるジャンクション容量を確実に抑制できる。
極の概略真下に高濃度領域が設けられているので、短チ
ャネル効果を抑制する事が出来る。また、従来技術と異
なり、この高濃度領域と半導体基板の境界における濃度
の変化が急峻なので、高濃度領域と拡散層との間に形成
されるジャンクション容量を確実に抑制できる。
【００４６】更に、この高濃度領域は、自己整合的に形
成されるので、ゲート電極との合わせずれを起こす事を
抑制出来る。また、本実施形態は、ダイナミック型メモ
リセル（ＤＲＡＭ）に関してであるが、ＳＲＡＭ、ロジ
ックデバイス等にも使用できる。
成されるので、ゲート電極との合わせずれを起こす事を
抑制出来る。また、本実施形態は、ダイナミック型メモ
リセル（ＤＲＡＭ）に関してであるが、ＳＲＡＭ、ロジ
ックデバイス等にも使用できる。
【図１】本発明にかかる第一の実施形態にかかる半導体
装置の製造方法の工程図
装置の製造方法の工程図
【図２】本発明にかかる第一の実施形態にかかる半導体
装置の製造方法の工程図
装置の製造方法の工程図
【図３】本発明にかかる第二の実施形態にかかる半導体
装置の製造方法の工程図
装置の製造方法の工程図
【図４】本発明にかかる第二の実施形態にかかる半導体
装置の製造方法の工程図
装置の製造方法の工程図
【図５】本発明にかかる第三の実施形態にかかる半導体
装置を表した図。
装置を表した図。
【図６】本発明にかかる第四の実施形態にかかる半導体
装置の製造方法の工程図
装置の製造方法の工程図
【図７】本発明にかかる第五の実施形態にかかる半導体
装置。
装置。
【図８】従来の短チャネル効果を抑制する為の半導体装
置を表した図。
置を表した図。
【図９】従来の短チャネル効果を抑制する為の半導体装
置の製造工程図。
置の製造工程図。
【図１０】図９の半導体装置の拡散層付近のプロファイ
ルを表した図。
ルを表した図。
１ 半導体基板 ２ ゲート絶縁膜 ４ 拡散層 ５ 高濃度領域 ８ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (18)
- 【請求項１】 一導電型半導体基板上に、第一及び第二
及び第三の絶縁膜を積層する工程と、 所定の位置の前記第二及び第三の絶縁膜を除去し, 前記
第一の絶縁膜を露出させる事により、溝を形成する工程
と、 前記溝内の露出させた前記第一の絶縁膜を介して、前記
一導電型の半導体基板の所定の深さに、前記半導体基板
と同じ導電型の不純物を注入し、高濃度領域を形成する
工程と、 前記溝内に電極材料を堆積させ、ゲート電極を形成する
工程と、 前記第二及び第三の絶縁膜を除去する工程と、 前記電極材料をマスクとし、かつ、前記第一の絶縁膜を
介して、前記一導電型の半導体基板に反対導電型不純物
を注入する事により第一の拡散層を形成する工程とを有
する事を特徴とする半導体装置の製造方法。 - 【請求項２】 一導電型半導体基板上に、ゲート絶縁膜
となる第一の絶縁膜、ストッパー材となる第二の絶縁
膜、第三の絶縁膜を積層する工程と、 所定の位置の前記第二及び第三の絶縁膜を写真蝕刻法に
より除去し, 前記第一の絶縁膜を露出させる事により、
溝を形成する工程と、 前記半導体基板に、前記半導体基板と同じ導電型の不純
物を注入し、前記露出させた第一の絶縁膜の下方で、か
つ、前記一導電型の半導体基板の所定の深さに、前記一
導電型半導体基板の濃度よりも高い高濃度領域を形成す
る工程と、 前記溝内に前記電極材料を埋め込む事によりゲート電極
を形成する工程と、 前記第二及び第三の絶縁膜をエッチング除去する工程
と、 前記電極材料をマスクとし、かつ、前記第一の絶縁膜を
介して、前記一導電型の半導体基板に反対導電型不純物
を注入する事により第一の拡散層を自己整合的に形成す
る工程とを有する事を特徴とする半導体装置の製造方
法。 - 【請求項３】 前記ゲート電極を形成する工程におい
て、前記溝内に多層からなる電極材料を形成する事を特
徴とする請求項１又は２記載の半導体装置の製造方法。 - 【請求項４】 前記多層からなるゲート電極を形成する
際、前記溝内に、ポリシリコン層と高融点金属層の二層
を形成する事を特徴とする請求項６記載の半導体装置の
製造方法。 - 【請求項５】 前記第一及び第三の絶縁膜がシリコン酸
化膜、前記第二の絶縁膜がシリコン窒化膜である事を特
徴とする請求項１又は２記載の半導体装置の製造方法。 - 【請求項６】 前記拡散層を形成する工程の後に、前記
ゲート電極の側面に、側壁を形成する工程と、 前記側壁、前記ゲート電極をマスクとして、前記半導体
基板表面に第二の拡散層を形成する工程を有する事を特
徴とする請求項１又は２記載の半導体装置の製造方法。 - 【請求項７】 前記高濃度領域を形成する際の不純物を
注入する工程が、斜め不純物注入により行われる事を特
徴とする請求項１又は２記載の半導体装置の製造方法。 - 【請求項８】 前記高濃度領域を形成する工程が、前記
溝内の側面に側壁を形成した後に、不純物を注入する事
により、前記半導体基板の所定の深さに高濃度領域を形
成し、前記溝内に側面に形成した側壁を除去する事を特
徴と請求項１又は２記載の半導体装置の製造方法。 - 【請求項９】 前記高濃度領域を形成する工程におい
て、前記高濃度領域の上面と、前記拡散層の下面が概略
同じ高になる様に、前記高濃度領域を形成する事を特徴
とする請求項１又は２又は８記載の半導体装置の製造方
法。 - 【請求項１０】 前記拡散層を形成する工程において、
前記高濃度領域の上面と、前記拡散層の下面が概略同じ
高になる様に、前記拡散層を形成する事を特徴とする請
求項１又は２記載の半導体装置の製造方法。 - 【請求項１１】 前記ゲート電極を形成する工程が、前
記溝内の前記第一の絶縁膜を除去した後、前記溝内の前
記半導体基板上に第四の絶縁膜を形成した後に、前記溝
内に電極材料を堆積させる事を特徴とする請求項１乃至
４又は７乃至９記載の半導体装置の製造方法。 - 【請求項１２】 一導電型半導体基板表面に所定の間隔
をおいて形成された反対導電型の拡散層と、 前記拡散層の間に形成されたゲート電極と、 前記ゲート電極の下方で、かつ、前記半導体基板表面に
接しないように形成され、前記半導体基板と同じ導電型
の高濃度領域とを備え、 前記高濃度領域と、前記半導体基板との境界において、
不純物濃度が急峻に変化する事を特徴とする半導体装
置。 - 【請求項１３】 一導電型半導体基板表面に形成され、
ソース又はドレインとして使用する拡散層と、ゲート電
極とを有したＭＯＳ型トランジスタにおいて、 前記ゲート電極の幅と概略同じ幅で前記ゲート電極の下
方に、チャネル領域よりも深い位置に形成され、前記半
導体基板と同じ導電型の高濃度領域とを備え、 前記高濃度領域と、前記半導体基板との境界において、
不純物濃度が概略階段上に変化する事を特徴とする半導
体装置。 - 【請求項１４】 前記ゲート電極の側面に形成された側
壁と、 その側壁と前記ゲート電極とをマスクとして形成された
第二の拡散層とを有する事を特徴とする請求項１２又は
１３記載の半導体装置。 - 【請求項１５】 前記高濃度領域の幅が、前記ゲート電
極の幅よりも狭い事を特徴とする請求項１２乃至１４記
載の半導体装置。 - 【請求項１６】 前記高濃度領域が、前記拡散層のどち
らか一方に寄っている事を特徴とする請求項１２乃至１
４記載の半導体装置。 - 【請求項１７】 前記高濃度領域の上面と、前記拡散層
の下面が概略同じ高さである事を特徴とする請求項１２
乃至１５記載の半導体装置。 - 【請求項１８】 情報転送用のＭＯＳ型トランジスタ
と、情報蓄積用のキャパシタからなるダイナミック型メ
モリセルにおいて、 前記情報転送用のＭＯＳ型トランジスタが、請求項１２
乃至１７記載の半導体装置である事を特徴とするメモリ
セル。
Priority Applications (2)
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|---|---|---|---|
| JP8203525A JPH1050992A (ja) | 1996-08-01 | 1996-08-01 | 半導体装置及びその製造方法及びその半導体装置を利用したメモリセル |
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|---|---|---|---|
| JP8203525A JPH1050992A (ja) | 1996-08-01 | 1996-08-01 | 半導体装置及びその製造方法及びその半導体装置を利用したメモリセル |
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ID=16475602
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1024537A2 (en) * | 1998-12-28 | 2000-08-02 | Infineon Technologies North America Corp. | Insulated gate field effect transistor having a buried region and method of making the same |
| JP2004502295A (ja) * | 2000-03-23 | 2004-01-22 | マイクロン テクノロジー インコーポレイテッド | 自己整合接点形成用エッチングに用いるためのシリサイドゲート積層体の形成方法 |
| JP2005033192A (ja) * | 2003-06-16 | 2005-02-03 | Matsushita Electric Ind Co Ltd | 半導体素子の製造方法 |
| CN100353563C (zh) * | 2003-05-09 | 2007-12-05 | 恩益禧电子股份有限公司 | 高耐电压的半导体器件以及制造该器件的方法 |
| US7741180B2 (en) | 2007-12-10 | 2010-06-22 | Elpida Memory, Inc. | Method of manufacturing semiconductor device with recess gate transistor |
| JP2021082372A (ja) * | 2021-01-19 | 2021-05-27 | ユナイテッド・セミコンダクター・ジャパン株式会社 | 不揮発性記憶装置及び不揮発性記憶装置のプログラム方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6362082B1 (en) * | 1999-06-28 | 2002-03-26 | Intel Corporation | Methodology for control of short channel effects in MOS transistors |
| US6893923B2 (en) * | 2001-03-21 | 2005-05-17 | International Rectifier Corporation | Reduced mask count process for manufacture of mosgated device |
| TW520506B (en) * | 2001-08-09 | 2003-02-11 | Macronix Int Co Ltd | Structure of non-volatile memory |
| US20050272191A1 (en) * | 2004-06-03 | 2005-12-08 | Uday Shah | Replacement gate process for making a semiconductor device that includes a metal gate electrode |
| US9520486B2 (en) | 2009-11-04 | 2016-12-13 | Analog Devices, Inc. | Electrostatic protection device |
| US8476684B2 (en) * | 2010-09-29 | 2013-07-02 | Analog Devices, Inc. | Field effect transistors having improved breakdown voltages and methods of forming the same |
| US10199482B2 (en) | 2010-11-29 | 2019-02-05 | Analog Devices, Inc. | Apparatus for electrostatic discharge protection |
| US8816389B2 (en) | 2011-10-21 | 2014-08-26 | Analog Devices, Inc. | Overvoltage and/or electrostatic discharge protection device |
| US8803193B2 (en) | 2011-05-11 | 2014-08-12 | Analog Devices, Inc. | Overvoltage and/or electrostatic discharge protection device |
| US10181719B2 (en) | 2015-03-16 | 2019-01-15 | Analog Devices Global | Overvoltage blocking protection device |
| US20200194555A1 (en) * | 2018-12-18 | 2020-06-18 | United Microelectronics Corp. | Semiconductor device with reduced floating body effects and fabrication method thereof |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078090A (en) * | 1997-04-02 | 2000-06-20 | Siliconix Incorporated | Trench-gated Schottky diode with integral clamping diode |
| US6917083B1 (en) * | 1995-07-27 | 2005-07-12 | Micron Technology, Inc. | Local ground and VCC connection in an SRAM cell |
| US5747371A (en) * | 1996-07-22 | 1998-05-05 | Motorola, Inc. | Method of manufacturing vertical MOSFET |
| US5831313A (en) * | 1996-08-15 | 1998-11-03 | Integrated Device Technology, Inc. | Structure for improving latch-up immunity and interwell isolation in a semiconductor device |
-
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-
1999
- 1999-12-01 US US09/452,668 patent/US6248652B1/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1024537A2 (en) * | 1998-12-28 | 2000-08-02 | Infineon Technologies North America Corp. | Insulated gate field effect transistor having a buried region and method of making the same |
| EP1024537A3 (en) * | 1998-12-28 | 2003-06-25 | Infineon Technologies North America Corp. | Insulated gate field effect transistor having a buried region and method of making the same |
| JP2004502295A (ja) * | 2000-03-23 | 2004-01-22 | マイクロン テクノロジー インコーポレイテッド | 自己整合接点形成用エッチングに用いるためのシリサイドゲート積層体の形成方法 |
| CN100353563C (zh) * | 2003-05-09 | 2007-12-05 | 恩益禧电子股份有限公司 | 高耐电压的半导体器件以及制造该器件的方法 |
| US7602018B2 (en) | 2003-05-09 | 2009-10-13 | Nec Electronics Corporation | High withstand-voltage semiconductor device |
| JP2005033192A (ja) * | 2003-06-16 | 2005-02-03 | Matsushita Electric Ind Co Ltd | 半導体素子の製造方法 |
| US7741180B2 (en) | 2007-12-10 | 2010-06-22 | Elpida Memory, Inc. | Method of manufacturing semiconductor device with recess gate transistor |
| JP2021082372A (ja) * | 2021-01-19 | 2021-05-27 | ユナイテッド・セミコンダクター・ジャパン株式会社 | 不揮発性記憶装置及び不揮発性記憶装置のプログラム方法 |
Also Published As
| Publication number | Publication date |
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