KR100525216B1 - 고성능 ｄｒａｍ 시스템 또는 논리 회로에서 사용하기위한 듀얼 게이트 산화물을 형성하는 공정 - Google Patents

고성능 ｄｒａｍ 시스템 또는 논리 회로에서 사용하기위한 듀얼 게이트 산화물을 형성하는 공정 Download PDF

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Abstract

본 발명은 STI 영역에 인접한 AA(활성 영역) 코너의 게이트 산화물 두께를 제어하기 위해 "그림자 효과"를 사용함으로써 DRAM 시스템용 듀얼 게이트 산화물을 형성하는 공정에 관한 것으로서, Ⅰ) a. 격리 영역 및 격리 영역내의 캐패시터 영역을 한정하기 위해, 반도체 기판 상에 패터닝된 질화물 층 - 패터닝된 질화물 층은 상기 기판의 일부를 노출시킴 - 증착시킴으로써 활성 영역을 형성하는 단계와, b. 상기 격리 영역내에 격리 트렌치를 형성하고, 상기 격리 영역 내의 상기 캐패시터 영역에 캐패시터 트렌치를 형성하기 위해 패터닝된 질화물 층을 사용해서 상기 기판의 노출된 영역을 에칭하는 단계와, c. 상기 격리 트렌치와 상기 캐패시터 트렌치에 열적 산화물 층을 형성하기 위해 상기 기판을 산화하는 단계와, d. 상기 격리 트렌치와 상기 캐패시터 트렌치의 충진되지 않은 부분을 충진하기 위해 상기 열적 산화물 층상에 산화물 층을 증착하는 단계와, e. 상기 패터닝된 질화물 마스크를 제거하는 단계와, f. 기판을 평탄화하고, 패드 질화물 스트립을 형성하는 단계와, Ⅱ) 반도체 기판 표면의 선택 위치상에 희생(sacrificial) 게이트 산화물 층을 형성하는 단계와, Ⅲ) 채널 주입을 위한 마스크로서 패터닝된 레지스트를 사용함으로써 희생 산화 층을 선택적으로 에칭하는 단계와, Ⅳ) 도핑을 위해 채널 주입을 실시하는 단계와, Ⅴ) 주입될 질소 이온(N2 +)이 마스킹된 영역을 투과하지 않도록 마스킹을 실시하는 단계와, Ⅵ) 상기 AA 코너의 게이트 산화물 두께를 증가시키기 위해, STI 산화물에 인접한 활성 영역의 내부의 질소 이온 선량을 나머지 비그림자 활성 영역보다 작게 제공하기에 충분한 온도로 "그림자 효과"를 사용함으로써 질소 이온 주입을 수행하는 단계를 포함한다.

Description

고성능 ＤＲＡＭ 시스템 또는 논리 회로에서 사용하기 위한 듀얼 게이트 산화물을 형성하는 공정{NITROGEN IMPLANTATION USING A SHADOW EFFECT TO CONTROL GATE OXIDE THICKNESS IN STI DRAM SEMICONDUCTORS}
본 발명은, 기생 코너 디바이스(parasitic corner device)의 임계값을 증가시키는 증가된 게이트 산화물 두께를 제공하고, 서브 Vt(임계 전압) 및 정합 누설을 감소시키기 위해 "그림자 효과(shadow effect)"를 유도해서, 얕은 트렌치 격리(STI:shallow trench isolation) 산화물에 인접한 내부의 활성 영역에 있어서의 듀얼 게이트 질소 이온 선량을 제한하도록, 경사 질소 주입 또는 질화물 증착을 사용해서 상이한 두께의 게이트 산화물을 합체시킨 집적 회로 디바이스의 제조에 관한 것이다.
소형 캐패시터를 구현하기 위해 얕은 트렌치 격리 영역을 사용하는 DRAM 셀 처리 장치에서, 보조 산화물(support oxide)의 게이트 산화물 신뢰도는 AA(활성 영역:active area) 코너에서의 게이트 산화물의 두께에 의해 제한된다. 따라서, AA 산화, 희생(sac:sacrificial) 산화물 및 게이트 산화의 최적화는 소망의 AA 코너 라운딩 및 AA 코너에서의 산화물 두께를 생성하는데 필수적이다. 사실상, 모든 많은 경우에, 산화물은 AA 영역에서보다 코너에서 더 두껍다.
미국 특허 5,330,920 호는 반도체 디바이스의 제조시에 게이트 산화물의 두께를 제어하는 방법을 개시하고 있다. 이 공정은
반도체 기판 표면의 선택 위치에 희생 게이트 산화물 층을 형성하는 단계와,
희생 게이트 산화물 층을 통해서 기판의 선택 위치로 질소 이온을 주입하는 단계와,
반도체 기판 표면에서의 질소 이온의 축적(pile-up)을 지원하기 위해, 기판 및 희생 게이트 산화물 층을 열적 어닐링하는 단계와,
희생 게이트 산화물 층을 제거하는 단계와,
실리콘 반도체 기판 표면상에 게이트 산화물 층을 열적으로 형성하는 단계
를 포함하되, 질소 이온이 주입된 상기 선택 위치는 비주입 영역보다 더 얇은 게이트 산화물 층을 가질 것이다.
질소 주입을 사용한, 집적 디바이스의 제조가 미국 특허 6,037,639호에 개시되어 있다. 이 공정은
게이트 구조 를 가지고 있는 반도체 기판의 소스 및 드레인 영역에 의해 한정되는 채널 영역을 제공하되, 상기 게이트 구조는 채널 영역상에 위치된 격리 산화물 층 및 산화물 층상에 위치된 폴리실리콘 층을 포함하는 단계를 포함한다. 보다 상세하게, 상기 공정은 질소 원자를 반도체 기판상의 질소 주입 영역에 주입하고, 폴리실리콘 층의 노출된 부분으로부터 스페이서(spacer)를 성장시킴으로써, 반도체 기판상에 질소 주입 영역을 형성하는 단계를 포함한다. 스페이서 성장동안, 스페이서는 폴리실리콘 에지밑에서 수직 및 수평으로 확장 성장한다. 기판 표면으로의 질소 원자의 확산은 게이트 에지밑에 실리콘 질화물을 형성시키고, 이는 게이트 폴리실리콘으로의 전류 누설을 최소화시킨다.
미국 특허 5,920,779 호는 혼합 모드 및 내장형 VLSI 회로용 질소 주입에 의한 차분 게이트 산화물 두께에 대한 공정이 개시되어 있으며, 이 공정은
복수의 제 1 MOS 디바이스가 형성될 제 1 영역 및 복수의 제 2 MOS 디바이스가 형성될 제 2 영역을 포함하고 소정의 표면을 가진 반도체 기판을 제공하는 단계와,
제 2 영역을 마스킹하여, 제 2 영역의 도핑없이 반도체 기판의 제 1 영역의 표면에 제 1 농도의 제 1 도펀트를 제공하는 단계와,
제 2 영역상의 마스크를 제거하는 단계와,
제 1 영역을 마스킹하여 제 1 영역의 도핑없이 반도체 기판의 제 2 영역의 표면에 제 2 농도 - 상기 제 2 농도는 제 1 농도와는 상이함 - 의 제 2 도펀트를 제공하는 단계와,
단일 산화 공정으로 반도체 기판의 제 1 영역상에 제 1 두께의 산화물을 성장시키고, 제 1 두께와는 다른 제 2 의 다른 두께의 산화물을 제 2 영역상에 성장시키도록, 반도체 기판의 표면을 산화시키는 단계와,
제 1 두께의 산화물을 포괄하는 반도체 기판의 제 1 영역상에 제 1 MOS 디바이스를 형성하고, 제 2 두께의 산화물을 포괄하는 제 2 영역상에 제 2 MOS 디바이스를 형성하는 단계를 포함하되,
상기 제 1 도펀트 및 제 2 도펀트는 모두 질소이고, 제 1 농도는 제 2 농도보다 크다.
일반적으로 두개의 산화물 두께를 한번의 산화 단계에서 달성하는 전형적인 방법은, 국부적인 질소 주입을 사용하는 것으로, 주입된 영역에서의 산화율을 감소시킨다.
한번의 산화 단계로 두개의 두께를 달성하기 위해 국부적인 질소 주입을 사용하는 것은
희생 산화물의 성장 단계와,
희생 산화물을 통한 도펀트의 주입 단계와,
제 1 유전체 두께를 가진 제 1 트랜지스터 및 제 2 유전체 두께를 가진 제 2 트랜지스터를 포함하고 있는 집적 회로를 패터닝하기 위해 포토레지스트 마스크를 채용하는 단계와,
듀얼 게이트 산화물 디바이스를 생성하기 위해 질소 이온을 주입하는 단계와,
포토레지스트 마스크 및 희생 산화물을 벗겨내는 단계와,
게이트를 산화시키는 단계
의 공정 통합 방안을 사용하는 것을 포함한다.
많은 경우에 지지 산화물의 게이트 산화물 신뢰도가 AA(활성 영역) 코너에서의 게이트 산화물의 두께에 의해 제한되고, AA 산화, 희생 산화물 및 게이트 산화의 주의 깊은 최적화가 소망의 AA 코너 라운딩 및 AA 코너에서의 산화물 두께를 생성하는데 필수적이기 때문에, 활성 영역 코너에서의 증가된 게이트 산화물 두께를 제공하고 그에 의해 기생 코너 디바이스의 임계값을 증가시키고, 서브 Vt(임계 전압) 및 정합 누설을 감소시키기 위해 AA에 있어서의 듀얼 게이트 질소 선량을 그 코너의 내부로 제한할 필요가 있다.
도 1은 두가지의 다른 온도에서의 주입에 의한 질소 선량 레벨 대 두께 감소율을 비교하는 그래프,
도 2는 STI 산화물에 인접한 내부에서의, AA가 "그림자 효과"하에 있을 때, 웨이퍼 표면에 수직인 표면에 대해서 비수직 각(v)으로 질소를 주입하는 것을 도시한 도면,
도 3은 "그림자 효과"를 생성하기 위해 질화물 증착을 사용하고, AA에 있어서의 듀얼 게이트 질소 선량을 STI 산화물에 인접한 내부로 제한하기 위해 경사 질소 이온 주입을 사용할 필요없이 그림자가 완성되는 또 다른 집적 방안을 도시한 도면.
본 발명의 일 목적은 "그림자 효과"를 사용함으로써 STI 산화물에 인접한 AA에 있어서의 듀얼 게이트 질소 선량을 제한하기 위해 고성능 DRAM 시스템을 위한 듀얼 게이트 산화 공정을 제공하기 위한 것이다.
본 발명의 다른 목적은 비 채널링 조건하에서 수직 질소 이온 주입을 이용하지 않고서, "그림자 효과"를 사용하여 AA에 있어서의 듀얼 게이트 질소 선량을 STI 산화물에 인접한 내부로 제한하는, 고성능 DRAM 시스템을 위한 듀얼 게이트 산화물 공정을 제공하는 것이다.
본 발명의 다른 목적은, AA 코너에 증가된 게이트 산화물을 생성하고, 이로써 기생 코너 디바이스의 임계값을 증가시키고 서브 Vt(임계 전압) 및 정합 누설을 증가시키기 위해, STI 산화물로부터, AA에지에서의 N2선량을 감소시키는 작용을 하는 "그림자 효과"를 생성함으로써 AA에 있어서의 질소 이온 선량을 STI 산화물에 인접하는 내부로 제한하도록, 경사 질소 이온 주입 또는 질화물 증착을 사용함으로써 고성능 DRAM 시스템을 위한 듀얼 게이트 산화 공정을 제공하기 위한 것이다.
본 발명의 이들 및 다른 목적은 도면 및 본 발명의 바람직한 실시예의 상세한 설명을 참조로 해서 더욱 자명해진다.
전체적으로, 주입동안에 "그림자 효과"를 생성하기 위해 게이트 영역으로 경사 질소 주입을 제공하는 본 발명의 공정 방안은,
AA(에칭, 산화, 충진, 평탄화 및 패트 질화물 스트립)을 제공하는 단계와,
기판 상에서 희생 산화물을 성장시키는 단계와,
채널 주입을 위한 마스킹 단계를 제공하는 단계와,
채널 주입을 실시하는 단계와,
질소 이온 주입을 위한 마스킹 단계를 제공하는 단계와,
STI 산화물로부터 "그림자 효과"를 생성하기 위해 경사 질소 주입을 실행함으로써 AA 에지에서의 N2 선량을 감소시키고 AA 코너에 두께가 증가된 게이트 산화물을 제공하는 단계
에 의해 이루어진다.
특히, 본 발명의 경사 질소 주입을 사용하여 동적 랜덤 액세스 메모리 셀을 제조하는 공정 흐름은
1) 격리 영역과 그 격리 영역내의 캐패시터 영역을 정의하기 위해, 기판의 패터닝된 질화물층 노출 부분을 상기 기판상에 형성하는 공지된 공정에 의해 활성 영역을 형성하고,
b. 격리 영역내에 격리 트렌치를 형성하고, 격리 영역 내의 캐패시터 영역에 캐패시터 트렌치를 형성하기 위해 패터닝된 질화물 층을 사용해서 기판의 노출된 영역을 에칭하고,
c. 격리 트렌치와 캐패시터 트렌치에 열적 산화물 층을 형성하기 위해 기판을 산화시키고,
d. 격리 트렌치와 캐패시터 트렌치의 충진되지 않은 부분을 충진하기 위해 열적 산화물 층상에 산화물 층을 증착하고,
e. 패터닝된 질화물 마스크를 제거하고,
f. 기판을 평탄화하고, 패드 질화물 스트립을 형성하는 단계와,
2) 반도체 기판 표면의 선택 위치상에 희생 게이트 산화물 층을 형성하는 단계와,
3) 채널 주입을 위한 마스크로서 패터닝된 레지스트를 사용함으로써 희생 산화 층을 선택적으로 에칭하는 단계와,
4) 도핑을 위해 채널 주입을 실시하는 단계와,
5) 주입될 질소 이온(N2 +)이 마스킹된 영역을 투과하지 않도록 마스킹을 실시하는 단계와,
6) 활성 영역의 "그림자 부분"내의 경사 질소 주입 선량이 나머지 비 그림자 영역에 주입된 질소 선량보다 작게 되도록, 활성 영역에 있어서의 듀얼 게이트 질소 선량을 STI 산화물에 인접한 내부로 제한하는 방식으로 경사 질소 이온 주입을 실시하는 단계
를 포함한다.
일반적으로, 종래에 질소 이온 주입은 비-채널링 상태에서 수직으로 행해지며, 여기서 질소 이온 주입의 목적은 주입된 영역에 보다 얇은 산화물을 생성하여 비 주입된 영역 및 질소 주입된 영역의 두 산화물을 두껍게 하기 위한 것이다.
도 1을 참조하면, 800℃ 및 900℃의 상이한 온도에서 N2의 주입에 의한 두께 감소를 그래프로 도시한 것이다. 그래프는 건조 주입 상태의 900℃와 DWD 상태의 800℃에서의 N2 선량에 대한 두께 변화율을 나타내고 있다.
본 공정의 설명에서, 도 2를 참조하면 웨이퍼 표면(11)의 AA(10)에 수직인 표면에 대해 소정 각도(v)로 주입된 질소 이온(N2)이 도시된다. 주입은 +v와 -v로 수행된다. AA의 그림자 영역의 질소 선량은 나머지 비 그림자 영역에 주입된 질소 이온 선량의 절반이다.
그림자 영역(x)의 길이는 하기 식에 따라서 계산된다.
Tan v=x/h
여기서 h는 AA 표면상의 STI 산화물(12)의 높이이다. h=500A(+/- 150A)이고, v=60도이면, x의 최대값=866A이다. 만약 15도의 각이 선택된다면, x=130A(+/-40A)이다. 그림자 길이는 긴 영역에 걸쳐서 선택될 수 있다. 기존의 마이크로일렉트로닉 기술에서, x의 목표 길이는 그라운드룰의 약 10%로써, 예컨대 100A-170A이다.
산화물 두께에 대한 질소 주입의 효과를 이해하기 위해, 듀얼 게이트 기술의 범위 내에서 두꺼운 산화물과 얇은 산화물을 각각으로 설명한다.
1) 두꺼운 산화물 : 질소 선량이 5e13-1e14㎝-2로 되도록 선택된다. 약 20%의 산화물 두께의 감소가 달성된다. 그림자 영역에 비해서 산화물 두께의 10% 더 작다.
2) 얇은 산화물 : 질소 선량이 약 4e14㎝-2로 되도록 선택된다. 이는 비주입된 경우에 대해서 70%의 감소를 제공하고, 4e14㎝-2 주입된 두꺼운 산화물인 경우에 50%의 감소를 제공한다. STI 산화물 에지에서의 산화물은 비 그림자 영역보다 35% 더 두껍다.
도 3은 본 발명의 공정의 또 다른 실시예로서, "그림자 효과" 또는 완료되거나 정해진 그림자 영역(SA)을 제공하여 경사 질소 이온 주입을 사용할 필요성을 없애고, 경사 질소 주입을 사용한 경우와 마찬가지의 장점을 성취한다.
본 발명의 공정의 또 다른 실시예에서, 집적 방안은 그림자 효과를 제공하기 위해 질화물 증착을 사용한다. 이러한 또 다른 실시예에서, 실리콘 질화물의 증착과 같은 질화물 증착(ND)은 채널 주입 단계 이후에 수행된다. 이후에, 스팀 산화가 선택적으로 사용되어 질화물 층을 산화물로 변환시킨다. 스팀 산화에 의해 질화물 층을 산화물로 변환한 이후에, 두개의 아래로 향하는 화살표로 도시된 바와 같이 질소 이온의 수직 주입이 채용된다. x로 표시된 바와 같은 "그림자 효과"가 질화물 증착에 의해 얻어지기 때문에, 수직 질소 이온 주입은 웨이퍼 표면(14)의 활성 영역(AA)보다 x로 표시된 바와 같은 STI 산화물(13)에 인접한 영역에서 더 적다.
본 발명의 공정의 또 다른 집적 방안에 있어서, "그림자 효과"가 질화물 증착에 의해 완료되기 때문에, 경사 질소 이온 주입을 사용할 필요가 없다.

Claims (9)

  1. 고성능 DRAM 시스템 또는 논리 회로에서 사용하기 위한 듀얼 게이트 산화물을 형성하는 공정으로서,
    Ⅰ) a. 격리(isolation) 영역을 정의하고 상기 격리 영역내에 캐패시터 영역을 정의하기 위해, 반도체 기판 상에 패터닝된 질화물 층 - 상기 패터닝된 질화물 층은 상기 기판의 일부를 노출시킴 - 을 증착시킴으로써 활성 영역을 형성하고,
    b. 상기 격리 영역내에 격리 트렌치를 형성하고 상기 격리 영역 내의 상기 캐패시터 영역에 캐패시터 트렌치를 형성하기 위해, 상기 패터닝된 질화물 층을 사용해서 상기 기판의 노출된 영역을 에칭하고,
    c. 상기 격리 트렌치와 상기 캐패시터 트렌치내에 열적 산화물 층을 형성하기 위해 상기 기판을 산화시키고,
    d. 상기 격리 트렌치와 상기 캐패시터 트렌치의 충진되지 않은 부분들을 충진해서 얕은 트렌치 격리(shallow trench isolation) 산화물을 형성하기 위해, 상기 열적 산화물 층상에 산화물 층을 증착하고,
    e. 상기 패터닝된 질화물 마스크를 제거하고,
    f. 상기 기판을 평탄화하고, 패드 질화물 스트립을 형성하는 단계와,
    Ⅱ) 상기 반도체 기판 표면의 선택된 위치상에 희생(sacrificial) 게이트 산화물 층을 형성하는 단계와,
    Ⅲ) 채널 주입을 위한 마스크로서 패터닝된 레지스트를 사용함으로써 상기 희생 산화물 층을 선택적으로 에칭하는 단계와,
    Ⅳ) 도핑을 위해 채널 주입을 실시하는 단계와,
    Ⅴ) 주입될 질소 이온(N2 +)이 마스킹된 영역을 투과하지 않도록 마스킹을 실시하는 단계와,
    Ⅵ) 상기 얕은 트렌치 격리 산화물상 및 상기 활성 영역상의 질화물 증착과 그에 후속하는 수직 질소 이온 주입에 의해 유도된 상기 얕은 트렌치 격리 산화물로부터의 그림자 효과를 사용함으로써 질소 이온 주입을 야기시켜서, 상기 얕은 트렌치 격리 산화물에 인접한 상기 활성 영역의 그림자 부분의 질소 이온 선량을 나머지 비 그림자 활성 영역에서 보다 더 적게 제공함으로써, 활성 영역 코너에 두께가 증가된 게이트 산화물을 제공하는 단계
    를 포함하는
    듀얼 게이트 산화물 형성 공정.
  2. 고성능 DRAM 시스템 또는 논리 회로에서 사용하기 위한 듀얼 게이트 산화물을 형성하는 공정으로서,
    Ⅰ) a. 격리 영역을 정의하고 상기 격리 영역내에 캐패시터 영역을 정의하기 위해, 반도체 기판 상에 패터닝된 질화물 층 - 상기 패터닝된 질화물 층은 상기 기판의 일부를 노출시킴 - 을 증착시킴으로써 활성 영역을 형성하고,
    b. 상기 격리 영역내에 격리 트렌치를 형성하고 상기 격리 영역 내의 상기 캐패시터 영역에 캐패시터 트렌치를 형성하기 위해, 상기 패터닝된 질화물 층을 사용해서 상기 기판의 노출된 영역을 에칭하고,
    c. 상기 격리 트렌치와 상기 캐패시터 트렌치내에 열적 산화물 층을 형성하기 위해 상기 기판을 산화시키고,
    d. 상기 격리 트렌치와 상기 캐패시터 트렌치의 충진되지 않은 부분들을 충진해서 얕은 트렌치 격리 산화물을 형성하기 위해, 상기 열적 산화물 층상에 산화물 층을 증착하고,
    e. 상기 패터닝된 질화물 마스크를 제거하고,
    f. 상기 기판을 평탄화하고, 패드 질화물 스트립을 형성하는 단계와,
    Ⅱ) 상기 반도체 기판 표면의 선택된 위치상에 희생(sacrificial) 게이트 산화물 층을 형성하는 단계와,
    Ⅲ) 채널 주입을 위한 마스크로서 패터닝된 레지스트를 사용함으로써 상기 희생 산화물 층을 선택적으로 에칭하는 단계와,
    Ⅳ) 도핑을 위해 채널 주입을 실시하는 단계와,
    Ⅴ) 주입될 질소 이온(N2 +)이 마스킹된 영역을 투과하지 않도록 마스킹을 실시하는 단계와,
    Ⅵ) 상기 반도체 또는 웨이퍼 기판의 수직 표면에 대해서 90°보다 크거나 작은 각으로 경사 질소 이온 주입을 수행함으로써 유도되는 상기 얕은 트렌치 격리 산화물로부터의 그림자 효과를 사용함으로써 질소 이온 주입을 야기시켜서, 상기 얕은 트렌치 격리에 인접한 활성 영역의 그림자 부분의 질소 이온 선량을 나머지 비 그림자 활성 영역에서 보다 더 적게 제공함으로써 활성 영역 코너에 두께가 증가된 게이트 산화물을 제공하는 단계
    를 포함하는
    듀얼 게이트 산화물 형성 공정.
  3. 제 1 항 또는 제 2 항에 있어서,
    건조 상태에서 약 900℃인 질소 이온 주입시의 온도가 선택되는
    듀얼 게이트 산화물 형성 공정.
  4. 제 1 항 또는 제 2 항에 있어서,
    DWD 상태에서 약 800℃인 질소 이온 주입시의 온도가 선택되는
    듀얼 게이트 산화물 형성 공정.
  5. 제 2 항에 있어서,
    두개의 경사형 주입은 주입각() 및 주입각(-)으로 수행되는
    듀얼 게이트 산화물 형성 공정.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 활성 영역의 표면상에서의 얕은 트렌치 격리 산화물의 높이는 350 내지 650옹스트롬 사이인
    듀얼 게이트 산화물 형성 공정.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 그림자 효과에 의해 달성되는 그림자 길이는 그라운드 룰의 10%이고, 바람직하게는 100 내지 170 옹스트롬 사이인
    듀얼 게이트 산화물 형성 공정.
  8. 제 3 항에 있어서,
    상기 질화물은 실리콘 질화물인
    듀얼 게이트 산화물 형성 공정.
  9. 제 1 항에 있어서,
    상기 질화물 증착과 수직 질소 주입 사이에, 상기 질화물을 산화물로 변환하기 위해 스팀 산화가 사용되는
    듀얼 게이트 산화물 형성 공정.
KR10-2003-7006629A 2000-11-16 2001-11-08 고성능 ｄｒａｍ 시스템 또는 논리 회로에서 사용하기위한 듀얼 게이트 산화물을 형성하는 공정 KR100525216B1 (ko)

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