JP2004502295A - 自己整合接点形成用エッチングに用いるためのシリサイドゲート積層体の形成方法 - Google Patents
自己整合接点形成用エッチングに用いるためのシリサイドゲート積層体の形成方法 Download PDFInfo
- Publication number
- JP2004502295A JP2004502295A JP2001569881A JP2001569881A JP2004502295A JP 2004502295 A JP2004502295 A JP 2004502295A JP 2001569881 A JP2001569881 A JP 2001569881A JP 2001569881 A JP2001569881 A JP 2001569881A JP 2004502295 A JP2004502295 A JP 2004502295A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- gate structure
- gate
- layer
- structure according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 145
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 65
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 64
- 238000005530 etching Methods 0.000 title claims abstract description 50
- 230000008569 process Effects 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims description 47
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229920005591 polysilicon Polymers 0.000 claims description 30
- 229910052710 silicon Inorganic materials 0.000 claims description 28
- 239000010703 silicon Substances 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 27
- 229910017052 cobalt Inorganic materials 0.000 claims description 27
- 239000010941 cobalt Substances 0.000 claims description 27
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 25
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 21
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- 125000006850 spacer group Chemical group 0.000 claims description 12
- 239000012212 insulator Substances 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 238000001020 plasma etching Methods 0.000 claims description 10
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 230000001681 protective effect Effects 0.000 claims description 8
- 239000003870 refractory metal Substances 0.000 claims description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 5
- 229910052750 molybdenum Inorganic materials 0.000 claims description 5
- 239000011733 molybdenum Substances 0.000 claims description 5
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 239000010937 tungsten Substances 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims 6
- 239000003795 chemical substances by application Substances 0.000 claims 2
- 239000011810 insulating material Substances 0.000 abstract 2
- 239000000463 material Substances 0.000 description 20
- 150000004767 nitrides Chemical class 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000005388 borosilicate glass Substances 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 230000002411 adverse Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- -1 cobalt or titanium Chemical class 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910007277 Si3 N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical group [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Wire Bonding (AREA)
Abstract
次にＳＡＣエッチングを行い得る、シリサイド層（５８）を有するゲート積層体（６２）を形成する方法を開示する。この方法では、シリサイド層の頂部に絶縁材料の層（６０）を設ける。この絶縁材料は、ゲート積層体を保護するのに充分なものであり、後の自己整合接点形成用エッチング処理において、低抵抗のゲート積層体を用いる場合にはシリサイド層を含む。
Description
【０００１】
発明の属する技術分野
本発明は、半導体集積回路の分野、特に、自己整合接点（ＳＡＣ）形成用エッチングに用い得るシリサイド構造体に関するものである。
【０００２】
発明の背景
高密度の半導体集積回路では、特に、例えば、能動領域、絶縁構造体、電界効果トランジスタ用のゲート、狭幅導体及び相互接続ラインを含む互いに接近した特徴部をパターン化する必要がある。
【０００３】
このようなポリシリコン、金属又は絶縁体より成る構造体を形成するには、代表的に、ポリシリコン又は絶縁体の層上のフォトレジストの層に構造上の特徴を規定する必要があり、この場合、所望のパターンを有するレチクル即ちフォトマスクを通して光をフォトレジストに露光する。フォトレジストを露光し現像した後に、パターン化したフォトレジストを型として用いて、その下側の層の基板をエッチングする。マスキング材料は基板の指定された領域をエッチング処理から保護する。その後の処理工程は、製造すべき半導体装置の種類により決定される。
【０００４】
これらの処理工程中に、順次のマスクパターンが互いに整合されないという問題（不整合問題）がしばしば起こる。例えば、堆積した接点（コンタクト）が接点孔内で正しく整列されなかったり、ソース及びドレイン領域がゲート領域に対して完全に整列されなかったり、互いに物理的に接近させる必要があるも互いに電気的に分離させる必要がある接続部が互いに短絡してしまう惧れがある。
【０００５】
順次のマスクパターンの不整合問題を低減させるために、種々の技術がＩＣの製造に導入されている。これらの中の１つが、サリサイド（自己整合シリサイド）処理であり、この処理では、ポリシリコン層を最初にパターン化し、次に、ウェーハ上に堆積された金属をアニーリングし、ポリシリコンが露出された領域にのみシリサイドを形成する。このサリサイド処理は、コバルト又はチタンのようなある種の金属が、高温でシリコンと反応して導電性のシリサイドを形成するが、酸化シリコンとは反応しないという事実に基づくものである。次に、未反応の金属をエッチングにより除去し、ポリシリコンに対して自己整合するとともにゲート及びソース／ドレイン領域に対し自動的に整合しているシリサイドを残す。このシリサイド中の金属はゲート積層体ラインの抵抗値を低くし、このことが装置の動作速度を向上させることになる。
【０００６】
接点を能動領域と整合させるために一般的に用いられている他の技術には、自己整合接点（ＳＡＣ）形成処理がある。このＳＡＣ形成処理は、酸化物層を通して下方のソース／ドレイン表面まで通じているバイアホール即ち接点孔を形成するための異方性エッチング処理を含むものである。この場合、スペーサがゲートの垂直壁部を保護するため、接点孔はソース及びドレインに対して完全に整合することはできない。しかも、スペーサはゲートの頂部では非常に薄肉であり、ＳＡＣ形成処理中に頂部のスペーサがエッチングにより貫通することは避けられない。従って、ＳＡＣ形成用のエッチング中にゲートを保護するために、ポリシリコンゲートを、代表的には、窒化シリコン又はＴＥＯＳ層により被覆し、ゲートを被覆する誘電体キャップ材料を形成している。ＳＡＣ形成用のエッチングにおいて接点孔を形成している間、ある量の窒化物材料が除去されるが、充分な量の窒化物材料が残り、導電性材料をこの接点孔中に堆積した際に導電性材料がゲートと短絡しない。
【０００７】
最近まで、論理回路及びメモリ回路が別々の異なるチップ上に別々に組み込まれていた。サリサイド処理は、主として論理回路に用いられた。その理由は、この処理により論理回路の性能をより高くし得たためである。更に、ＳＡＣ処理が主にメモリ回路に用いられた。その理由は、この処理によりメモリユニットのセル寸法を減少させるとともに、接点／能動領域の正しい整合を達成し得るためであった。論理ユニット及びメモリユニットが別々のチップ上にある限り、これら２種類の処理を互いに悪影響を与えたり、又は回路全体の性能に悪影響を及ぼすことなく、それぞれ別々に用いることができた。
【０００８】
しかし、産業界で製造され最近発展した進歩した半導体チップは、論理回路及びメモリ回路の双方から構成されている。つまり、性能及び費用上の理由のために、現在のＩＣ集積化では論理回路及びメモリ回路を同じチップ上に配置することが指示されている。さらに、特徴部の寸法が減少しつづけているため、メモリチップを論理装置と共に同じチップ上に埋め込まない場合でも、メモリチップに抵抗値の低いゲート材料を用いることが必要となっている。
【０００９】
論理回路及びメモリ回路の双方を単一の半導体チップに組み込もうと試みる半導体業界の努力が益々増大している。それにもかかわらず、サリサイド及びＳＡＣ処理の双方については多くの文献が存在するものの、これらのうちの殆どがこれらの処理を実際に同じチップで行っていない。
【００１０】
例えば、米国特許第 ５，８６３，８２０号明細書では、１つのチップ上でＳＡＣ及びサリサイド処理を行うための処理について開示されており、この場合、ポリシリコンゲート基部を最初に形成し、これらはメモリ領域において頂部に窒化シリコンを有している。続いて、ゲート基部の垂直壁部にスペーサを成長させ、ソース及びドレイン領域を形成する。その後、メモリ領域側のゲート基部に酸化物の保護被膜（ＲＰＯ）を設ける。この保護被膜により、論理領域側にのみ選択的にサリサイド処理を行うことができるようにする。次に、論理領域側を保護して、ＳＡＣ処理をメモリ領域側に行う。
【００１１】
しかし、従来技術より開発されたこの方法は、厳密に言うと、チップの同一の領域上でサリサイド及びＳＡＣ処理を行う際に課せられた問題を解決するものではない。例えば、ＳＡＣ処理をサリサイド処理と統合する場合には、数例を挙げると、エッチング速度、選択性及び形状制御において、さらなる調整及び変更が必要となる。特に、エッチングの選択性は、ここでのサリサイドゲート積層体がゲート頂部にキャップ層を設けることなく形成されているため、重大な問題となる。前述の通り、ＳＡＣエッチング処理は、ゲート上に形成されたキャップ材料に対し選択的に接点をエッチングすることにより、接点をゲートに短絡させることなくより大きな接点をパターン化し得るようにするために用いられるものである。従って、金属シリサイドはゲート積層体の抵抗値を低くするが、サリサイド処理により形成されたこのシリサイドには適切なキャップ材料がないため、このゲート積層体に次のＳＡＣ処理を行うことはできない。
【００１２】
従って、１つのチップ上でＳＡＣ処理及びサリサイド処理を一緒に用いることができる改善された方法が必要とされている。即ち、後にＳＡＣ法によりエッチングし得るシリサイドゲート構造体が必要とされている。
【００１３】
本発明の概要
本発明は、後にＳＡＣエッチングを続けて行うことのできるシリサイドゲート積層体を形成するための方法を提供するものである。本発明の方法は、ＳＡＣエッチング中にゲートを保護するのに充分な厚さのキャップ材料層をシリサイドゲートの頂部に残すものである。堆積したキャップ材料は、０．５ミクロンまでのサブミクロンの寸法で接点を規定するのに用いる後のＳＡＣ処理に適している。
【００１４】
好適実施例の詳細な説明
本発明の更なる利点は、本発明の好適な実施例を示す添付図面及びその詳細な説明から一層明らかとなるであろう。
以下の説明においては、本発明を実施し得る様々な特定の実施例を参照している。これら実施例は当業者が本発明を実施できるよう充分詳細に説明しているものであり、他の実施例を採用することができ、且つ構造的、論理的及び電気的な変更を行い得ることを理解すべきである。
【００１５】
以下の説明で用いる、用語「ウェーハ」又は「基板」には、露出したシリコン表面を有するいかなる半導体基礎構造体も含み得る。ウェーハ及び構造体は、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・オン・サファイア（ＳＯＳ）、ドープした及びドープしていない半導体、半導体基部により支持されているシリコンのエピタキシャル層及びその他の半導体構造体を含むものと理解する必要がある。半導体はシリコン系とする必要はない。半導体は、シリコン−ゲルマニウム、ゲルマニウム又はガリウムヒ素とすることができる。以下の説明において、ウェーハ又は基板を参照する場合には、半導体基部に領域又は接点を形成するために従来の処理工程を使用できるものである。
【００１６】
用語「シリコン誘電体」は、窒化シリコンのようなシリコン系誘電体材料、又はこれに類似する他のシリコン系誘電体材料、例えば、酸化シリコン、シリコンオキシナイトライド、シリコンオキシム及びＯＮＯ（酸化物―窒化物−酸化物）を表すものである。従って、本発明は、以下の実施例に関する説明に限定されるものではなく、本発明の範囲は特許請求の範囲により規定されるものである。
【００１７】
本発明は、後にＳＡＣエッチングを行い得るシリサイドゲート積層体を形成する方法を提供するものである。本発明の方法では、シリサイドゲートの頂部にキャップ材料層を残す。この堆積したキャップ材料層は、サブミクロンの寸法で接点を規定するのに用いられる後のＳＡＣ処理に適している。
【００１８】
上述したことを図解するために、図１に、中間の製造工程におけるＤＲＡＭ用の従来のメモリセルの構造を示す。ここで代表的な基板は、従来のＳＡＣエッチング工程によりエッチングされる。それぞれアクセストランジスタを有する一対のメモリセルが、基板１２内に形成されている。ウェル（井戸）領域及びトランジスタは、分離を行うフィールド酸化物領域１４により囲まれている。（ＮＭＯＳトランジスタとするために）基板１２のドープしたｐ型ウェル領域１３中に、Ｎ型能動領域１６が設けられており、一対のアクセストランジスタの対はそれぞれゲート積層体３０を有している。
【００１９】
例えばホウリンケイ酸塩ガラス（ＢＰＳＧ）より成る絶縁層２４が、基板及びトランジスタ構造体上に被着されており、この絶縁層をエッチングし能動領域１６への接点開口部を形成するための孔を有するマスク層２６も示してある。次に、下方に向けて能動領域１６まで至る接点開口部を設けるために、絶縁層２４に自己整合接点形成用エッチング処理を行う。
【００２０】
従来のＳＡＣエッチング処理を図２及び３に示す。これらの図は、図１の構造体の中央の部分を示している。図２の構造体には、ｐ型ウェル領域１３を有する基板１２が設けられている。このウェル領域１３には、代表的に、例えば、ここにＮＭＯＳ又はＰＭＯＳトランジスタのいずれを形成するかにより、所定の導電型、例えばｐ型又はｎ型となるようにドープすることができる。さらに、この構造体は、フィールド酸化物領域１４（図示せず）と、通常のドープした能動領域１６と、一対のゲート積層体３０とを有しており、これらは全て周知の半導体製造技術により形成されている。ゲート積層体３０は、酸化物層１８と、ポリシリコン等の導電層２０と、窒化物スペーサ３２と、窒化物キャップ２２とを有する。
【００２１】
ゲート酸化領域、ポリシリコンゲート及び窒化物保護領域の上方には絶縁層２４が堆積されている。絶縁層２４は、例えば、ホウリンケイ酸塩ガラス（ＢＰＳＧ）、ホウケイ酸塩ガラス（ＢＳＧ）又はリンケイ酸塩ガラス（ＰＳＧ）とすることができる。
【００２２】
酸化物層２４を通って半導体アセンブリ構造体１０へ到る接点開口部４０（図３参照）を形成するために、フォトレジスト材料２６を堆積し、これを通常のフォトリソグラフ工程を用いてパターン化する。パターン化を行うと、初期の開口部２７（図２）がフォトレジスト層２６内に形成され、次の酸化物エッチングが容易になる。その後、図２の構造体をエッチングし、図３に示すように、酸化物層２４を通る接点開口部４０を形成する。図３の接点開口部４０は、この接点開口部４０が基板１２のソース又はドレイン領域１６と接触するようにエッチング形成する。
【００２３】
自己整合接点形成技術においては、ポリシリコンゲート上の絶縁窒化物領域に重大な損傷を与えることなく、図３の接点開口部４０のような接点開口部をエッチングすることが望ましい。即ち、窒化物に対する酸化物の選択性が高い酸化物エッチング処理により、接点開口部をエッチングする必要がある。しかし、ＳＡＣ処理とサリサイド処理とを同一個所で行う一環として、ゲート積層体を形成するのに高融点金属シリサイド層を採用している場合には、このエッチング工程は現実的ではない。発明の背景の欄で説明したように、サリサイドゲート積層体には、これにＳＡＣエッチ処理を行い得るようにするための誘電体キャップがない。本発明は、ＳＡＣエッチング中にゲート積層体を保護するのに充分にゲートを覆うキャップ材料層をサリサイドゲート積層体に設けることにより上述した問題を解決するものである。さらに、このキャップ誘電材料層によれば、半導体装置の製造においてサリサイド処理とＳＡＣ処理との双方を用いることができるようになる。
【００２４】
本発明の処理により製造した本発明の一実施例を図４〜１３に示す。この実施例は、本発明により、シリサイドゲート積層体の頂部に誘電体キャップ材料を有する多層構造体である。図１３に示す得られた多層構造体を、その後自己整合接点形成用エッチング処理に用いることができる。
【００２５】
図４に示すように、本発明によるゲート積層体の形成は、シリコン層１２上にＴＥＯＳ層２８を堆積することから始める。このＴＥＯＳ層２８は、主として、後の処理工程で被着する材料がシリコン層１２に浸透するのを防止する障壁として必要とされる。
【００２６】
次に、犠牲酸化層２４を基板１２上のＴＥＯＳ層２８上に堆積する。この酸化物層２４は、実質的にドープしていない二酸化シリコン又はドープした酸化シリコンから形成することができる。ドープしていない二酸化シリコンの層は、プラズマ増速化学気相成長法（ＰＥＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、炭素又は水素を多くするのが好ましい通常のＴＥＯＳ前駆物質の蒸着、又は酸素を有するガス状シラン（ＳｉＨ４ ）前駆物質の堆積により熱的に形成できる。
【００２７】
ドープした酸化シリコンを用いる場合には、酸化シリコン層２４を、殆ど、ホウリンケイ酸塩ガラス（ＢＰＳＧ）、ホウケイ酸塩ガラス（ＢＳＧ）又はリンケイ酸塩ガラス（ＰＳＧ）から形成するのが好ましい。ドープした二酸化シリコン領域２４を、ボロンについて約３％以上、且つリンについて約３％以上ドーピングした二酸化シリコンから形成するのが更に好ましい。
【００２８】
図４に示すような本発明の好ましい実施例によれば、酸化物層２４を下層のＴＥＯＳ層２８に対し、約４００℃〜８００℃の温度で約３０００Å〜１００００Åの厚さまでＢＰＳＧで形成すると共にこれをドーピングする。
【００２９】
ここで図５を参照するに、ＢＰＳＧ酸化層２４とその下層のＴＥＯＳ層２８とを、反応性イオンエッチング（ＲＩＥ）のような方向性のあるエッチング処理により除去する。マスク２５（図４）は、後の工程でゲートが形成される領域５０ａ及び５０ｂを規定する。後にゲートを形成する開口部がエッチングにより形成された後にマスク２５を除去する。
【００３０】
上述したエッチ処理の最後に、シリコン層１２の露出したシリコン表面を更に清浄にすることにより、表面に何らかの損傷を受けた層を無くす。図５に、損傷を受けたシリコン表面を領域５２として示す。この工程においては、ソフト及びウェットエッチ処理の双方又はいずれか一方を用いて損傷したシリコン表面５２を清浄にする。これら損傷を受けたシリコン表面を清浄にするために用いるエッチング処理は、ＮＦ３ をエッチング剤として用いるダウンストリームプラズマ処理のようないかなるソフトエッチング処理とすることもできる。
【００３１】
ここで図６を参照する。ゲート酸化物層５４を、開口部５０ａ及び５０ｂ中の清浄にした新たなシリコン表面上に成長させる。ゲート酸化物層５４は堆積させるのではなく、主としてシリコン層１２中で上下に成長させることに注意することが重要である。堆積したゲート酸化物層は不純物含有量が高く、従って、不純物がゲートの性能に容易に悪影響を及ぼす惧れがあるため堆積したゲート酸化物層は好ましくない。このため、ゲート酸化層５４を、酸素蒸気の雰囲気中で、約７５０℃〜１０００℃の温度で、約３０Å〜１５０Åの厚さまで熱的に成長させる。
【００３２】
図７及び８に示すように、ポリシリコン層（図７において符号５５で示す）（図８において符号５６で示す）をＬＰＣＶＤ法により、約３００℃〜７００℃の温度でゲート酸化物層５４上に堆積する。次に、新たに堆積したポリシリコン層を、犠牲酸化物ＢＰＳＧ層２４に対し選択的にエッチング除去し、図８の残りのポリシリコン層５６を約５００Å〜１５００Åの厚さに形成する。この厚さは、図９に示す次の工程で堆積するシリサイド金属との反応にとって、且つゲート自体にとって充分な厚さとする必要がある。
【００３３】
図９及び１０を参照するに、シリサイド（図９において符号５７で示す）（図１０において符号５８で示す）を形成し得る金属層を基板１２の全体の上方に、２００Å〜５００Åの厚さまで堆積する。高融点金属を堆積するための好ましい方法は、（ＲＦ又はＤＣ）スパッタリングであるが、ＣＶＤのような他の類似の手段を用いることもできる。この高融点金属は殆どコバルトから構成するのが好ましい。その理由は、コバルトの抵抗が低く、シリサイドとしても抵抗率が低いためである。しかし、高融点金属のシリサイドはいかなる高融点金属をも含むことができ、これには、チタニウム、タングステン、タンタル、モリブデン及びプラチナがあるが、これらに限定されるものではない。
【００３４】
コバルトの堆積に続いて、基板１２に高速加熱アニーリング処理（ＲＴＡ）を行う。この場合、Ｎ２雰囲気を用いるＲＴＡ装置内で代表的に約１０〜６０秒間約８００℃〜８５０℃に加熱する通常の炉技術を採用する。これにより、ポリシリコン層５６に直接接触している堆積コバルトがそのシリサイドに変換される。図１０に示すように、これらシリサイド領域５８がポリシリコンゲート５６の頂面上に導電領域を形成する。
【００３５】
ここで、水と混合した過酸化水素及び水酸化アンモニムのような選択性のエッチング剤を用いて、未反応の全てのコバルト（図示せず）を除去する。未反応の全てのコバルトとは、ポリシリコン層５６と接触しているコバルトではなく酸化シリコン２４と接しているコバルトである。
【００３６】
ここで図１１を参照するに、キャップ状料をアセンブリ構造体１０の上方に堆積し、この基板の頂部表面を、例えばＣＭＰ（化学機械研磨）処理により平坦面化することにより、シリサイド領域５８上にキャップ領域６０を形成する。このキャップ材料は、窒化シリコン又は酸化シリコンのようなシリコン誘電体から形成し得る。しかし、窒化シリコン（Ｓｉ３ Ｎ４ ）（「窒化物」）が好ましく、その理由は、耐湿性、硬度、絶縁耐力及び耐酸化性といった保護特性に優れているためである。ＴＥＯＳ又は炭化シリコンを用いることもできる。
【００３７】
このキャップ領域６０は、ＰＥＣＶＤ法により、約３００℃〜６００℃の温度で、約１０００Å〜２０００Åの厚さまで堆積するのが好ましい。堆積した後に、キャップ領域６０を形成しているシリコン誘電体を化学機械研磨（ＣＭＰ）することにより、ＢＰＳＧ酸化物層２４から全ての窒化シリコンを除去し、図１１に示すように窒化シリコン材料がシリサイド領域５８上にのみ残るようにする。
【００３８】
次の工程においては、ＢＰＳＧ酸化物層２４と、ＴＥＯＳ層２８とを選択的にエッチングし、新たに形成した窒化物キャップ６０を有するゲート積層体を残す。図１２は、窒化物領域６０及びＴＥＯＳ層２８に対しＢＰＳＧ酸化層２４を選択的にエッチングした後のアセンブリ構造体１０を示す。同様に、図１３はＴＥＯＳ層２８をエッチングした後のアセンブリ構造体１０を示す。これらＢＰＳＧ酸化物層２４及びＴＥＯＳ層２８の双方を一緒にエッチング除去することもできる。
【００３９】
ＢＰＳＧ及びＴＥＯＳ層のエッチングは、ウェットエッチング処理又はドライエッチング処理により達成できる。典型的にはドライエッチング処理が用いられるが、その理由は、ドライエッチング処理が、ゲート積層体の頂部の窒化物キャップに対しＢＰＳＧ及びＴＥＯＳ層の双方を選択的に同時にエッチングできるためである。この方法では、ＢＰＳＧをエッチングすることにより、このエッチングの化学的性質を僅かに変更するだけで、同じ処理室内でＴＥＯＳも全て取除かれる。例えば、ＢＰＳＧ及びＴＥＯＳ層は以下の条件の下でプラズマエッチングできる。
【００４０】
先にウェットエッチングを行い、続いてドライエッチを行うことによってＢＰＳＧ及びＴＥＯＳ層のエッチングすることもできる。このような場合には、例えば、３０：１の酢酸／フッ化水素酸溶液により、窒化物キャップ及びＴＥＯＳ酸化物に対して最初にＢＰＳＧを選択的にエッチングするウェットエッチを用いることによりＴＥＯＳ層を残してＢＰＳＧ層を除去する。ウェットエッチングに続いて、代表的なドライエッチングを行う。その場合、ドライエッチングにより窒化物キャップに対しＴＥＯＳ酸化物層を選択的にエッチングする。
【００４１】
ここで、図１２及び１３の構造体６２のような、窒化物キャップ６０を有する標準的なシリサイドゲート積層体構造体が残る。この場合、シリサイドゲート積層体６２を通常の注入処理に用いることができ、この際、ゲート積層体により画成されている隣接トランジスタのソース／ドレイン領域へのドーパント注入をマスクするのにこれらゲート構造体を必要とする。次に、これらゲート積層体に標準的なＳＡＣエッチングを行う準備をする。
【００４２】
ここで図１４を参照するに、この流れ処理における次の工程は、窒化物スペーサの堆積である。図２及び３の窒化物領域３２が図１４の窒化物スペーサ６４に対応する。窒化物スペーサ６４により保護されているシリサイドゲート積層体６２に更にスペーサのエッチングを行い、基板１２の表面から窒化シリコンを除去し、図１５に示すようにスペーサ６４ａ及び６４ｂを残す。
【００４３】
図１６を参照するに、次に、基板１２と、窒化物スペーサ６４ａ及び６４ｂにより保護されているシリサイドゲート積層体６２との上に、例えばＢＰＳＧ等の酸化物層２４を堆積する。酸化物層２４を通って半導体基板１２中への接点開口部７０を形成するために、フォトレジスト材料２６を堆積し、通常のフォトリソグラフ工程を用いてこのフォトレジスト材料をパターン化する。このパターン化及びこれに続く酸化物エッチングの後に、図１７に示すように、自己整合された接点孔７０が形成される。次に、通常の処理工程を実施することにより、接点孔７０中に導電体や、例えばメモリ装置のような半導体装置を製造するために必要な他の構造体を形成することができる。
【００４４】
前述の記載は、本発明の特徴及び利点を達成する好ましい実施例を説明したものである。本発明はこの説明した実施例に限定されるものではない。本発明の範囲及び精神から逸脱することなく、特定の処理条件及び構造に対して改良及び変更を行い得る。従って、本発明は前述の説明及び図面により限定されるともの考えるべきではなく、特許請求の範囲にのみ限定されるものである。
【図面の簡単な説明】
【図１】自己整合接点形成用エッチングを行う直前の従来のメモリＤＲＡＭ装置の一部の線図的断面図である。
【図２】従来の技術により行う自己整合接点形成用のエッチングの開始時における図１の装置の線図的断面図である。
【図３】図２の次の工程における図１の装置の線図的断面図である。
【図４】本発明の方法によりシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図５】図４の次の工程におけるシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図６】図５の次の工程におけるシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図７】図６の次の工程におけるシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図８】図７の次の工程におけるシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図９】図８の次の工程におけるシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図１０】図９の次の工程におけるシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図１１】図１０の次の工程におけるシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図１２】図１１の次の工程におけるシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図１３】図１２の次の工程におけるシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図１４】基板上でシリサイドコバルトゲート積層体に本発明の方法による自
己整合接点形成用エッチングを行う当該基板を示す線図的断面図である。
【図１５】図１４の次の工程において基板上でシリサイドコバルトゲート積層体に本発明の方法による自己整合接点形成用エッチングを行う当該基板を示す線図的断面図である。
【図１６】図１５の次の工程において基板上でシリサイドコバルトゲート積層体に本発明の方法による自己整合接点形成用エッチングを行う当該基板を示す線図的断面図である。
【図１７】図１６の次の工程において基板上でシリサイドコバルトゲート積層体に本発明の方法による自己整合接点形成用エッチングを行う当該基板を示す線図的断面図である。
発明の属する技術分野
本発明は、半導体集積回路の分野、特に、自己整合接点（ＳＡＣ）形成用エッチングに用い得るシリサイド構造体に関するものである。
【０００２】
発明の背景
高密度の半導体集積回路では、特に、例えば、能動領域、絶縁構造体、電界効果トランジスタ用のゲート、狭幅導体及び相互接続ラインを含む互いに接近した特徴部をパターン化する必要がある。
【０００３】
このようなポリシリコン、金属又は絶縁体より成る構造体を形成するには、代表的に、ポリシリコン又は絶縁体の層上のフォトレジストの層に構造上の特徴を規定する必要があり、この場合、所望のパターンを有するレチクル即ちフォトマスクを通して光をフォトレジストに露光する。フォトレジストを露光し現像した後に、パターン化したフォトレジストを型として用いて、その下側の層の基板をエッチングする。マスキング材料は基板の指定された領域をエッチング処理から保護する。その後の処理工程は、製造すべき半導体装置の種類により決定される。
【０００４】
これらの処理工程中に、順次のマスクパターンが互いに整合されないという問題（不整合問題）がしばしば起こる。例えば、堆積した接点（コンタクト）が接点孔内で正しく整列されなかったり、ソース及びドレイン領域がゲート領域に対して完全に整列されなかったり、互いに物理的に接近させる必要があるも互いに電気的に分離させる必要がある接続部が互いに短絡してしまう惧れがある。
【０００５】
順次のマスクパターンの不整合問題を低減させるために、種々の技術がＩＣの製造に導入されている。これらの中の１つが、サリサイド（自己整合シリサイド）処理であり、この処理では、ポリシリコン層を最初にパターン化し、次に、ウェーハ上に堆積された金属をアニーリングし、ポリシリコンが露出された領域にのみシリサイドを形成する。このサリサイド処理は、コバルト又はチタンのようなある種の金属が、高温でシリコンと反応して導電性のシリサイドを形成するが、酸化シリコンとは反応しないという事実に基づくものである。次に、未反応の金属をエッチングにより除去し、ポリシリコンに対して自己整合するとともにゲート及びソース／ドレイン領域に対し自動的に整合しているシリサイドを残す。このシリサイド中の金属はゲート積層体ラインの抵抗値を低くし、このことが装置の動作速度を向上させることになる。
【０００６】
接点を能動領域と整合させるために一般的に用いられている他の技術には、自己整合接点（ＳＡＣ）形成処理がある。このＳＡＣ形成処理は、酸化物層を通して下方のソース／ドレイン表面まで通じているバイアホール即ち接点孔を形成するための異方性エッチング処理を含むものである。この場合、スペーサがゲートの垂直壁部を保護するため、接点孔はソース及びドレインに対して完全に整合することはできない。しかも、スペーサはゲートの頂部では非常に薄肉であり、ＳＡＣ形成処理中に頂部のスペーサがエッチングにより貫通することは避けられない。従って、ＳＡＣ形成用のエッチング中にゲートを保護するために、ポリシリコンゲートを、代表的には、窒化シリコン又はＴＥＯＳ層により被覆し、ゲートを被覆する誘電体キャップ材料を形成している。ＳＡＣ形成用のエッチングにおいて接点孔を形成している間、ある量の窒化物材料が除去されるが、充分な量の窒化物材料が残り、導電性材料をこの接点孔中に堆積した際に導電性材料がゲートと短絡しない。
【０００７】
最近まで、論理回路及びメモリ回路が別々の異なるチップ上に別々に組み込まれていた。サリサイド処理は、主として論理回路に用いられた。その理由は、この処理により論理回路の性能をより高くし得たためである。更に、ＳＡＣ処理が主にメモリ回路に用いられた。その理由は、この処理によりメモリユニットのセル寸法を減少させるとともに、接点／能動領域の正しい整合を達成し得るためであった。論理ユニット及びメモリユニットが別々のチップ上にある限り、これら２種類の処理を互いに悪影響を与えたり、又は回路全体の性能に悪影響を及ぼすことなく、それぞれ別々に用いることができた。
【０００８】
しかし、産業界で製造され最近発展した進歩した半導体チップは、論理回路及びメモリ回路の双方から構成されている。つまり、性能及び費用上の理由のために、現在のＩＣ集積化では論理回路及びメモリ回路を同じチップ上に配置することが指示されている。さらに、特徴部の寸法が減少しつづけているため、メモリチップを論理装置と共に同じチップ上に埋め込まない場合でも、メモリチップに抵抗値の低いゲート材料を用いることが必要となっている。
【０００９】
論理回路及びメモリ回路の双方を単一の半導体チップに組み込もうと試みる半導体業界の努力が益々増大している。それにもかかわらず、サリサイド及びＳＡＣ処理の双方については多くの文献が存在するものの、これらのうちの殆どがこれらの処理を実際に同じチップで行っていない。
【００１０】
例えば、米国特許第 ５，８６３，８２０号明細書では、１つのチップ上でＳＡＣ及びサリサイド処理を行うための処理について開示されており、この場合、ポリシリコンゲート基部を最初に形成し、これらはメモリ領域において頂部に窒化シリコンを有している。続いて、ゲート基部の垂直壁部にスペーサを成長させ、ソース及びドレイン領域を形成する。その後、メモリ領域側のゲート基部に酸化物の保護被膜（ＲＰＯ）を設ける。この保護被膜により、論理領域側にのみ選択的にサリサイド処理を行うことができるようにする。次に、論理領域側を保護して、ＳＡＣ処理をメモリ領域側に行う。
【００１１】
しかし、従来技術より開発されたこの方法は、厳密に言うと、チップの同一の領域上でサリサイド及びＳＡＣ処理を行う際に課せられた問題を解決するものではない。例えば、ＳＡＣ処理をサリサイド処理と統合する場合には、数例を挙げると、エッチング速度、選択性及び形状制御において、さらなる調整及び変更が必要となる。特に、エッチングの選択性は、ここでのサリサイドゲート積層体がゲート頂部にキャップ層を設けることなく形成されているため、重大な問題となる。前述の通り、ＳＡＣエッチング処理は、ゲート上に形成されたキャップ材料に対し選択的に接点をエッチングすることにより、接点をゲートに短絡させることなくより大きな接点をパターン化し得るようにするために用いられるものである。従って、金属シリサイドはゲート積層体の抵抗値を低くするが、サリサイド処理により形成されたこのシリサイドには適切なキャップ材料がないため、このゲート積層体に次のＳＡＣ処理を行うことはできない。
【００１２】
従って、１つのチップ上でＳＡＣ処理及びサリサイド処理を一緒に用いることができる改善された方法が必要とされている。即ち、後にＳＡＣ法によりエッチングし得るシリサイドゲート構造体が必要とされている。
【００１３】
本発明の概要
本発明は、後にＳＡＣエッチングを続けて行うことのできるシリサイドゲート積層体を形成するための方法を提供するものである。本発明の方法は、ＳＡＣエッチング中にゲートを保護するのに充分な厚さのキャップ材料層をシリサイドゲートの頂部に残すものである。堆積したキャップ材料は、０．５ミクロンまでのサブミクロンの寸法で接点を規定するのに用いる後のＳＡＣ処理に適している。
【００１４】
好適実施例の詳細な説明
本発明の更なる利点は、本発明の好適な実施例を示す添付図面及びその詳細な説明から一層明らかとなるであろう。
以下の説明においては、本発明を実施し得る様々な特定の実施例を参照している。これら実施例は当業者が本発明を実施できるよう充分詳細に説明しているものであり、他の実施例を採用することができ、且つ構造的、論理的及び電気的な変更を行い得ることを理解すべきである。
【００１５】
以下の説明で用いる、用語「ウェーハ」又は「基板」には、露出したシリコン表面を有するいかなる半導体基礎構造体も含み得る。ウェーハ及び構造体は、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・オン・サファイア（ＳＯＳ）、ドープした及びドープしていない半導体、半導体基部により支持されているシリコンのエピタキシャル層及びその他の半導体構造体を含むものと理解する必要がある。半導体はシリコン系とする必要はない。半導体は、シリコン−ゲルマニウム、ゲルマニウム又はガリウムヒ素とすることができる。以下の説明において、ウェーハ又は基板を参照する場合には、半導体基部に領域又は接点を形成するために従来の処理工程を使用できるものである。
【００１６】
用語「シリコン誘電体」は、窒化シリコンのようなシリコン系誘電体材料、又はこれに類似する他のシリコン系誘電体材料、例えば、酸化シリコン、シリコンオキシナイトライド、シリコンオキシム及びＯＮＯ（酸化物―窒化物−酸化物）を表すものである。従って、本発明は、以下の実施例に関する説明に限定されるものではなく、本発明の範囲は特許請求の範囲により規定されるものである。
【００１７】
本発明は、後にＳＡＣエッチングを行い得るシリサイドゲート積層体を形成する方法を提供するものである。本発明の方法では、シリサイドゲートの頂部にキャップ材料層を残す。この堆積したキャップ材料層は、サブミクロンの寸法で接点を規定するのに用いられる後のＳＡＣ処理に適している。
【００１８】
上述したことを図解するために、図１に、中間の製造工程におけるＤＲＡＭ用の従来のメモリセルの構造を示す。ここで代表的な基板は、従来のＳＡＣエッチング工程によりエッチングされる。それぞれアクセストランジスタを有する一対のメモリセルが、基板１２内に形成されている。ウェル（井戸）領域及びトランジスタは、分離を行うフィールド酸化物領域１４により囲まれている。（ＮＭＯＳトランジスタとするために）基板１２のドープしたｐ型ウェル領域１３中に、Ｎ型能動領域１６が設けられており、一対のアクセストランジスタの対はそれぞれゲート積層体３０を有している。
【００１９】
例えばホウリンケイ酸塩ガラス（ＢＰＳＧ）より成る絶縁層２４が、基板及びトランジスタ構造体上に被着されており、この絶縁層をエッチングし能動領域１６への接点開口部を形成するための孔を有するマスク層２６も示してある。次に、下方に向けて能動領域１６まで至る接点開口部を設けるために、絶縁層２４に自己整合接点形成用エッチング処理を行う。
【００２０】
従来のＳＡＣエッチング処理を図２及び３に示す。これらの図は、図１の構造体の中央の部分を示している。図２の構造体には、ｐ型ウェル領域１３を有する基板１２が設けられている。このウェル領域１３には、代表的に、例えば、ここにＮＭＯＳ又はＰＭＯＳトランジスタのいずれを形成するかにより、所定の導電型、例えばｐ型又はｎ型となるようにドープすることができる。さらに、この構造体は、フィールド酸化物領域１４（図示せず）と、通常のドープした能動領域１６と、一対のゲート積層体３０とを有しており、これらは全て周知の半導体製造技術により形成されている。ゲート積層体３０は、酸化物層１８と、ポリシリコン等の導電層２０と、窒化物スペーサ３２と、窒化物キャップ２２とを有する。
【００２１】
ゲート酸化領域、ポリシリコンゲート及び窒化物保護領域の上方には絶縁層２４が堆積されている。絶縁層２４は、例えば、ホウリンケイ酸塩ガラス（ＢＰＳＧ）、ホウケイ酸塩ガラス（ＢＳＧ）又はリンケイ酸塩ガラス（ＰＳＧ）とすることができる。
【００２２】
酸化物層２４を通って半導体アセンブリ構造体１０へ到る接点開口部４０（図３参照）を形成するために、フォトレジスト材料２６を堆積し、これを通常のフォトリソグラフ工程を用いてパターン化する。パターン化を行うと、初期の開口部２７（図２）がフォトレジスト層２６内に形成され、次の酸化物エッチングが容易になる。その後、図２の構造体をエッチングし、図３に示すように、酸化物層２４を通る接点開口部４０を形成する。図３の接点開口部４０は、この接点開口部４０が基板１２のソース又はドレイン領域１６と接触するようにエッチング形成する。
【００２３】
自己整合接点形成技術においては、ポリシリコンゲート上の絶縁窒化物領域に重大な損傷を与えることなく、図３の接点開口部４０のような接点開口部をエッチングすることが望ましい。即ち、窒化物に対する酸化物の選択性が高い酸化物エッチング処理により、接点開口部をエッチングする必要がある。しかし、ＳＡＣ処理とサリサイド処理とを同一個所で行う一環として、ゲート積層体を形成するのに高融点金属シリサイド層を採用している場合には、このエッチング工程は現実的ではない。発明の背景の欄で説明したように、サリサイドゲート積層体には、これにＳＡＣエッチ処理を行い得るようにするための誘電体キャップがない。本発明は、ＳＡＣエッチング中にゲート積層体を保護するのに充分にゲートを覆うキャップ材料層をサリサイドゲート積層体に設けることにより上述した問題を解決するものである。さらに、このキャップ誘電材料層によれば、半導体装置の製造においてサリサイド処理とＳＡＣ処理との双方を用いることができるようになる。
【００２４】
本発明の処理により製造した本発明の一実施例を図４〜１３に示す。この実施例は、本発明により、シリサイドゲート積層体の頂部に誘電体キャップ材料を有する多層構造体である。図１３に示す得られた多層構造体を、その後自己整合接点形成用エッチング処理に用いることができる。
【００２５】
図４に示すように、本発明によるゲート積層体の形成は、シリコン層１２上にＴＥＯＳ層２８を堆積することから始める。このＴＥＯＳ層２８は、主として、後の処理工程で被着する材料がシリコン層１２に浸透するのを防止する障壁として必要とされる。
【００２６】
次に、犠牲酸化層２４を基板１２上のＴＥＯＳ層２８上に堆積する。この酸化物層２４は、実質的にドープしていない二酸化シリコン又はドープした酸化シリコンから形成することができる。ドープしていない二酸化シリコンの層は、プラズマ増速化学気相成長法（ＰＥＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、炭素又は水素を多くするのが好ましい通常のＴＥＯＳ前駆物質の蒸着、又は酸素を有するガス状シラン（ＳｉＨ４ ）前駆物質の堆積により熱的に形成できる。
【００２７】
ドープした酸化シリコンを用いる場合には、酸化シリコン層２４を、殆ど、ホウリンケイ酸塩ガラス（ＢＰＳＧ）、ホウケイ酸塩ガラス（ＢＳＧ）又はリンケイ酸塩ガラス（ＰＳＧ）から形成するのが好ましい。ドープした二酸化シリコン領域２４を、ボロンについて約３％以上、且つリンについて約３％以上ドーピングした二酸化シリコンから形成するのが更に好ましい。
【００２８】
図４に示すような本発明の好ましい実施例によれば、酸化物層２４を下層のＴＥＯＳ層２８に対し、約４００℃〜８００℃の温度で約３０００Å〜１００００Åの厚さまでＢＰＳＧで形成すると共にこれをドーピングする。
【００２９】
ここで図５を参照するに、ＢＰＳＧ酸化層２４とその下層のＴＥＯＳ層２８とを、反応性イオンエッチング（ＲＩＥ）のような方向性のあるエッチング処理により除去する。マスク２５（図４）は、後の工程でゲートが形成される領域５０ａ及び５０ｂを規定する。後にゲートを形成する開口部がエッチングにより形成された後にマスク２５を除去する。
【００３０】
上述したエッチ処理の最後に、シリコン層１２の露出したシリコン表面を更に清浄にすることにより、表面に何らかの損傷を受けた層を無くす。図５に、損傷を受けたシリコン表面を領域５２として示す。この工程においては、ソフト及びウェットエッチ処理の双方又はいずれか一方を用いて損傷したシリコン表面５２を清浄にする。これら損傷を受けたシリコン表面を清浄にするために用いるエッチング処理は、ＮＦ３ をエッチング剤として用いるダウンストリームプラズマ処理のようないかなるソフトエッチング処理とすることもできる。
【００３１】
ここで図６を参照する。ゲート酸化物層５４を、開口部５０ａ及び５０ｂ中の清浄にした新たなシリコン表面上に成長させる。ゲート酸化物層５４は堆積させるのではなく、主としてシリコン層１２中で上下に成長させることに注意することが重要である。堆積したゲート酸化物層は不純物含有量が高く、従って、不純物がゲートの性能に容易に悪影響を及ぼす惧れがあるため堆積したゲート酸化物層は好ましくない。このため、ゲート酸化層５４を、酸素蒸気の雰囲気中で、約７５０℃〜１０００℃の温度で、約３０Å〜１５０Åの厚さまで熱的に成長させる。
【００３２】
図７及び８に示すように、ポリシリコン層（図７において符号５５で示す）（図８において符号５６で示す）をＬＰＣＶＤ法により、約３００℃〜７００℃の温度でゲート酸化物層５４上に堆積する。次に、新たに堆積したポリシリコン層を、犠牲酸化物ＢＰＳＧ層２４に対し選択的にエッチング除去し、図８の残りのポリシリコン層５６を約５００Å〜１５００Åの厚さに形成する。この厚さは、図９に示す次の工程で堆積するシリサイド金属との反応にとって、且つゲート自体にとって充分な厚さとする必要がある。
【００３３】
図９及び１０を参照するに、シリサイド（図９において符号５７で示す）（図１０において符号５８で示す）を形成し得る金属層を基板１２の全体の上方に、２００Å〜５００Åの厚さまで堆積する。高融点金属を堆積するための好ましい方法は、（ＲＦ又はＤＣ）スパッタリングであるが、ＣＶＤのような他の類似の手段を用いることもできる。この高融点金属は殆どコバルトから構成するのが好ましい。その理由は、コバルトの抵抗が低く、シリサイドとしても抵抗率が低いためである。しかし、高融点金属のシリサイドはいかなる高融点金属をも含むことができ、これには、チタニウム、タングステン、タンタル、モリブデン及びプラチナがあるが、これらに限定されるものではない。
【００３４】
コバルトの堆積に続いて、基板１２に高速加熱アニーリング処理（ＲＴＡ）を行う。この場合、Ｎ２雰囲気を用いるＲＴＡ装置内で代表的に約１０〜６０秒間約８００℃〜８５０℃に加熱する通常の炉技術を採用する。これにより、ポリシリコン層５６に直接接触している堆積コバルトがそのシリサイドに変換される。図１０に示すように、これらシリサイド領域５８がポリシリコンゲート５６の頂面上に導電領域を形成する。
【００３５】
ここで、水と混合した過酸化水素及び水酸化アンモニムのような選択性のエッチング剤を用いて、未反応の全てのコバルト（図示せず）を除去する。未反応の全てのコバルトとは、ポリシリコン層５６と接触しているコバルトではなく酸化シリコン２４と接しているコバルトである。
【００３６】
ここで図１１を参照するに、キャップ状料をアセンブリ構造体１０の上方に堆積し、この基板の頂部表面を、例えばＣＭＰ（化学機械研磨）処理により平坦面化することにより、シリサイド領域５８上にキャップ領域６０を形成する。このキャップ材料は、窒化シリコン又は酸化シリコンのようなシリコン誘電体から形成し得る。しかし、窒化シリコン（Ｓｉ３ Ｎ４ ）（「窒化物」）が好ましく、その理由は、耐湿性、硬度、絶縁耐力及び耐酸化性といった保護特性に優れているためである。ＴＥＯＳ又は炭化シリコンを用いることもできる。
【００３７】
このキャップ領域６０は、ＰＥＣＶＤ法により、約３００℃〜６００℃の温度で、約１０００Å〜２０００Åの厚さまで堆積するのが好ましい。堆積した後に、キャップ領域６０を形成しているシリコン誘電体を化学機械研磨（ＣＭＰ）することにより、ＢＰＳＧ酸化物層２４から全ての窒化シリコンを除去し、図１１に示すように窒化シリコン材料がシリサイド領域５８上にのみ残るようにする。
【００３８】
次の工程においては、ＢＰＳＧ酸化物層２４と、ＴＥＯＳ層２８とを選択的にエッチングし、新たに形成した窒化物キャップ６０を有するゲート積層体を残す。図１２は、窒化物領域６０及びＴＥＯＳ層２８に対しＢＰＳＧ酸化層２４を選択的にエッチングした後のアセンブリ構造体１０を示す。同様に、図１３はＴＥＯＳ層２８をエッチングした後のアセンブリ構造体１０を示す。これらＢＰＳＧ酸化物層２４及びＴＥＯＳ層２８の双方を一緒にエッチング除去することもできる。
【００３９】
ＢＰＳＧ及びＴＥＯＳ層のエッチングは、ウェットエッチング処理又はドライエッチング処理により達成できる。典型的にはドライエッチング処理が用いられるが、その理由は、ドライエッチング処理が、ゲート積層体の頂部の窒化物キャップに対しＢＰＳＧ及びＴＥＯＳ層の双方を選択的に同時にエッチングできるためである。この方法では、ＢＰＳＧをエッチングすることにより、このエッチングの化学的性質を僅かに変更するだけで、同じ処理室内でＴＥＯＳも全て取除かれる。例えば、ＢＰＳＧ及びＴＥＯＳ層は以下の条件の下でプラズマエッチングできる。
先にウェットエッチングを行い、続いてドライエッチを行うことによってＢＰＳＧ及びＴＥＯＳ層のエッチングすることもできる。このような場合には、例えば、３０：１の酢酸／フッ化水素酸溶液により、窒化物キャップ及びＴＥＯＳ酸化物に対して最初にＢＰＳＧを選択的にエッチングするウェットエッチを用いることによりＴＥＯＳ層を残してＢＰＳＧ層を除去する。ウェットエッチングに続いて、代表的なドライエッチングを行う。その場合、ドライエッチングにより窒化物キャップに対しＴＥＯＳ酸化物層を選択的にエッチングする。
【００４１】
ここで、図１２及び１３の構造体６２のような、窒化物キャップ６０を有する標準的なシリサイドゲート積層体構造体が残る。この場合、シリサイドゲート積層体６２を通常の注入処理に用いることができ、この際、ゲート積層体により画成されている隣接トランジスタのソース／ドレイン領域へのドーパント注入をマスクするのにこれらゲート構造体を必要とする。次に、これらゲート積層体に標準的なＳＡＣエッチングを行う準備をする。
【００４２】
ここで図１４を参照するに、この流れ処理における次の工程は、窒化物スペーサの堆積である。図２及び３の窒化物領域３２が図１４の窒化物スペーサ６４に対応する。窒化物スペーサ６４により保護されているシリサイドゲート積層体６２に更にスペーサのエッチングを行い、基板１２の表面から窒化シリコンを除去し、図１５に示すようにスペーサ６４ａ及び６４ｂを残す。
【００４３】
図１６を参照するに、次に、基板１２と、窒化物スペーサ６４ａ及び６４ｂにより保護されているシリサイドゲート積層体６２との上に、例えばＢＰＳＧ等の酸化物層２４を堆積する。酸化物層２４を通って半導体基板１２中への接点開口部７０を形成するために、フォトレジスト材料２６を堆積し、通常のフォトリソグラフ工程を用いてこのフォトレジスト材料をパターン化する。このパターン化及びこれに続く酸化物エッチングの後に、図１７に示すように、自己整合された接点孔７０が形成される。次に、通常の処理工程を実施することにより、接点孔７０中に導電体や、例えばメモリ装置のような半導体装置を製造するために必要な他の構造体を形成することができる。
【００４４】
前述の記載は、本発明の特徴及び利点を達成する好ましい実施例を説明したものである。本発明はこの説明した実施例に限定されるものではない。本発明の範囲及び精神から逸脱することなく、特定の処理条件及び構造に対して改良及び変更を行い得る。従って、本発明は前述の説明及び図面により限定されるともの考えるべきではなく、特許請求の範囲にのみ限定されるものである。
【図面の簡単な説明】
【図１】自己整合接点形成用エッチングを行う直前の従来のメモリＤＲＡＭ装置の一部の線図的断面図である。
【図２】従来の技術により行う自己整合接点形成用のエッチングの開始時における図１の装置の線図的断面図である。
【図３】図２の次の工程における図１の装置の線図的断面図である。
【図４】本発明の方法によりシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図５】図４の次の工程におけるシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図６】図５の次の工程におけるシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図７】図６の次の工程におけるシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図８】図７の次の工程におけるシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図９】図８の次の工程におけるシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図１０】図９の次の工程におけるシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図１１】図１０の次の工程におけるシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図１２】図１１の次の工程におけるシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図１３】図１２の次の工程におけるシリサイドコバルトゲート積層体を形成する基板の線図的断面図である。
【図１４】基板上でシリサイドコバルトゲート積層体に本発明の方法による自
己整合接点形成用エッチングを行う当該基板を示す線図的断面図である。
【図１５】図１４の次の工程において基板上でシリサイドコバルトゲート積層体に本発明の方法による自己整合接点形成用エッチングを行う当該基板を示す線図的断面図である。
【図１６】図１５の次の工程において基板上でシリサイドコバルトゲート積層体に本発明の方法による自己整合接点形成用エッチングを行う当該基板を示す線図的断面図である。
【図１７】図１６の次の工程において基板上でシリサイドコバルトゲート積層体に本発明の方法による自己整合接点形成用エッチングを行う当該基板を示す線図的断面図である。
Claims (53)
- 半導体装置用ゲート構造体であって、
半導体基板上に形成されたゲート酸化物と、
このゲート酸化物上に形成された導電性ゲートと、
この導電性ゲート上に形成されたシリサイド層と、
このシリサイド層の頂面上に形成されたエッチング保護キャップであって、前記ゲート構造体を用いる自己整合接点形成用エッチング処理中に、前記導電性ゲート及びシリサイド層がエッチングされるのを防止するのに充分な当該エッチ保護キャップと
を具えるゲート構造体。 - 請求項１に記載のゲート構造体において、
前記シリサイド層がサリサイド処理により形成されているゲート構造体。 - 請求項２に記載のゲート構造体において、
前記エッチング保護キャップがシリコン系絶縁体により形成されているゲート構造体。 - 請求項３に記載のゲート構造体において、
前記シリコン系絶縁体を窒化シリコン及び酸化シリコンからなる群から選択したゲート構造体。 - 請求項３に記載のゲート構造体において、
前記エッチング保護キャップが約１０００〜２０００オングストロームの範囲内の厚さを有するゲート構造体。 - 請求項２に記載のゲート構造体において、
前記導電性ゲートがポリシリコンから形成されているゲート構造体。 - 請求項６に記載のゲート構造体において、
前記ポリシリコンのゲートが約５００〜１５００オングストロームの範囲内の厚さを有するゲート構造体。 - 請求項２に記載のゲート構造体において、
前記シリサイド層が、コバルト、チタン、タングステン、タンタル、モリブデン及びプラチナからなる群より選択した金属から形成されているゲート構造体。 - 請求項２に記載のゲート構造体において、
前記シリサイド層が約２００〜５００オングストロームの範囲内の厚さを有するゲート構造体。 - 請求項２に記載のゲート構造体において、
前記ゲート構造体の側壁部上に絶縁スペーサが設けられているゲート構造体。 - 請求項１０に記載のゲート構造体において、
前記絶縁スペーサが窒化シリコンから形成されているゲート構造体。 - 半導体装置用ゲート構造体の形成方法であって、
半導体基板上にゲート酸化物を形成する工程と、
このゲート酸化物上に導電性ゲートを形成する工程と、
この導電性ゲート上にサリサイド法によりシリサイド層を形成する工程と、
このシリサイド層の頂面上にエッチング保護キャップを形成する工程であって、このエッチ保護キャップが、前記ゲート構造体を用いる自己整合接点形成用エッチング処理中に、前記導電性ゲート及びシリサイド層がエッチングされるのを防止するのに充分としたエッチング保護キャップを形成する工程と
を含むゲート構造体の形成方法。 - 請求項１２に記載のゲート構造体の形成方法において、
前記エッチング保護キャップをシリコン系絶縁体により形成するゲート構造体の形成方法。 - 請求項１３に記載のゲート構造体の形成方法において、
前記シリコン系絶縁体を窒化シリコン及び酸化シリコンからなる群から選択するゲート構造体の形成方法。 - 請求項１３に記載のゲート構造体の形成方法において、
前記エッチング保護キャップを約１０００〜２０００オングストロームの範囲内の厚さとするゲート構造体の形成方法。 - 請求項１２に記載のゲート構造体の形成方法において、
前記導電性ゲートをポリシリコンから形成するゲート構造体の形成方法。 - 請求項１６に記載のゲート構造体の形成方法において、
前記ポリシリコンの導電性ゲートを約５００〜１５００オングストロームの範囲内の厚さとするゲート構造体の形成方法。 - 請求項１２に記載のゲート構造体の形成方法において、
前記シリサイド層を、コバルト、チタン、タングステン、タンタル、モリブデン及びプラチナからなる群より選択した金属から形成するゲート構造体の形成方法。 - 請求項１２に記載のゲート構造体の形成方法において、
前記シリサイド層を約２００〜５００オングストロームの範囲内の厚さとするゲート構造体の形成方法。 - 請求項１２に記載のゲート構造体の形成方法において、
前記ゲート構造体の側壁部上に絶縁スペーサを設けるゲート構造体の形成方法。 - 請求項２０に記載のゲート構造体の形成方法において、
前記絶縁スペーサを窒化シリコンから形成するゲート構造体の形成方法。 - 請求項１２に記載のゲート構造体の形成方法において、
前記自己整合接点形成用エッチング処理が、Ｃ２Ｆ６、ＣＨ４ 、Ｃ３Ｆ８、Ｃ４Ｈ１０ 、Ｃ２Ｆ８、 ＣＨ２Ｆ２、 ＣＨＦ３ 、Ｃ２ＨＦ５及びＣＨ３ Ｆ からなる群より選択したエッチング剤により前記半導体基板上の絶縁層をエッチングする工程を含むゲート構造体の形成方法。 - 請求項２２に記載のゲート構造体の形成方法において、
前記絶縁層のエッチングを、容積比を１：１：１：８としたＣＦ４ ／ ＣＨＦ３ ／ＣＨ２Ｆ２／Ａｒのガス混合物を含む組成物を用いる反応性イオンエッチング（ＲＩＥ）とするゲート構造体の形成方法。 - 半導体基板上にゲート積層体を形成する工程であって、このゲート積層体が、前記基板上に設けられた酸化物層と、この酸化物層上の導電層と、この導電層上にサリサイド処理により形成したシリサイド層と、このシリサイド上のキャップ層とを有するようにする工程と、
前記基板及びゲート積層体の上に絶縁層を設ける工程と、
この絶縁層に自己整合接点形成用エッチングを行い、この際このエッチングを整合させるために前記ゲート積層体を用いる工程と
を含む半導体装置の特徴部の形成方法。 - 請求項２４に記載の形成方法において、
前記自己整合接点形成用エッチングを行う工程が、Ｃ２Ｆ６、ＣＨ４ 、Ｃ３Ｆ８、Ｃ４Ｈ１０ 、Ｃ２Ｆ８、 ＣＨ２Ｆ２、 ＣＨＦ３ 、Ｃ２ＨＦ５及びＣＨ３ Ｆ からなる群より選択したエッチング剤により前記絶縁層をエッチングすることを含む形成方法。 - 請求項２５に記載の形成方法において、
前記絶縁層のエッチングが、容積比を１：１：１：８としたＣＦ４ ／ ＣＨＦ３ ／ＣＨ２Ｆ２／Ａｒのガス混合物を含む組成物を用いる反応性イオンエッチング（ＲＩＥ）とする形成方法。 - 請求項２４に記載の形成方法において、
前記ゲート積層体の前記キャップ層をシリコン系絶縁体により形成するの形成方法。 - 請求項２７に記載の形成方法において、
前記シリコン系絶縁体を窒化シリコン及び酸化シリコンからなる群から選択する形成方法。 - 請求項２４に記載の形成方法において、
前記ゲート積層体の前記キャップ層を約１０００〜２０００オングストロームの範囲内の厚さとする形成方法。 - 請求項２４に記載の形成方法において、
前記ゲート積層体部の前記導電層をポリシリコンから形成する形成方法。 - 請求項３０に記載の形成方法において、
前記ポリシリコンの導電層を約５００〜１５００オングストロームの範囲内の厚さにする形成方法。 - 請求項２４に記載の形成方法において、
前記シリサイド層を、コバルト、チタン、タングステン、タンタル、モリブデン及びプラチナからなる群より選択した金属から形成する形成方法。 - 請求項２４に記載の形成方法において、
前記シリサイド層を約２００〜５００オングストロームの範囲内の厚さにする形成方法。 - 基板上に絶縁層を形成する工程と、
この絶縁層をマスキングしてこの絶縁層の頂部にエッチング領域を画成する工程と、
このエッチング領域で前記絶縁層を前記基板の頂面まで下方にエッチングしてこの絶縁層内に開口部を形成する工程と、
この開口部の底部において前記基板上にゲート酸化物層を形成する工程と、
このゲート酸化物層上にポリシリコン層を堆積する工程と、
このポリシリコン層をエッチングして前記ゲート酸化層上にポリシリコンゲートを形成する工程と、
このポリシリコンゲート上に高融点金属を堆積する工程と、
このポリシリコンゲート上で、前記高融点金属をシリサイド層に変換する工程と、
このシリサイド層の頂面上にエッチング保護キャップを形成する工程と、
前記絶縁層をエッチング除去して、前記酸化物層と、前記ポリシリコンゲートと、前記シリサイド層と、前記保護キャップとを有するゲート積層体を残す工程と
を含む半導体装置用ゲート構造体の形成方法。 - 請求項３４に記載のゲート構造体の形成方法において、
前記エッチング保護キャップが、前記ゲート構造体を用いる自己整合接点形成用エッチング処理中に、前記ポリシリコンゲート及びシリサイド層がエッチングされるのを防止するのに充分なものとするゲート構造体の形成方法。 - 請求項３４に記載のゲート構造体の形成方法において、
前記基板上に前記絶縁層を形成する前に前記基板上に障壁層を形成する工程を含むゲート構造体の形成方法。 - 請求項３６に記載のゲート構造体の形成方法において、
前記障壁層をエッチング除去する工程を含むゲート構造体の形成方法。 - 請求項３４に記載のゲート構造体の形成方法において、
前記絶縁層を、ＢＰＳＧ、ＢＳＧ及びＰＳＧからなる群より選択するゲート構造体の形成方法。 - 請求項３６に記載のゲート構造体の形成方法において、
前記障壁層をＴＥＯＳとするゲート構造体の形成方法。 - 請求項３４に記載のゲート構造体の形成方法において、
前記開口部を形成するための前記絶縁層のエッチングに反応性イオンエッチング（ＲＩＥ）を用いるゲート構造体の形成方法。 - 請求項３４に記載のゲート構造体の形成方法において、
前記開口部を形成するための前記絶縁層のエッチングにウェットエッチングを用いるゲート構造体の形成方法。 - 請求項３４に記載のゲート構造体の形成方法において、
前記ゲート酸化物層を形成する工程が、前記基板の頂面上で且つ前記開口部上に酸化物層を成長させる工程を含むゲート構造体の形成方法。 - 請求項３４に記載のゲート構造体の形成方法において、
前記ゲート酸化物層を、約３０〜１５０オングストロームの範囲内の厚さとするゲート構造体の形成方法。 - 請求項３４に記載のゲート構造体の形成方法において、
前記ポリシリコンゲートを約５００〜１５００オングストロームの範囲内の厚さとするゲート構造体の形成方法。 - 請求項３４に記載のゲート構造体の形成方法において、
前記高融点金属をコバルト、チタン、タングステン、タンタル、モリブデン及びプラチナからなる群より選択するゲート構造体の形成方法。 - 請求項３４に記載のゲート構造体の形成方法において、
前記シリサイド層を約２００〜５００オングストロームの範囲内の厚さとするゲート構造体の形成方法。 - 請求項３４に記載のゲート構造体の形成方法において、
前記エッチング保護キャップをシリコン系絶縁体により形成するゲート構造体の形成方法。 - 請求項４７に記載のゲート構造体の形成方法において、
前記シリコン系絶縁体を窒化シリコン及び酸化シリコンからなる群から選択するゲート構造体の形成方法。 - 請求項３４に記載のゲート構造体の形成方法において、
前記エッチング保護キャップを約１０００〜２０００オングストロームの範囲内の厚さとするゲート構造体の形成方法。 - 請求項３７に記載のゲート構造体の形成方法において、
前記絶縁層及び障壁層をエッチング除去する工程が、Ｃ２Ｆ６、ＣＨ４ 、Ｃ３Ｆ８、Ｃ４Ｈ１０ 、Ｃ２Ｆ８、 ＣＨ２Ｆ２、 ＣＨＦ３ 、Ｃ２ＨＦ５及びＣＨ３ Ｆ からなる群より選択したエッチング剤を用いるゲート構造体の形成方法。 - 請求項３７に記載のゲート構造体の形成方法において、
前記絶縁層及び障壁層をエッチング除去する工程を、容積比が１：１：１：８のＣＦ４ ／ ＣＨＦ３ ／ＣＨ２Ｆ２／Ａｒであるガス混合物を含む組成物を用いる反応性イオンエッチング（ＲＩＥ）とするゲート構造体の形成方法。 - 請求項３４に記載のゲート構造体の形成方法において、
前記ゲート構造体の側壁部に絶縁スペーサを形成する工程を含むゲート構造体の形成方法。 - 請求項５２に記載のゲート構造体の形成方法において、
前記絶縁スペーサを窒化シリコンから形成するゲート構造体の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/533,697 US6638843B1 (en) | 2000-03-23 | 2000-03-23 | Method for forming a silicide gate stack for use in a self-aligned contact etch |
| PCT/US2001/009054 WO2001071800A2 (en) | 2000-03-23 | 2001-03-22 | Method for forming a silicide gate stack for use in a self-aligned contact etch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004502295A true JP2004502295A (ja) | 2004-01-22 |
| JP2004502295A5 JP2004502295A5 (ja) | 2005-07-28 |
Family
ID=24127071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001569881A Pending JP2004502295A (ja) | 2000-03-23 | 2001-03-22 | 自己整合接点形成用エッチングに用いるためのシリサイドゲート積層体の形成方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (3) | US6638843B1 (ja) |
| JP (1) | JP2004502295A (ja) |
| KR (1) | KR100626928B1 (ja) |
| AU (1) | AU2001245914A1 (ja) |
| DE (1) | DE10195958T1 (ja) |
| TW (1) | TW493222B (ja) |
| WO (1) | WO2001071800A2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004119958A (ja) * | 2002-09-26 | 2004-04-15 | Sharp Corp | １ｔ１ｒ型抵抗メモリアレイを製造する方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977408B1 (en) * | 2003-06-30 | 2005-12-20 | Lattice Semiconductor Corp. | High-performance non-volatile memory device and fabrication process |
| CN100352006C (zh) * | 2003-11-18 | 2007-11-28 | 南亚科技股份有限公司 | 金属层侧面移除部分的闸极结构的制造方法 |
| US20070087565A1 (en) * | 2005-10-18 | 2007-04-19 | Marcus Culmsee | Methods of forming isolation regions and structures thereof |
| KR100654000B1 (ko) * | 2005-10-31 | 2006-12-06 | 주식회사 하이닉스반도체 | 금속실리사이드막을 갖는 반도체소자의 제조방법 |
| US8754483B2 (en) * | 2011-06-27 | 2014-06-17 | International Business Machines Corporation | Low-profile local interconnect and method of making the same |
| US20140073106A1 (en) | 2012-09-12 | 2014-03-13 | International Business Machines Corporation | Lateral bipolar transistor and cmos hybrid technology |
| US8728927B1 (en) * | 2012-12-10 | 2014-05-20 | International Business Machines Corporation | Borderless contacts for semiconductor transistors |
| US9633860B2 (en) * | 2015-07-09 | 2017-04-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure with resist protective oxide on isolation structure and method of manufacturing the same |
| US10546785B2 (en) | 2017-03-09 | 2020-01-28 | International Business Machines Corporation | Method to recess cobalt for gate metal application |
| US11239115B2 (en) | 2019-10-30 | 2022-02-01 | International Business Machines Corporation | Partial self-aligned contact for MOL |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595113A (ja) * | 1991-10-01 | 1993-04-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH07193227A (ja) * | 1993-12-27 | 1995-07-28 | Toshiba Corp | 半導体装置の製造方法 |
| JPH09266198A (ja) * | 1996-03-28 | 1997-10-07 | Nec Corp | ドライエッチング方法 |
| JPH1050992A (ja) * | 1996-08-01 | 1998-02-20 | Toshiba Corp | 半導体装置及びその製造方法及びその半導体装置を利用したメモリセル |
| JPH10144915A (ja) * | 1996-11-05 | 1998-05-29 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| WO1998049719A1 (en) * | 1997-04-30 | 1998-11-05 | Micron Technology, Inc. | Undoped silicon dioxide as etch stop for selective etch of doped silicon dioxide |
| JPH113997A (ja) * | 1997-06-10 | 1999-01-06 | Sony Corp | 半導体装置の製造方法 |
| JPH1174219A (ja) * | 1997-06-30 | 1999-03-16 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
| JPH11195706A (ja) * | 1998-01-05 | 1999-07-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH11284186A (ja) * | 1998-03-26 | 1999-10-15 | Seiko Epson Corp | 半導体装置およびその製造方法 |
Family Cites Families (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206187A (en) | 1991-08-30 | 1993-04-27 | Micron Technology, Inc. | Method of processing semiconductor wafers using a contact etch stop |
| US5258096A (en) | 1992-08-20 | 1993-11-02 | Micron Semiconductor, Inc. | Method of forming local etch stop landing pads for simultaneous, self-aligned dry etching of contact vias with various depths |
| US5372673A (en) | 1993-01-25 | 1994-12-13 | Motorola, Inc. | Method for processing a layer of material while using insitu monitoring and control |
| US5338700A (en) * | 1993-04-14 | 1994-08-16 | Micron Semiconductor, Inc. | Method of forming a bit line over capacitor array of memory cells |
| US5434093A (en) * | 1994-08-10 | 1995-07-18 | Intel Corporation | Inverted spacer transistor |
| US5597746A (en) | 1995-08-09 | 1997-01-28 | Micron Technology, Inc. | Method of forming field effect transistors relative to a semiconductor substrate and field effect transistors produced according to the method |
| US5804506A (en) | 1995-08-17 | 1998-09-08 | Micron Technology, Inc. | Acceleration of etch selectivity for self-aligned contact |
| US5897372A (en) | 1995-11-01 | 1999-04-27 | Micron Technology, Inc. | Formation of a self-aligned integrated circuit structure using silicon-rich nitride as a protective layer |
| US5981383A (en) * | 1996-03-18 | 1999-11-09 | United Microelectronics Corporation | Method of fabricating a salicide layer of a device electrode |
| US5783496A (en) | 1996-03-29 | 1998-07-21 | Lam Research Corporation | Methods and apparatus for etching self-aligned contacts |
| US5915181A (en) | 1996-07-22 | 1999-06-22 | Vanguard International Semiconductor Corporation | Method for forming a deep submicron MOSFET device using a silicidation process |
| US5688706A (en) | 1996-08-01 | 1997-11-18 | Vanguard International Semiconductor Corporation | Method for fabricating a MOSFET device, with local channel doping, self aligned to a selectively deposited tungsten gate |
| US5854135A (en) * | 1997-04-09 | 1998-12-29 | Vanguard International Semiconductor Corporation | Optimized dry etching procedure, using an oxygen containing ambient, for small diameter contact holes |
| US5880019A (en) | 1997-04-17 | 1999-03-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Insitu contact descum for self-aligned contact process |
| US5948701A (en) | 1997-07-30 | 1999-09-07 | Chartered Semiconductor Manufacturing, Ltd. | Self-aligned contact (SAC) etching using polymer-building chemistry |
| US6130137A (en) * | 1997-10-20 | 2000-10-10 | Micron Technology, Inc. | Method of forming a resistor and integrated circuitry having a resistor construction |
| US6165910A (en) * | 1997-12-29 | 2000-12-26 | Lam Research Corporation | Self-aligned contacts for semiconductor device |
| US5863820A (en) | 1998-02-02 | 1999-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integration of sac and salicide processes on a chip having embedded memory |
| US5998835A (en) * | 1998-02-17 | 1999-12-07 | International Business Machines Corporation | High performance MOSFET device with raised source and drain |
| US5945707A (en) * | 1998-04-07 | 1999-08-31 | International Business Machines Corporation | DRAM cell with grooved transfer device |
| US5869374A (en) * | 1998-04-22 | 1999-02-09 | Texas Instruments-Acer Incorporated | Method to form mosfet with an inverse T-shaped air-gap gate structure |
| JP3701469B2 (ja) * | 1998-06-12 | 2005-09-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| US6025255A (en) * | 1998-06-25 | 2000-02-15 | Vanguard International Semiconductor Corporation | Two-step etching process for forming self-aligned contacts |
| US6033962A (en) * | 1998-07-24 | 2000-03-07 | Vanguard International Semiconductor Corporation | Method of fabricating sidewall spacers for a self-aligned contact hole |
| US6180468B1 (en) * | 1998-10-23 | 2001-01-30 | Advanced Micro Devices Inc. | Very low thermal budget channel implant process for semiconductors |
| US6037216A (en) * | 1998-11-02 | 2000-03-14 | Vanguard International Semiconductor Corporation | Method for simultaneously fabricating capacitor structures, for giga-bit DRAM cells, and peripheral interconnect structures, using a dual damascene process |
| US6133096A (en) * | 1998-12-10 | 2000-10-17 | Su; Hung-Der | Process for simultaneously fabricating a stack gate flash memory cell and salicided periphereral devices |
| US6448140B1 (en) * | 1999-02-08 | 2002-09-10 | Taiwan Semiconductor Manufacturing Company | Laterally recessed tungsten silicide gate structure used with a self-aligned contact structure including a straight walled sidewall spacer while filling recess |
| US6177340B1 (en) * | 1999-02-18 | 2001-01-23 | Taiwan Semiconductor Manufacturing Company | Method to reduce contact hole aspect ratio for embedded DRAM arrays and logic devices, via the use of a tungsten bit line structure |
| US6096595A (en) * | 1999-05-12 | 2000-08-01 | Taiwan Semiconductor Manufacturing Company | Integration of a salicide process for MOS logic devices, and a self-aligned contact process for MOS memory devices |
| US6174775B1 (en) * | 1999-06-25 | 2001-01-16 | Taiwan Semiconductor Manufacturing Company | Method for making a dual gate structure for CMOS device |
| US6124192A (en) * | 1999-09-27 | 2000-09-26 | Vanguard International Semicondutor Corporation | Method for fabricating ultra-small interconnections using simplified patterns and sidewall contact plugs |
| US6956263B1 (en) * | 1999-12-28 | 2005-10-18 | Intel Corporation | Field effect transistor structure with self-aligned raised source/drain extensions |
| US6291330B1 (en) * | 2000-01-31 | 2001-09-18 | United Microelectronics Corp. | Method of fabricating gate structure to reduce stress production |
| US6316323B1 (en) * | 2000-03-21 | 2001-11-13 | United Microelectronics Corp. | Method for forming bridge free silicide by reverse spacer |
-
2000
- 2000-03-23 US US09/533,697 patent/US6638843B1/en not_active Expired - Lifetime
-
2001
- 2001-03-22 WO PCT/US2001/009054 patent/WO2001071800A2/en active IP Right Grant
- 2001-03-22 KR KR1020027012463A patent/KR100626928B1/ko active IP Right Grant
- 2001-03-22 DE DE10195958T patent/DE10195958T1/de not_active Withdrawn
- 2001-03-22 AU AU2001245914A patent/AU2001245914A1/en not_active Abandoned
- 2001-03-22 JP JP2001569881A patent/JP2004502295A/ja active Pending
- 2001-06-26 TW TW090106971A patent/TW493222B/zh not_active IP Right Cessation
- 2001-07-10 US US09/901,036 patent/US20010053595A1/en not_active Abandoned
-
2002
- 2002-05-07 US US10/139,284 patent/US20020160595A1/en not_active Abandoned
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0595113A (ja) * | 1991-10-01 | 1993-04-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH07193227A (ja) * | 1993-12-27 | 1995-07-28 | Toshiba Corp | 半導体装置の製造方法 |
| JPH09266198A (ja) * | 1996-03-28 | 1997-10-07 | Nec Corp | ドライエッチング方法 |
| JPH1050992A (ja) * | 1996-08-01 | 1998-02-20 | Toshiba Corp | 半導体装置及びその製造方法及びその半導体装置を利用したメモリセル |
| JPH10144915A (ja) * | 1996-11-05 | 1998-05-29 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| WO1998049719A1 (en) * | 1997-04-30 | 1998-11-05 | Micron Technology, Inc. | Undoped silicon dioxide as etch stop for selective etch of doped silicon dioxide |
| JPH113997A (ja) * | 1997-06-10 | 1999-01-06 | Sony Corp | 半導体装置の製造方法 |
| JPH1174219A (ja) * | 1997-06-30 | 1999-03-16 | Toshiba Corp | 半導体装置の製造方法および半導体装置 |
| JPH11195706A (ja) * | 1998-01-05 | 1999-07-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH11284186A (ja) * | 1998-03-26 | 1999-10-15 | Seiko Epson Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004119958A (ja) * | 2002-09-26 | 2004-04-15 | Sharp Corp | １ｔ１ｒ型抵抗メモリアレイを製造する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10195958T1 (de) | 2003-08-28 |
| US20020160595A1 (en) | 2002-10-31 |
| US20010053595A1 (en) | 2001-12-20 |
| US6638843B1 (en) | 2003-10-28 |
| AU2001245914A1 (en) | 2001-10-03 |
| KR100626928B1 (ko) | 2006-09-20 |
| WO2001071800A3 (en) | 2002-03-07 |
| KR20030062228A (ko) | 2003-07-23 |
| TW493222B (en) | 2002-07-01 |
| WO2001071800A2 (en) | 2001-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5723893A (en) | Method for fabricating double silicide gate electrode structures on CMOS-field effect transistors | |
| US6335249B1 (en) | Salicide field effect transistors with improved borderless contact structures and a method of fabrication | |
| US6908801B2 (en) | Method of manufacturing semiconductor device | |
| US20070290280A1 (en) | Semiconductor device having silicide thin film and method of forming the same | |
| JPH04211134A (ja) | 集積回路及びその製造方法 | |
| US20070222000A1 (en) | Method of forming silicided gate structure | |
| US6521540B1 (en) | Method for making self-aligned contacts to source/drain without a hard mask layer | |
| JP2004502295A (ja) | 自己整合接点形成用エッチングに用いるためのシリサイドゲート積層体の形成方法 | |
| US6847086B2 (en) | Semiconductor device and method of forming the same | |
| US6054385A (en) | Elevated local interconnect and contact structure | |
| US7259083B2 (en) | Local interconnect manufacturing process | |
| US6436746B1 (en) | Transistor having an improved gate structure and method of construction | |
| US6225170B1 (en) | Self-aligned damascene gate with contact formation | |
| JP2001237427A (ja) | 拡張されたソース／ドレインコンタクト領域を有する隆起シリサイドソース／ドレイン型ｍｏｓトランジスタおよび方法 | |
| US7244642B2 (en) | Method to obtain fully silicided gate electrodes | |
| US20020132400A1 (en) | Novel design and process for a dual gate structure | |
| US6184113B1 (en) | Method of manufacturing a gate electrode in a semiconductor device | |
| US6803289B1 (en) | Bipolar transistor and method for making the same | |
| EP0660392A1 (en) | Method and interlevel dielectric structure for improved metal step coverage | |
| JP3543504B2 (ja) | 半導体装置の製造方法 | |
| US7494864B2 (en) | Method for production of semiconductor device | |
| US7135407B2 (en) | Method of manufacturing a semiconductor device | |
| JPH0945768A (ja) | 半導体装置の製造方法 | |
| KR100307968B1 (ko) | 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법 | |
| JP3778065B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080228 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080228 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110622 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110705 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111005 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111122 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120222 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120321 |