JPH11195706A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11195706A JPH11195706A JP10000405A JP40598A JPH11195706A JP H11195706 A JPH11195706 A JP H11195706A JP 10000405 A JP10000405 A JP 10000405A JP 40598 A JP40598 A JP 40598A JP H11195706 A JPH11195706 A JP H11195706A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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Abstract
(57)【要約】
【課題】 スルーホール配線に対する電気的な遮蔽効果
を高めることを可能とする。 【解決手段】 半導体基板１１を貫くスルーホールの内
側に側壁絶縁膜２２を介してスルーホール配線２３が形
成された半導体装置において、スルーホールの側壁とな
る半導体基板１１と側壁絶縁膜２２との間に側壁導電体
層２１ａが形成されている。
を高めることを可能とする。 【解決手段】 半導体基板１１を貫くスルーホールの内
側に側壁絶縁膜２２を介してスルーホール配線２３が形
成された半導体装置において、スルーホールの側壁とな
る半導体基板１１と側壁絶縁膜２２との間に側壁導電体
層２１ａが形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】シリコン基板の表面から裏面に貫通する
スルーホール内に配線を形成し、この配線を介して基板
上に形成された素子と他の基板上に形成された素子とを
電気的に接続することにより、積層された複数の基板間
で信号の送受を行う技術が開発されている。スルーホー
ル内への配線の形成は、基板を貫くスルーホールを形成
した後、スルーホール側壁表面に絶縁膜を形成し、その
後配線となる金属を埋め込むことによって行われる。
スルーホール内に配線を形成し、この配線を介して基板
上に形成された素子と他の基板上に形成された素子とを
電気的に接続することにより、積層された複数の基板間
で信号の送受を行う技術が開発されている。スルーホー
ル内への配線の形成は、基板を貫くスルーホールを形成
した後、スルーホール側壁表面に絶縁膜を形成し、その
後配線となる金属を埋め込むことによって行われる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、スルーホール配線は抵抗率の高い基板材
料によって取り囲まれることになる。したがって、スル
ーホール内に形成された配線が十分に遮蔽されないた
め、配線間でのクロストーク、外部からのノイズ、基板
電位の揺らぎなどによって信号が乱されるという問題が
あった。
来の構成では、スルーホール配線は抵抗率の高い基板材
料によって取り囲まれることになる。したがって、スル
ーホール内に形成された配線が十分に遮蔽されないた
め、配線間でのクロストーク、外部からのノイズ、基板
電位の揺らぎなどによって信号が乱されるという問題が
あった。
【０００４】本発明は上記従来の課題に対してなされた
ものであり、スルーホール配線に対する電気的な遮蔽効
果を高めることが可能な半導体装置及びその製造方法を
提供することを目的としている。
ものであり、スルーホール配線に対する電気的な遮蔽効
果を高めることが可能な半導体装置及びその製造方法を
提供することを目的としている。
【０００５】
【課題を解決するための手段】本発明は、半導体基板を
貫くスルーホールの内側に側壁絶縁膜を介してスルーホ
ール配線が形成された半導体装置において、前記スルー
ホールの側壁となる半導体基板と前記側壁絶縁膜との間
に側壁導電体層が形成されていることを特徴とする（請
求項１）。
貫くスルーホールの内側に側壁絶縁膜を介してスルーホ
ール配線が形成された半導体装置において、前記スルー
ホールの側壁となる半導体基板と前記側壁絶縁膜との間
に側壁導電体層が形成されていることを特徴とする（請
求項１）。
【０００６】前記発明によれば、側壁導電体層を設けた
ことにより、外部からの電気的雑音の抑制やスルーホー
ル配線間の結合容量の抑制といった電気的な遮蔽効果を
高めることが可能となる。なお、電気的な遮蔽効果を高
めるという観点からは、側壁導電体層の導電率がスルー
ホール側壁部の半導体基板の導電率よりも高いことが望
ましい。
ことにより、外部からの電気的雑音の抑制やスルーホー
ル配線間の結合容量の抑制といった電気的な遮蔽効果を
高めることが可能となる。なお、電気的な遮蔽効果を高
めるという観点からは、側壁導電体層の導電率がスルー
ホール側壁部の半導体基板の導電率よりも高いことが望
ましい。
【０００７】前記半導体装置に係る発明の好ましい態様
としては、以下のものをあげることができる。
としては、以下のものをあげることができる。
【０００８】前記側壁導電体層は所定の電位に保持され
たウエル領域又は所定の電位に保持された配線に接続さ
れている（請求項２、３）。
たウエル領域又は所定の電位に保持された配線に接続さ
れている（請求項２、３）。
【０００９】前者では、側壁導電体層とウエルとが直接
接続されるため、接続のための面積を低減することがで
きる。後者では、側壁導電体層とウエルとを直接接続す
ることが困難な場合（レイアウト上の制限がある場合、
側壁導電体層から基板中への不純物拡散を抑えるために
側壁導電体層とウエルとを直接接触させることができな
い場合等）でも、側壁導電体層の電位を配線を介してウ
エル電位等に固定することが可能となり、レイアウト上
の自由度を上げることができる。
接続されるため、接続のための面積を低減することがで
きる。後者では、側壁導電体層とウエルとを直接接続す
ることが困難な場合（レイアウト上の制限がある場合、
側壁導電体層から基板中への不純物拡散を抑えるために
側壁導電体層とウエルとを直接接触させることができな
い場合等）でも、側壁導電体層の電位を配線を介してウ
エル電位等に固定することが可能となり、レイアウト上
の自由度を上げることができる。
【００１０】前記側壁導電体層は、当該側壁導電体層の
内側に形成されたスルーホール配線が接続される素子が
形成されたウエル領域と同一のウエル領域に接続されて
いてもよいし、異なるウエル領域に接続されていてもよ
い（請求項４、５）。
内側に形成されたスルーホール配線が接続される素子が
形成されたウエル領域と同一のウエル領域に接続されて
いてもよいし、異なるウエル領域に接続されていてもよ
い（請求項４、５）。
【００１１】前記側壁導電体層は、複数のスルーホール
配線に対応して複数設けられ、これら複数の側壁導電体
層は同一導電型のウエル領域に接続されている（請求項
６）。
配線に対応して複数設けられ、これら複数の側壁導電体
層は同一導電型のウエル領域に接続されている（請求項
６）。
【００１２】側壁導電体層を異なる導電型のウエルに接
続すると、何らかの原因でウエル間に電位差が生じた場
合に、側壁導電体層間に電位差が生じ、また側壁導電体
層間で容量結合が生じることとなるが、各側壁導電体層
をすべて同一導電型のウエル領域に接続することで、こ
のような問題を回避することができる。
続すると、何らかの原因でウエル間に電位差が生じた場
合に、側壁導電体層間に電位差が生じ、また側壁導電体
層間で容量結合が生じることとなるが、各側壁導電体層
をすべて同一導電型のウエル領域に接続することで、こ
のような問題を回避することができる。
【００１３】前記側壁導電体層は、複数のスルーホール
配線に対応して複数設けられ、これら複数の側壁導電体
層は半導体基板本体の導電型と同一の導電型のウエル領
域に接続されている（請求項７）。
配線に対応して複数設けられ、これら複数の側壁導電体
層は半導体基板本体の導電型と同一の導電型のウエル領
域に接続されている（請求項７）。
【００１４】このように、各側壁導電体層を半導体基板
と同一の導電型のウエル領域に接続することにより、側
壁導電体層、半導体基板及びウエルを同電位に固定する
ことができ、より一層電気的遮蔽効果を増すことができ
る。
と同一の導電型のウエル領域に接続することにより、側
壁導電体層、半導体基板及びウエルを同電位に固定する
ことができ、より一層電気的遮蔽効果を増すことができ
る。
【００１５】前記側壁導電体層は、複数のスルーホール
配線に対応して複数設けられ、これら複数の側壁導電体
層は単一のウエル領域に接続されている（請求項８）。
配線に対応して複数設けられ、これら複数の側壁導電体
層は単一のウエル領域に接続されている（請求項８）。
【００１６】このように、各側壁導電体層を単一のウエ
ル領域に接続すれば、基板の導電型やウエルの並び方等
によらず、すべての側壁導電体層を同電位に固定するこ
とができ、良好な遮蔽効果を得ることができる。
ル領域に接続すれば、基板の導電型やウエルの並び方等
によらず、すべての側壁導電体層を同電位に固定するこ
とができ、良好な遮蔽効果を得ることができる。
【００１７】前記側壁導電体層は、金属、金属化合物、
不純物が添加された半導体又は金属シリサイドによって
形成されている（請求項９）。
不純物が添加された半導体又は金属シリサイドによって
形成されている（請求項９）。
【００１８】金属或いは金属化合物を用いる場合（例え
ば、多層配線の金属膜を用いる場合）には、スパッタや
ＣＶＤ等、多くの方法で側壁導電体層を形成することが
でき、プロセスの自由度を上げることができる。また、
リフロースパッタを用いれば、高アスペクトのスルーホ
ールに対してもカバレッジよく薄膜を堆積することがで
きる。不純物が添加された半導体を用いる場合（例え
ば、ゲートとなる不純物含有ポリシリコンを用いる場
合）には、その導電型を添加不純物によって制御するこ
とができ、側壁導電体層が接続されるウエルと同一導電
型のものを容易に形成することができる。シリサイドを
用いる場合（例えば、ゲート及びソース・ドレインにシ
リサイドを用いる場合）には、Ｓｉ等の基板材料との固
相反応を利用できるため、安定で密着性のよい導電体層
を形成することができる。
ば、多層配線の金属膜を用いる場合）には、スパッタや
ＣＶＤ等、多くの方法で側壁導電体層を形成することが
でき、プロセスの自由度を上げることができる。また、
リフロースパッタを用いれば、高アスペクトのスルーホ
ールに対してもカバレッジよく薄膜を堆積することがで
きる。不純物が添加された半導体を用いる場合（例え
ば、ゲートとなる不純物含有ポリシリコンを用いる場
合）には、その導電型を添加不純物によって制御するこ
とができ、側壁導電体層が接続されるウエルと同一導電
型のものを容易に形成することができる。シリサイドを
用いる場合（例えば、ゲート及びソース・ドレインにシ
リサイドを用いる場合）には、Ｓｉ等の基板材料との固
相反応を利用できるため、安定で密着性のよい導電体層
を形成することができる。
【００１９】なお、多層配線に用いる金属としては、ア
ルミニウム（Ａｌ）、銅（Ｃｕ）、チタニウム（Ｔ
ｉ）、窒化チタニウム（ＴｉＮ）、タングステン
（Ｗ）、ニオブ（Ｎｂ）等を用いることができる。ま
た、側壁絶縁膜には、シリコン酸化膜、シリコン窒化
膜、ＳｉＯＦ膜等を用いることができる。また、スルー
ホール配線には、金属ペースト（例えばＮｉペースト）
を焼成して得られたもの、メッキによって得られたもの
等を用いることができる。
ルミニウム（Ａｌ）、銅（Ｃｕ）、チタニウム（Ｔ
ｉ）、窒化チタニウム（ＴｉＮ）、タングステン
（Ｗ）、ニオブ（Ｎｂ）等を用いることができる。ま
た、側壁絶縁膜には、シリコン酸化膜、シリコン窒化
膜、ＳｉＯＦ膜等を用いることができる。また、スルー
ホール配線には、金属ペースト（例えばＮｉペースト）
を焼成して得られたもの、メッキによって得られたもの
等を用いることができる。
【００２０】本発明に係る半導体装置の製造方法は、半
導体基板を貫くスルーホールを形成する工程と、このス
ルーホールの側壁に側壁導電体層を形成する工程と、こ
の側壁導電体層の内側に側壁絶縁膜を形成する工程と、
この側壁絶縁膜の内側にスルーホール配線を形成する工
程とを有することを特徴とする（請求項１０）。
導体基板を貫くスルーホールを形成する工程と、このス
ルーホールの側壁に側壁導電体層を形成する工程と、こ
の側壁導電体層の内側に側壁絶縁膜を形成する工程と、
この側壁絶縁膜の内側にスルーホール配線を形成する工
程とを有することを特徴とする（請求項１０）。
【００２１】前記半導体装置の製造方法に係る発明の好
ましい態様としては、以下のものをあげることができ
る。
ましい態様としては、以下のものをあげることができ
る。
【００２２】前記側壁導電体層を形成する工程は、半導
体装置の他の導電体層を形成する工程と同時に行われる
（請求項１１）。
体装置の他の導電体層を形成する工程と同時に行われる
（請求項１１）。
【００２３】代表的には、配線となる層を形成する工程
（例えば、選択ＣＶＤ等で多層配線の金属膜を形成する
工程）、ゲート及びソース・ドレインのシリサイド化工
程、ゲートやソース・ドレインの不純物注入工程等をあ
げることができる。
（例えば、選択ＣＶＤ等で多層配線の金属膜を形成する
工程）、ゲート及びソース・ドレインのシリサイド化工
程、ゲートやソース・ドレインの不純物注入工程等をあ
げることができる。
【００２４】また、側壁導電体層の形成方法としては、
スパッタリング、ＣＶＤ、イオン注入、気相拡散、固相
拡散、メッキ、塗布等、種々の方法を用いることが可能
である。例えば、Ｗ等の選択ＣＶＤを用いて側壁導電体
層を形成すれば、スルーホールの側壁に選択的に側壁導
電体層を形成することができ、均一な膜厚を得ることが
できる。また、イオン注入を用いて不純物をスルーホー
ル側壁の半導体に導入すれば、側壁導電体層の導電型を
接触するウエルの導電型に応じて適宜選択することがで
きる。また、ＣＶＤにより不純物含有ポリシリコンをス
ルーホールの側壁に堆積すれば、比較的低温で側壁導電
体層を形成することができる。
スパッタリング、ＣＶＤ、イオン注入、気相拡散、固相
拡散、メッキ、塗布等、種々の方法を用いることが可能
である。例えば、Ｗ等の選択ＣＶＤを用いて側壁導電体
層を形成すれば、スルーホールの側壁に選択的に側壁導
電体層を形成することができ、均一な膜厚を得ることが
できる。また、イオン注入を用いて不純物をスルーホー
ル側壁の半導体に導入すれば、側壁導電体層の導電型を
接触するウエルの導電型に応じて適宜選択することがで
きる。また、ＣＶＤにより不純物含有ポリシリコンをス
ルーホールの側壁に堆積すれば、比較的低温で側壁導電
体層を形成することができる。
【００２５】前記側壁絶縁膜を形成する工程は、半導体
装置の他の絶縁膜を形成する工程と同時に行われる（請
求項１２）。
装置の他の絶縁膜を形成する工程と同時に行われる（請
求項１２）。
【００２６】代表的には、層間絶縁膜となるシリコン酸
化膜等の堆積工程、ゲート側壁膜となるシリコン窒化膜
の堆積工程等をあげることができる。
化膜等の堆積工程、ゲート側壁膜となるシリコン窒化膜
の堆積工程等をあげることができる。
【００２７】このように、側壁導電体層や側壁絶縁膜を
他の工程と兼用することにより、工程の短縮化をはかる
ことができる。
他の工程と兼用することにより、工程の短縮化をはかる
ことができる。
【００２８】
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態を説明する。
実施形態を説明する。
【００２９】まず、本発明の第１の実施形態について、
図１〜図１０を参照して説明する。図１〜図１０は、多
層配線構造の半導体集積回路装置に本発明を適用したと
きの製造工程を示した工程断面図である。
図１〜図１０を参照して説明する。図１〜図１０は、多
層配線構造の半導体集積回路装置に本発明を適用したと
きの製造工程を示した工程断面図である。
【００３０】まず、図１（ａ）に示すように、ｐ型シリ
コン基板１１の表面側にシリコン酸化膜からなるＳＴＩ
構造の素子分離絶縁膜１２を形成する。続いて、図１
（ｂ）に示すように、ｐウエル領域１３ａ及びｎウエル
領域１３ｂを形成する。
コン基板１１の表面側にシリコン酸化膜からなるＳＴＩ
構造の素子分離絶縁膜１２を形成する。続いて、図１
（ｂ）に示すように、ｐウエル領域１３ａ及びｎウエル
領域１３ｂを形成する。
【００３１】次に、図２（ｃ）に示すように、基板表面
にシリコン酸化膜からなるゲート絶縁膜１４を形成す
る。次に、図２（ｄ）に示すように、全面にポリシリコ
ン膜１５を形成し、さらにこのポリシリコン膜１５上に
レジスト１６を形成する。
にシリコン酸化膜からなるゲート絶縁膜１４を形成す
る。次に、図２（ｄ）に示すように、全面にポリシリコ
ン膜１５を形成し、さらにこのポリシリコン膜１５上に
レジスト１６を形成する。
【００３２】次に、図３（ｅ）に示すように、レジスト
１６を用いてポリシリコン膜１５をエッチングし、ゲー
ト電極の構造を形成する。続いて、レジスト１６を剥離
した後、ゲート電極となるポリシリコン膜１５をマスク
としてイオン注入を行い、ソース・ドレインとなる不純
物拡散層１７ａを形成する。次に、図３（ｆ）に示すよ
うに、全面にシリコン窒化膜１８を堆積する。
１６を用いてポリシリコン膜１５をエッチングし、ゲー
ト電極の構造を形成する。続いて、レジスト１６を剥離
した後、ゲート電極となるポリシリコン膜１５をマスク
としてイオン注入を行い、ソース・ドレインとなる不純
物拡散層１７ａを形成する。次に、図３（ｆ）に示すよ
うに、全面にシリコン窒化膜１８を堆積する。
【００３３】次に、図４（ｇ）に示すように、基板の表
面側から裏面側に貫通するスルーホール１９を以下のよ
うにして形成する。まず、シリコン窒化膜１８上に、マ
スクとなるメタル膜（例えばアルミニウム膜）を形成
し、このメタル膜上にスルーホールに対応した開口を有
するレジストパターンを形成する。続いて、このレジス
トパターンをマスクとしてメタル膜をパターニングし、
パターニングされたメタル膜を用いてシリコン窒化膜、
素子分離絶縁膜及びシリコン基板をエッチングして、ス
ルーホール１９を形成する。その後、メタル膜を剥離す
る。
面側から裏面側に貫通するスルーホール１９を以下のよ
うにして形成する。まず、シリコン窒化膜１８上に、マ
スクとなるメタル膜（例えばアルミニウム膜）を形成
し、このメタル膜上にスルーホールに対応した開口を有
するレジストパターンを形成する。続いて、このレジス
トパターンをマスクとしてメタル膜をパターニングし、
パターニングされたメタル膜を用いてシリコン窒化膜、
素子分離絶縁膜及びシリコン基板をエッチングして、ス
ルーホール１９を形成する。その後、メタル膜を剥離す
る。
【００３４】次に、図４（ｈ）に示すように、ＲＩＥ等
の異方性エッチングによりシリコン窒化膜１８をエッチ
ングし、ゲート電極となるポリシリコン膜１５の側壁に
のみゲート側壁膜として残置させる。続いて、このゲー
ト側壁膜をマスクとしてイオン注入を行い、ソース・ド
レインとなる不純物拡散層１７ｂを形成する。このと
き、同時にポリシリコン膜１５にも不純物がドーピング
される。
の異方性エッチングによりシリコン窒化膜１８をエッチ
ングし、ゲート電極となるポリシリコン膜１５の側壁に
のみゲート側壁膜として残置させる。続いて、このゲー
ト側壁膜をマスクとしてイオン注入を行い、ソース・ド
レインとなる不純物拡散層１７ｂを形成する。このと
き、同時にポリシリコン膜１５にも不純物がドーピング
される。
【００３５】次に、図５（ｉ）に示すように、全面に下
地金属膜としてＴｉ／ＴｉＮ膜２０を形成する。このと
き、Ｔｉ／ＴｉＮ膜２０はスルーホール１９の内壁にも
形成される。次に、図５（ｊ）に示すように、熱処理に
よりＴｉ／ＴｉＮ膜２０とその下のシリコンとを反応さ
せ、シリサイドを形成する。すなわち、スルーホールの
内壁となる基板シリコンとの反応によりシリサイド２１
ａを、不純物拡散層との反応によりシリサイド２１ｂ
を、ゲート電極となるポリシリコン膜との反応によりシ
リサイド２１ｃを形成する。シリサイド２１ａはｐウエ
ル領域と接し、側壁導電体層となる。その後、未反応の
Ｔｉ／ＴｉＮ膜２０をＨ2 ＳＯ4 とＨ2 Ｏ2 との混合溶
液等を用いて除去する。
地金属膜としてＴｉ／ＴｉＮ膜２０を形成する。このと
き、Ｔｉ／ＴｉＮ膜２０はスルーホール１９の内壁にも
形成される。次に、図５（ｊ）に示すように、熱処理に
よりＴｉ／ＴｉＮ膜２０とその下のシリコンとを反応さ
せ、シリサイドを形成する。すなわち、スルーホールの
内壁となる基板シリコンとの反応によりシリサイド２１
ａを、不純物拡散層との反応によりシリサイド２１ｂ
を、ゲート電極となるポリシリコン膜との反応によりシ
リサイド２１ｃを形成する。シリサイド２１ａはｐウエ
ル領域と接し、側壁導電体層となる。その後、未反応の
Ｔｉ／ＴｉＮ膜２０をＨ2 ＳＯ4 とＨ2 Ｏ2 との混合溶
液等を用いて除去する。
【００３６】次に、図６（ｋ）に示すように、全面に層
間絶縁膜となるＴＥＯＳ膜２２ａ及びＢＰＳＧ膜２２ｂ
を形成する。このとき、スルーホール内にもＴＥＯＳ膜
２２ａ及びＢＰＳＧ膜２２ｂが形成される。次に、図６
（ｌ）に示すように、ＴＥＯＳ膜２２ａ及びＢＰＳＧ膜
２２ｂからなる層間絶縁膜（側壁絶縁膜）２２で覆われ
たスルーホール内にメタルペースト（Ｎｉ、Ａｌ等のペ
ースト）を埋め込んでベーキングした後、ＣＭＰにより
余剰のメタルペーストを除去する。これにより、スルー
ホール内にスルーホール配線２３が形成されることにな
る。
間絶縁膜となるＴＥＯＳ膜２２ａ及びＢＰＳＧ膜２２ｂ
を形成する。このとき、スルーホール内にもＴＥＯＳ膜
２２ａ及びＢＰＳＧ膜２２ｂが形成される。次に、図６
（ｌ）に示すように、ＴＥＯＳ膜２２ａ及びＢＰＳＧ膜
２２ｂからなる層間絶縁膜（側壁絶縁膜）２２で覆われ
たスルーホール内にメタルペースト（Ｎｉ、Ａｌ等のペ
ースト）を埋め込んでベーキングした後、ＣＭＰにより
余剰のメタルペーストを除去する。これにより、スルー
ホール内にスルーホール配線２３が形成されることにな
る。
【００３７】次に、図７（ｍ）に示すように、リソグラ
フィ及びＲＩＥにより層間絶縁膜２２を加工し、コンタ
クトホール及び配線溝を形成する。続いて、図７（ｎ）
に示すように、全面に下地金属膜としてＴｉ／ＴｉＮ膜
２４を堆積する。
フィ及びＲＩＥにより層間絶縁膜２２を加工し、コンタ
クトホール及び配線溝を形成する。続いて、図７（ｎ）
に示すように、全面に下地金属膜としてＴｉ／ＴｉＮ膜
２４を堆積する。
【００３８】次に、図８（ｏ）に示すように、ＣＶＤ法
により全面にＷ膜２５を形成した後、余剰のＴｉ／Ｔｉ
Ｎ膜２４及びＷ膜２５をＣＭＰ、ＲＩＥ、ＣＤＥ等によ
って除去する。その結果、層間絶縁膜２２に形成された
コンタクトホール及び配線溝は、Ｔｉ／ＴｉＮ膜２４及
びＷ膜２５によって埋め込まれる。続いて、図８（ｐ）
に示すように、全面に層間絶縁膜２６としてＴＥＯＳ膜
を形成する。
により全面にＷ膜２５を形成した後、余剰のＴｉ／Ｔｉ
Ｎ膜２４及びＷ膜２５をＣＭＰ、ＲＩＥ、ＣＤＥ等によ
って除去する。その結果、層間絶縁膜２２に形成された
コンタクトホール及び配線溝は、Ｔｉ／ＴｉＮ膜２４及
びＷ膜２５によって埋め込まれる。続いて、図８（ｐ）
に示すように、全面に層間絶縁膜２６としてＴＥＯＳ膜
を形成する。
【００３９】次に、図９（ｑ）に示すように、層間絶縁
膜２６を加工してビアホール及び配線溝を形成する。続
いて、図９（ｒ）に示すように、全面に下地金属膜２７
としてＴｉ、Ｎｂ等を堆積する。
膜２６を加工してビアホール及び配線溝を形成する。続
いて、図９（ｒ）に示すように、全面に下地金属膜２７
としてＴｉ、Ｎｂ等を堆積する。
【００４０】次に、図１０（ｓ）に示すように、全面に
Ａｌ膜２８を形成する。その後、図１０（ｓ）に示すよ
うに、余剰の下地金属膜２７及びＡｌ膜２８を除去し、
層間絶縁膜２６に形成されたコンタクトホール及び配線
溝を下地金属膜２７及びＡｌ膜２８によって埋め込む。
Ａｌ膜２８を形成する。その後、図１０（ｓ）に示すよ
うに、余剰の下地金属膜２７及びＡｌ膜２８を除去し、
層間絶縁膜２６に形成されたコンタクトホール及び配線
溝を下地金属膜２７及びＡｌ膜２８によって埋め込む。
【００４１】以上のようにして、多層配線構造を有する
半導体集積回路装置が作製される。本実施形態では、ス
ルーホール配線２３の外側に側壁絶縁膜２２を介して側
壁導電体層となるシリサイド２１ａが形成されている。
このシリサイド２１ａの導電率はその外側のｐウエル領
域の導電率よりも低い値を有するものである。したがっ
て、側壁導電体層２１ａを設けたことにより、スルーホ
ール配線２３に対する電気的な遮蔽効果を高めることが
できる。
半導体集積回路装置が作製される。本実施形態では、ス
ルーホール配線２３の外側に側壁絶縁膜２２を介して側
壁導電体層となるシリサイド２１ａが形成されている。
このシリサイド２１ａの導電率はその外側のｐウエル領
域の導電率よりも低い値を有するものである。したがっ
て、側壁導電体層２１ａを設けたことにより、スルーホ
ール配線２３に対する電気的な遮蔽効果を高めることが
できる。
【００４２】なお、本実施形態においては、以下のよう
な変更が可能である。図４（ｈ）の工程で不純物拡散層
１７ｂをイオン注入で形成するとき、通常は同時にゲー
トとなるポリシリコン膜１５にも不純物のイオン注入が
行われる。このイオン注入工程において、スルーホール
１９側壁のシリコン基板にも同時に不純物をイオン注入
して、このイオン注入された基板領域を側壁導電体層と
して用いるようにしてもよい。
な変更が可能である。図４（ｈ）の工程で不純物拡散層
１７ｂをイオン注入で形成するとき、通常は同時にゲー
トとなるポリシリコン膜１５にも不純物のイオン注入が
行われる。このイオン注入工程において、スルーホール
１９側壁のシリコン基板にも同時に不純物をイオン注入
して、このイオン注入された基板領域を側壁導電体層と
して用いるようにしてもよい。
【００４３】次に、本発明の第２の実施形態について、
図１１〜図２０を参照して説明する。図１１〜図１９
は、多層配線構造の半導体集積回路装置に本発明を適用
したときの製造工程を示した工程断面図であり、図２０
はその一部の工程を変更した場合の製造工程断面図であ
る。
図１１〜図２０を参照して説明する。図１１〜図１９
は、多層配線構造の半導体集積回路装置に本発明を適用
したときの製造工程を示した工程断面図であり、図２０
はその一部の工程を変更した場合の製造工程断面図であ
る。
【００４４】なお、途中の工程までは第１の実施形態
（図１（ａ）〜図３（ｆ）の工程）と同様であるため、
これらについては第１の実施形態を参照することとし、
詳細な説明は省略する。
（図１（ａ）〜図３（ｆ）の工程）と同様であるため、
これらについては第１の実施形態を参照することとし、
詳細な説明は省略する。
【００４５】図３（ｆ）に示す工程の後、図１１（ｇ）
の工程を行う。すなわち、ＲＩＥ等の異方性エッチング
によりシリコン窒化膜１８をエッチングし、ゲート電極
となるポリシリコン膜１５の側壁にのみゲート側壁膜と
して残置させる。続いて、このゲート側壁膜をマスクと
してイオン注入を行い、ソース・ドレインとなる不純物
拡散層１７ｂを形成する。次に、図１１（ｈ）に示すよ
うに、全面に下地金属膜としてＴｉ／ＴｉＮ膜２０を形
成する。
の工程を行う。すなわち、ＲＩＥ等の異方性エッチング
によりシリコン窒化膜１８をエッチングし、ゲート電極
となるポリシリコン膜１５の側壁にのみゲート側壁膜と
して残置させる。続いて、このゲート側壁膜をマスクと
してイオン注入を行い、ソース・ドレインとなる不純物
拡散層１７ｂを形成する。次に、図１１（ｈ）に示すよ
うに、全面に下地金属膜としてＴｉ／ＴｉＮ膜２０を形
成する。
【００４６】次に、図１２（ｉ）に示すように、熱処理
によりＴｉ／ＴｉＮ膜２０とその下のシリコンとを反応
させ、シリサイドを形成する。すなわち、不純物拡散層
との反応によりシリサイド２１ｂを、ゲート電極となる
ポリシリコン膜との反応によりシリサイド２１ｃを形成
する。その後、未反応のＴｉ／ＴｉＮ膜２０をＨ2 ＳＯ
4 とＨ2 Ｏ2 との混合溶液等を用いて除去する。次に、
図１２（ｊ）に示すように、全面に層間絶縁膜となるＴ
ＥＯＳ膜３０ａ及びＢＰＳＧ膜３０ｂを形成する。
によりＴｉ／ＴｉＮ膜２０とその下のシリコンとを反応
させ、シリサイドを形成する。すなわち、不純物拡散層
との反応によりシリサイド２１ｂを、ゲート電極となる
ポリシリコン膜との反応によりシリサイド２１ｃを形成
する。その後、未反応のＴｉ／ＴｉＮ膜２０をＨ2 ＳＯ
4 とＨ2 Ｏ2 との混合溶液等を用いて除去する。次に、
図１２（ｊ）に示すように、全面に層間絶縁膜となるＴ
ＥＯＳ膜３０ａ及びＢＰＳＧ膜３０ｂを形成する。
【００４７】次に、図１３（ｋ）に示すように、ＴＥＯ
Ｓ膜３０ａ及びＢＰＳＧ膜３０ｂからなる層間絶縁膜３
０上に、メタル膜３１（例えばアルミニウム膜）を形成
し、このメタル膜３１上にスルーホールに対応した開口
を有するレジスト３２を形成する。続いて、このレジス
ト３２をマスクとしてメタル膜３１をパターニングす
る。次に、図１３（ｌ）に示すように、メタル膜３１等
をマスクに用いて層間絶縁膜、素子分離絶縁膜及びシリ
コン基板をエッチングして、スルーホール１９を形成す
る。
Ｓ膜３０ａ及びＢＰＳＧ膜３０ｂからなる層間絶縁膜３
０上に、メタル膜３１（例えばアルミニウム膜）を形成
し、このメタル膜３１上にスルーホールに対応した開口
を有するレジスト３２を形成する。続いて、このレジス
ト３２をマスクとしてメタル膜３１をパターニングす
る。次に、図１３（ｌ）に示すように、メタル膜３１等
をマスクに用いて層間絶縁膜、素子分離絶縁膜及びシリ
コン基板をエッチングして、スルーホール１９を形成す
る。
【００４８】次に、図１４（ｍ）に示すように、メタル
膜等を剥離する。続いて、図１４（ｎ）に示すように、
全面に高融点金属膜３３を堆積する。このとき、スルー
ホール１９の側壁にも高融点金属膜３３が堆積する。な
お、高融点金属膜の代わりに不純物をドープしたシリコ
ン膜を堆積するようにしてもよい。
膜等を剥離する。続いて、図１４（ｎ）に示すように、
全面に高融点金属膜３３を堆積する。このとき、スルー
ホール１９の側壁にも高融点金属膜３３が堆積する。な
お、高融点金属膜の代わりに不純物をドープしたシリコ
ン膜を堆積するようにしてもよい。
【００４９】次に、図１５（ｏ）に示すように、ＲＩＥ
等の異方性エッチングにより高融点金属膜３３をエッチ
ングし、スルーホールの内壁にのみ高融点金属膜３３を
残置させ、側壁導電体膜とする。続いて、図１５（ｐ）
に示すように、全面に側壁絶縁膜となるシリコン酸化膜
３４を形成する。このとき、スルーホール内にもシリコ
ン酸化膜３４が形成され、このシリコン酸化膜３４によ
って側壁導電体膜３３は覆われることになる。
等の異方性エッチングにより高融点金属膜３３をエッチ
ングし、スルーホールの内壁にのみ高融点金属膜３３を
残置させ、側壁導電体膜とする。続いて、図１５（ｐ）
に示すように、全面に側壁絶縁膜となるシリコン酸化膜
３４を形成する。このとき、スルーホール内にもシリコ
ン酸化膜３４が形成され、このシリコン酸化膜３４によ
って側壁導電体膜３３は覆われることになる。
【００５０】次に、図１６（ｑ）に示すように、シリコ
ン酸化膜３４が形成されたスルーホール内にメタルペー
スト（Ｎｉ、Ａｌ等のペースト）を埋め込んでベーキン
グした後、ＣＭＰにより余剰のメタルペーストを除去す
る。これにより、スルーホール内にスルーホール配線２
３が形成される。続いて、図１６（ｒ）に示すように、
コンタクトホール形成用のレジスト３５ａを形成し、こ
のレジスト３５ａをマスクとしてシリコン酸化膜３４等
をＲＩＥ等でエッチングし、コンタクトホールを形成す
る。
ン酸化膜３４が形成されたスルーホール内にメタルペー
スト（Ｎｉ、Ａｌ等のペースト）を埋め込んでベーキン
グした後、ＣＭＰにより余剰のメタルペーストを除去す
る。これにより、スルーホール内にスルーホール配線２
３が形成される。続いて、図１６（ｒ）に示すように、
コンタクトホール形成用のレジスト３５ａを形成し、こ
のレジスト３５ａをマスクとしてシリコン酸化膜３４等
をＲＩＥ等でエッチングし、コンタクトホールを形成す
る。
【００５１】次に、図１７（ｓ）に示すように、レジス
ト３５ａを剥離した後、配線溝形成用のレジスト３５ｂ
を形成し、このレジスト３５ｂをマスクとしてシリコン
酸化膜３４をＲＩＥ等でエッチングし、配線溝を形成す
る。次に、図１７（ｔ）に示すように、レジスト３５ｂ
を剥離した後、全面に下地金属膜としてＴｉ／ＴｉＮ膜
２４を形成し、さらのその上にＷ膜２５を形成する。そ
の後、余剰のＴｉ／ＴｉＮ膜２４及びＷ膜２５を除去
し、コンタクトホール及び配線溝をＴｉ／ＴｉＮ膜２４
及びＷ膜２５をによって埋め込む。Ｔｉ／ＴｉＮ膜２４
及びＷ膜２５の除去にはＣＭＰ、ＲＩＥ、ＣＤＥ等を用
いればよい。
ト３５ａを剥離した後、配線溝形成用のレジスト３５ｂ
を形成し、このレジスト３５ｂをマスクとしてシリコン
酸化膜３４をＲＩＥ等でエッチングし、配線溝を形成す
る。次に、図１７（ｔ）に示すように、レジスト３５ｂ
を剥離した後、全面に下地金属膜としてＴｉ／ＴｉＮ膜
２４を形成し、さらのその上にＷ膜２５を形成する。そ
の後、余剰のＴｉ／ＴｉＮ膜２４及びＷ膜２５を除去
し、コンタクトホール及び配線溝をＴｉ／ＴｉＮ膜２４
及びＷ膜２５をによって埋め込む。Ｔｉ／ＴｉＮ膜２４
及びＷ膜２５の除去にはＣＭＰ、ＲＩＥ、ＣＤＥ等を用
いればよい。
【００５２】次に、図１８（ｕ）に示すように、全面に
層間絶縁膜３６としてシリコン酸化膜を形成する。続い
て、図１８（ｖ）に示すように、層間絶縁膜３６を加工
してビアホール及び配線溝を形成する。
層間絶縁膜３６としてシリコン酸化膜を形成する。続い
て、図１８（ｖ）に示すように、層間絶縁膜３６を加工
してビアホール及び配線溝を形成する。
【００５３】次に、図１９（ｗ）に示すように、全面に
下地金属膜３８としてＴｉ、Ｎｂ等を、さらにその上に
Ａｌ膜３９を堆積する。その後、余剰の下地金属膜３８
及びＡｌ膜３９を除去し、層間絶縁膜３６に形成された
ビアホール及び配線溝を下地金属膜３８及びＡｌ膜３９
によって埋め込む。
下地金属膜３８としてＴｉ、Ｎｂ等を、さらにその上に
Ａｌ膜３９を堆積する。その後、余剰の下地金属膜３８
及びＡｌ膜３９を除去し、層間絶縁膜３６に形成された
ビアホール及び配線溝を下地金属膜３８及びＡｌ膜３９
によって埋め込む。
【００５４】以上のようにして、多層配線構造を有する
半導体集積回路装置が作製される。本実施形態では、ス
ルーホール配線の外側に側壁絶縁膜を介して側壁導電体
層となる高融点金属膜が形成されている。この高融点金
属膜の導電率はその外側のｐウエル領域の導電率よりも
低い値を有するものである。したがって、側壁導電体層
を設けたことにより、スルーホール配線に対する電気的
な遮蔽効果を高めることができる。
半導体集積回路装置が作製される。本実施形態では、ス
ルーホール配線の外側に側壁絶縁膜を介して側壁導電体
層となる高融点金属膜が形成されている。この高融点金
属膜の導電率はその外側のｐウエル領域の導電率よりも
低い値を有するものである。したがって、側壁導電体層
を設けたことにより、スルーホール配線に対する電気的
な遮蔽効果を高めることができる。
【００５５】なお、上記の例では、図１７（ｓ）の工程
において配線溝をスルーホール配線２３と離して形成
し、図１７（ｔ）の工程において配線溝に埋め込まれた
Ｗ膜等がスルーホール配線２３に接触しないようにして
いるが、図２０（ｓ´）及び図２０（ｔ´）に示すよう
にしてもよい。すなわち、図２０（ｓ´）の工程で配線
溝をスルーホール配線２３にかかるように形成し、図２
０（ｔ´）の工程でＷ膜２５等を配線溝に埋め込むこと
により、Ｗ膜等とスルーホール配線とを接続するように
してもよい。
において配線溝をスルーホール配線２３と離して形成
し、図１７（ｔ）の工程において配線溝に埋め込まれた
Ｗ膜等がスルーホール配線２３に接触しないようにして
いるが、図２０（ｓ´）及び図２０（ｔ´）に示すよう
にしてもよい。すなわち、図２０（ｓ´）の工程で配線
溝をスルーホール配線２３にかかるように形成し、図２
０（ｔ´）の工程でＷ膜２５等を配線溝に埋め込むこと
により、Ｗ膜等とスルーホール配線とを接続するように
してもよい。
【００５６】次に、本発明の第３の実施形態について、
図２１〜図２６を参照して説明する。図２１〜図２５
は、多層配線構造の半導体集積回路装置に本発明を適用
したときの製造工程を示した工程断面図であり、図２６
はその一部の工程を変更した場合の製造工程断面図であ
る。
図２１〜図２６を参照して説明する。図２１〜図２５
は、多層配線構造の半導体集積回路装置に本発明を適用
したときの製造工程を示した工程断面図であり、図２６
はその一部の工程を変更した場合の製造工程断面図であ
る。
【００５７】なお、途中の工程までは第１の実施形態
（図１（ａ）〜図３（ｆ）の工程）と類似しており、こ
れらについては第１の実施形態を参照することとし、詳
細な説明は省略する。
（図１（ａ）〜図３（ｆ）の工程）と類似しており、こ
れらについては第１の実施形態を参照することとし、詳
細な説明は省略する。
【００５８】図３（ｆ）に示す工程の後、図２１（ｇ）
の工程を行う。すなわち、ＲＩＥ等の異方性エッチング
によりシリコン窒化膜１８をエッチングし、ゲート電極
となるポリシリコン膜１５の側壁にのみゲート側壁膜と
して残置させる。続いて、このゲート側壁膜をマスクと
してイオン注入を行い、ソース・ドレインとなる不純物
拡散層１７ｂを形成する。次に、全面に下地金属膜とし
てＴｉ／ＴｉＮ膜を形成した後、熱処理によりＴｉ／Ｔ
ｉＮ膜とその下のシリコンとを反応させ、シリサイドを
形成する。すなわち、不純物拡散層との反応によりシリ
サイド２１ｂを、ゲート電極となるポリシリコン膜との
反応によりシリサイド２１ｃを形成する。その後、未反
応のＴｉ／ＴｉＮ膜を除去する。なお、図に示すよう
に、本実施形態では素子分離絶縁膜１２上にもゲート構
造と類似した構造が形成されており（これは配線として
機能する）、この部分にもシリサイド等が形成される。
次に、全面に層間絶縁膜４０を堆積する。
の工程を行う。すなわち、ＲＩＥ等の異方性エッチング
によりシリコン窒化膜１８をエッチングし、ゲート電極
となるポリシリコン膜１５の側壁にのみゲート側壁膜と
して残置させる。続いて、このゲート側壁膜をマスクと
してイオン注入を行い、ソース・ドレインとなる不純物
拡散層１７ｂを形成する。次に、全面に下地金属膜とし
てＴｉ／ＴｉＮ膜を形成した後、熱処理によりＴｉ／Ｔ
ｉＮ膜とその下のシリコンとを反応させ、シリサイドを
形成する。すなわち、不純物拡散層との反応によりシリ
サイド２１ｂを、ゲート電極となるポリシリコン膜との
反応によりシリサイド２１ｃを形成する。その後、未反
応のＴｉ／ＴｉＮ膜を除去する。なお、図に示すよう
に、本実施形態では素子分離絶縁膜１２上にもゲート構
造と類似した構造が形成されており（これは配線として
機能する）、この部分にもシリサイド等が形成される。
次に、全面に層間絶縁膜４０を堆積する。
【００５９】次に、図２１（ｈ）に示すように、基板の
表面側から裏面側に貫通するスルーホール１９を以下の
ようにして形成する。まず、層間絶縁膜４０上にマスク
となるメタル膜（例えばアルミニウム膜）を形成し、こ
のメタル膜上にスルーホールに対応した開口を有するレ
ジストパターンを形成する。続いて、このレジストパタ
ーンをマスクとしてメタル膜をパターニングし、パター
ニングされたメタル膜を用いてシリサイド、ポリシリコ
ン膜、素子分離絶縁膜及びシリコン基板をエッチングし
て、スルーホール１９を形成する。その後、メタル膜を
剥離する。
表面側から裏面側に貫通するスルーホール１９を以下の
ようにして形成する。まず、層間絶縁膜４０上にマスク
となるメタル膜（例えばアルミニウム膜）を形成し、こ
のメタル膜上にスルーホールに対応した開口を有するレ
ジストパターンを形成する。続いて、このレジストパタ
ーンをマスクとしてメタル膜をパターニングし、パター
ニングされたメタル膜を用いてシリサイド、ポリシリコ
ン膜、素子分離絶縁膜及びシリコン基板をエッチングし
て、スルーホール１９を形成する。その後、メタル膜を
剥離する。
【００６０】次に、図２２（ｉ）に示すように、リソグ
ラフィ及びＲＩＥにより層間絶縁膜４０を加工し、コン
タクトホール及び配線溝を形成する。続いて、図２２
（ｊ）に示すように、全面に下地金属膜としてＴｉ／Ｔ
ｉＮ膜４１及びＷ膜４２を堆積した後、余剰のＴｉ／Ｔ
ｉＮ膜４１及びＷ膜４２を除去する。その結果、層間絶
縁膜４０に形成されたコンタクトホール及び配線溝は、
Ｔｉ／ＴｉＮ膜４１及びＷ膜４２によって埋め込まれ
る。また、スルーホール１９の内壁にもＴｉ／ＴｉＮ膜
４１及びＷ膜４２からなる側壁導電体膜が形成され、こ
れが素子分離絶縁膜上のポリシリコン膜１５及びシリサ
イド２１ｃからなる配線と接触することになる。
ラフィ及びＲＩＥにより層間絶縁膜４０を加工し、コン
タクトホール及び配線溝を形成する。続いて、図２２
（ｊ）に示すように、全面に下地金属膜としてＴｉ／Ｔ
ｉＮ膜４１及びＷ膜４２を堆積した後、余剰のＴｉ／Ｔ
ｉＮ膜４１及びＷ膜４２を除去する。その結果、層間絶
縁膜４０に形成されたコンタクトホール及び配線溝は、
Ｔｉ／ＴｉＮ膜４１及びＷ膜４２によって埋め込まれ
る。また、スルーホール１９の内壁にもＴｉ／ＴｉＮ膜
４１及びＷ膜４２からなる側壁導電体膜が形成され、こ
れが素子分離絶縁膜上のポリシリコン膜１５及びシリサ
イド２１ｃからなる配線と接触することになる。
【００６１】次に、図２３（ｋ）に示すように、全面に
層間絶縁膜となるシリコン酸化膜４３を形成する。この
とき、スルーホール内にもシリコン酸化膜４３が形成さ
れ、このシリコン酸化膜４３によって側壁導電体膜は覆
われることになる。次に、図２３（ｌ）に示すように、
シリコン酸化膜４３が形成されたスルーホール内にメタ
ルペースト（Ｎｉ、Ａｌ等のペースト）を埋め込んでベ
ーキングした後、ＣＭＰにより余剰のメタルペーストを
除去する。これにより、スルーホール内にスルーホール
配線４４が形成される。
層間絶縁膜となるシリコン酸化膜４３を形成する。この
とき、スルーホール内にもシリコン酸化膜４３が形成さ
れ、このシリコン酸化膜４３によって側壁導電体膜は覆
われることになる。次に、図２３（ｌ）に示すように、
シリコン酸化膜４３が形成されたスルーホール内にメタ
ルペースト（Ｎｉ、Ａｌ等のペースト）を埋め込んでベ
ーキングした後、ＣＭＰにより余剰のメタルペーストを
除去する。これにより、スルーホール内にスルーホール
配線４４が形成される。
【００６２】次に、図２４（ｍ）に示すように、層間絶
縁膜４３を加工してビアホール及び配線溝を形成する。
続いて、図２４（ｎ）に示すように、全面に下地金属膜
４５としてＴｉ、Ｎｂ等を、さらにその上にＡｌ膜４６
を堆積する。その後、余剰の下地金属膜４５及びＡｌ膜
４６を除去し、層間絶縁膜４３に形成されたビアホール
及び配線溝を下地金属膜４５及びＡｌ膜４６によって埋
め込む。
縁膜４３を加工してビアホール及び配線溝を形成する。
続いて、図２４（ｎ）に示すように、全面に下地金属膜
４５としてＴｉ、Ｎｂ等を、さらにその上にＡｌ膜４６
を堆積する。その後、余剰の下地金属膜４５及びＡｌ膜
４６を除去し、層間絶縁膜４３に形成されたビアホール
及び配線溝を下地金属膜４５及びＡｌ膜４６によって埋
め込む。
【００６３】次に、図２５（ｏ）に示すように、層間絶
縁膜４７としてシリコン酸化膜を堆積し、これを加工し
てビアホール及び配線溝を形成する。続いて、全面に下
地金属膜４８としてＴｉ、Ｎｂ等を、さらにその上にＡ
ｌ膜４９を堆積する。その後、余剰の下地金属膜４８及
びＡｌ膜４９を除去し、層間絶縁膜４７に形成されたビ
アホール及び配線溝を下地金属膜４８及びＡｌ膜４９に
よって埋め込む。
縁膜４７としてシリコン酸化膜を堆積し、これを加工し
てビアホール及び配線溝を形成する。続いて、全面に下
地金属膜４８としてＴｉ、Ｎｂ等を、さらにその上にＡ
ｌ膜４９を堆積する。その後、余剰の下地金属膜４８及
びＡｌ膜４９を除去し、層間絶縁膜４７に形成されたビ
アホール及び配線溝を下地金属膜４８及びＡｌ膜４９に
よって埋め込む。
【００６４】以上のようにして、多層配線構造を有する
半導体集積回路装置が作製される。本実施形態では、ス
ルーホール配線の外側に側壁絶縁膜を介して側壁導電体
層となる金属膜が形成され、これが１層目の配線に接触
している。この金属膜の導電率はその外側のｐウエル領
域の導電率よりも低い値を有するものであるため、側壁
導電体層を設けたことにより、スルーホール配線に対す
る電気的な遮蔽効果を高めることができる。
半導体集積回路装置が作製される。本実施形態では、ス
ルーホール配線の外側に側壁絶縁膜を介して側壁導電体
層となる金属膜が形成され、これが１層目の配線に接触
している。この金属膜の導電率はその外側のｐウエル領
域の導電率よりも低い値を有するものであるため、側壁
導電体層を設けたことにより、スルーホール配線に対す
る電気的な遮蔽効果を高めることができる。
【００６５】なお、上記の例では、図２１（ｈ）の工程
においてスルーホールを形成する際に、シリサイド２１
ｃ、ポリシリコン膜１５及びシリコン窒化膜１８をエッ
チング除去しているが、図２６（ｈ´）に示すようにし
てもよい。図２６（ｈ´）の工程では、スルーホールを
形成する際に、シリサイド２１ｃ及びシリコン窒化膜１
８に対して選択的にシリコン基板のエッチングを行うよ
うにしている。この場合の最終的な構造（図２５（ｏ）
に対応する構造）は、図２６（ｏ´）のようになる。
においてスルーホールを形成する際に、シリサイド２１
ｃ、ポリシリコン膜１５及びシリコン窒化膜１８をエッ
チング除去しているが、図２６（ｈ´）に示すようにし
てもよい。図２６（ｈ´）の工程では、スルーホールを
形成する際に、シリサイド２１ｃ及びシリコン窒化膜１
８に対して選択的にシリコン基板のエッチングを行うよ
うにしている。この場合の最終的な構造（図２５（ｏ）
に対応する構造）は、図２６（ｏ´）のようになる。
【００６６】なお、以上説明した各実施形態は、以下の
ような変更が可能である。
ような変更が可能である。
【００６７】第１〜第３の実施形態では、側壁絶縁膜が
接続されるウエル（第１〜第３の実施形態ではｐウエ
ル）とその側壁絶縁膜の内側に形成されたスルーホール
配線が接続されるウエル（第１〜第３の実施形態ではｎ
ウエル）とは異なっていたが、両者を同一のウエルに接
続するようにしてもよい。例えば、第１の実施形態の場
合に、図２７に示すように接続してもよい。
接続されるウエル（第１〜第３の実施形態ではｐウエ
ル）とその側壁絶縁膜の内側に形成されたスルーホール
配線が接続されるウエル（第１〜第３の実施形態ではｎ
ウエル）とは異なっていたが、両者を同一のウエルに接
続するようにしてもよい。例えば、第１の実施形態の場
合に、図２７に示すように接続してもよい。
【００６８】また、集積回路装置では通常スルーホール
配線及び側壁導電体層を複数設けることになるが、側壁
導電体層は図２８及び図２９に示すような接続の仕方を
することも可能である。図２８及び図２９において、６
１はシリコン基板本体、６２ａはｐウエル、６２ｂはｎ
ウエル、６３は側壁導電体層、６４は側壁導電体層とウ
エルとの接続点、６５は基板上部の配線を示している。
配線及び側壁導電体層を複数設けることになるが、側壁
導電体層は図２８及び図２９に示すような接続の仕方を
することも可能である。図２８及び図２９において、６
１はシリコン基板本体、６２ａはｐウエル、６２ｂはｎ
ウエル、６３は側壁導電体層、６４は側壁導電体層とウ
エルとの接続点、６５は基板上部の配線を示している。
【００６９】図２８では、各側壁導電体層６３をすべて
同一導電型のウエル（図ではｐウエル６２ａ）に接続す
る例と、各側壁導電体層６３をすべてシリコン基板６１
の導電型（図ではｐ型）と同一の導電型のウエル（図で
はｐウエル６２ａ）に接続する例とを併せて示してい
る。側壁導電体層を異なる導電型のウエルに接続する
と、何らかの原因でウエル間に電位差が生じた場合に、
側壁導電体層間に電位差が生じ、また側壁導電体層間で
容量結合が生じることとなるが、各側壁導電体層をすべ
て同一導電型のウエル領域に接続することで、このよう
な問題を回避することができる。また、各側壁導電体層
を基板と同一の導電型のウエル領域に接続することによ
り、側壁導電体層、基板及びウエルを同電位に固定する
ことができ、電気的遮蔽効果を増すことができる。
同一導電型のウエル（図ではｐウエル６２ａ）に接続す
る例と、各側壁導電体層６３をすべてシリコン基板６１
の導電型（図ではｐ型）と同一の導電型のウエル（図で
はｐウエル６２ａ）に接続する例とを併せて示してい
る。側壁導電体層を異なる導電型のウエルに接続する
と、何らかの原因でウエル間に電位差が生じた場合に、
側壁導電体層間に電位差が生じ、また側壁導電体層間で
容量結合が生じることとなるが、各側壁導電体層をすべ
て同一導電型のウエル領域に接続することで、このよう
な問題を回避することができる。また、各側壁導電体層
を基板と同一の導電型のウエル領域に接続することによ
り、側壁導電体層、基板及びウエルを同電位に固定する
ことができ、電気的遮蔽効果を増すことができる。
【００７０】図２８では、側壁導電体層６３を単一のウ
エル領域（図ではｐウエル６２ａ）に接続する例を示し
ている。このように、各側壁導電体層を単一のウエル領
域に接続すれば、基板の導電型やウエルの並び方等によ
らず、すべての側壁導電体層を同電位に固定することが
でき、良好な遮蔽効果を得ることができる。
エル領域（図ではｐウエル６２ａ）に接続する例を示し
ている。このように、各側壁導電体層を単一のウエル領
域に接続すれば、基板の導電型やウエルの並び方等によ
らず、すべての側壁導電体層を同電位に固定することが
でき、良好な遮蔽効果を得ることができる。
【００７１】以上、各実施形態及びその変更例等につい
て説明したが、本発明はこれらに限定されるものではな
く、その趣旨を逸脱しない範囲内において種々変形して
実施可能である。
て説明したが、本発明はこれらに限定されるものではな
く、その趣旨を逸脱しない範囲内において種々変形して
実施可能である。
【００７２】
【発明の効果】本発明によれば、側壁導電体層を設けた
ことにより、外部からの電気的雑音の抑制やスルーホー
ル配線間の結合容量の抑制といった電気的な遮蔽効果を
高めることが可能となる。
ことにより、外部からの電気的雑音の抑制やスルーホー
ル配線間の結合容量の抑制といった電気的な遮蔽効果を
高めることが可能となる。
【図１】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した製造工程断面図。
造方法の一部を示した製造工程断面図。
【図２】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した製造工程断面図。
造方法の一部を示した製造工程断面図。
【図３】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した製造工程断面図。
造方法の一部を示した製造工程断面図。
【図４】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した製造工程断面図。
造方法の一部を示した製造工程断面図。
【図５】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した製造工程断面図。
造方法の一部を示した製造工程断面図。
【図６】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した製造工程断面図。
造方法の一部を示した製造工程断面図。
【図７】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した製造工程断面図。
造方法の一部を示した製造工程断面図。
【図８】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した製造工程断面図。
造方法の一部を示した製造工程断面図。
【図９】本発明の第１の実施形態に係る半導体装置の製
造方法の一部を示した製造工程断面図。
造方法の一部を示した製造工程断面図。
【図１０】本発明の第１の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。
製造方法の一部を示した製造工程断面図。
【図１１】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。
製造方法の一部を示した製造工程断面図。
【図１２】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。
製造方法の一部を示した製造工程断面図。
【図１３】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。
製造方法の一部を示した製造工程断面図。
【図１４】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。
製造方法の一部を示した製造工程断面図。
【図１５】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。
製造方法の一部を示した製造工程断面図。
【図１６】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。
製造方法の一部を示した製造工程断面図。
【図１７】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。
製造方法の一部を示した製造工程断面図。
【図１８】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。
製造方法の一部を示した製造工程断面図。
【図１９】本発明の第２の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。
製造方法の一部を示した製造工程断面図。
【図２０】本発明の第２の実施形態に係る半導体装置の
製造方法についてその一部の工程を変更した場合の断面
図。
製造方法についてその一部の工程を変更した場合の断面
図。
【図２１】本発明の第３の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。
製造方法の一部を示した製造工程断面図。
【図２２】本発明の第３の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。
製造方法の一部を示した製造工程断面図。
【図２３】本発明の第３の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。
製造方法の一部を示した製造工程断面図。
【図２４】本発明の第３の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。
製造方法の一部を示した製造工程断面図。
【図２５】本発明の第３の実施形態に係る半導体装置の
製造方法の一部を示した製造工程断面図。
製造方法の一部を示した製造工程断面図。
【図２６】本発明の第３の実施形態に係る半導体装置の
製造方法についてその一部の工程を変更した場合の断面
図。
製造方法についてその一部の工程を変更した場合の断面
図。
【図２７】本発明の他の実施形態に係る半導体装置を示
した断面図。
した断面図。
【図２８】本発明の他の実施形態について示した説明
図。
図。
【図２９】本発明の他の実施形態について示した説明
図。
図。
１１…シリコン基板 １２…素子分離絶縁膜 １３ａ…ｐウエル領域 １３ｂ…ｎウエル領域 １４…ゲート絶縁膜 １５…ポリシリコン膜 １６…レジスト １７ａ、１７ｂ…不純物拡散層 １８…シリコン窒化膜 １９…スルーホール ２０、２４、２７、３８、４１、４５、４８…下地金属
膜 ２１ａ、２１ｂ、２１ｃ…シリサイド ２２、２６、３０、３６、４０、４３、４７…層間絶縁
膜 ２３、４４…スルーホール配線 ２５、４２…Ｗ膜 ２８、３９、４６、４９…Ａｌ膜 ３１…メタル膜 ３２、３５ａ、３５ｂ、３７…レジスト ３３…高融点金属膜 ３４…シリコン酸化膜 ６１…シリコン基板 ６２ａ…ｐウエル ６２ｂ…ｎウエル ６３…側壁導電体層 ６４…接続点 ６５…配線
膜 ２１ａ、２１ｂ、２１ｃ…シリサイド ２２、２６、３０、３６、４０、４３、４７…層間絶縁
膜 ２３、４４…スルーホール配線 ２５、４２…Ｗ膜 ２８、３９、４６、４９…Ａｌ膜 ３１…メタル膜 ３２、３５ａ、３５ｂ、３７…レジスト ３３…高融点金属膜 ３４…シリコン酸化膜 ６１…シリコン基板 ６２ａ…ｐウエル ６２ｂ…ｎウエル ６３…側壁導電体層 ６４…接続点 ６５…配線
Claims (12)
- 【請求項１】半導体基板を貫くスルーホールの内側に側
壁絶縁膜を介してスルーホール配線が形成された半導体
装置において、前記スルーホールの側壁となる半導体基
板と前記側壁絶縁膜との間に側壁導電体層が形成されて
いることを特徴とする半導体装置。 - 【請求項２】前記側壁導電体層は所定の電位に保持され
たウエル領域に接続されていることを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】前記側壁導電体層は所定の電位に保持され
た配線に接続されていることを特徴とする請求項１に記
載の半導体装置。 - 【請求項４】前記側壁導電体層は当該側壁導電体層の内
側に形成された前記スルーホール配線が接続される素子
が形成されたウエル領域と同一のウエル領域に接続され
ていることを特徴とする請求項２に記載の半導体装置。 - 【請求項５】前記側壁導電体層は当該側壁導電体層の内
側に形成された前記スルーホール配線が接続される素子
が形成されたウエル領域とは異なったウエル領域に接続
されていることを特徴とする請求項２に記載の半導体装
置。 - 【請求項６】前記側壁導電体層は複数の前記スルーホー
ル配線に対応して複数設けられ、これら複数の側壁導電
体層は同一導電型のウエル領域に接続されていることを
特徴とする請求項２に記載の半導体装置。 - 【請求項７】前記側壁導電体層は複数の前記スルーホー
ル配線に対応して複数設けられ、これら複数の側壁導電
体層は前記半導体基板本体の導電型と同一の導電型のウ
エル領域に接続されていることを特徴とする請求項２に
記載の半導体装置。 - 【請求項８】前記側壁導電体層は複数の前記スルーホー
ル配線に対応して複数設けられ、これら複数の側壁導電
体層は単一のウエル領域に接続されていることを特徴と
する請求項２に記載の半導体装置。 - 【請求項９】前記側壁導電体層は金属、金属化合物、不
純物が添加された半導体又は金属シリサイドによって形
成されていることを特徴とする請求項１乃至８のいずれ
かに記載の半導体装置。 - 【請求項１０】半導体基板を貫くスルーホールを形成す
る工程と、このスルーホールの側壁に側壁導電体層を形
成する工程と、この側壁導電体層の内側に側壁絶縁膜を
形成する工程と、この側壁絶縁膜の内側にスルーホール
配線を形成する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項１１】前記側壁導電体層を形成する工程は、前
記半導体装置の他の導電体層を形成する工程と同時に行
われることを特徴とする請求項１０に記載の半導体装置
の製造方法。 - 【請求項１２】前記側壁絶縁膜を形成する工程は、前記
半導体装置の他の絶縁膜を形成する工程と同時に行われ
ることを特徴とする請求項１０に記載の半導体装置の製
造方法。
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|---|---|---|---|
| JP00040598A JP3447941B2 (ja) | 1998-01-05 | 1998-01-05 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
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| JPH11195706A true JPH11195706A (ja) | 1999-07-21 |
| JP3447941B2 JP3447941B2 (ja) | 2003-09-16 |
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| JP00040598A Expired - Fee Related JP3447941B2 (ja) | 1998-01-05 | 1998-01-05 | 半導体装置及びその製造方法 |
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1998
- 1998-01-05 JP JP00040598A patent/JP3447941B2/ja not_active Expired - Fee Related
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