JP4159824B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4159824B2
JP4159824B2 JP2002238456A JP2002238456A JP4159824B2 JP 4159824 B2 JP4159824 B2 JP 4159824B2 JP 2002238456 A JP2002238456 A JP 2002238456A JP 2002238456 A JP2002238456 A JP 2002238456A JP 4159824 B2 JP4159824 B2 JP 4159824B2
Authority
JP
Japan
Prior art keywords
film
wiring
metal
thickness
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002238456A
Other languages
English (en)
Other versions
JP2004079802A (ja
Inventor
孝浩 木村
千尋 内堀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2002238456A priority Critical patent/JP4159824B2/ja
Priority to PCT/JP2003/009424 priority patent/WO2004017402A1/ja
Priority to KR1020057000561A priority patent/KR100652005B1/ko
Priority to CNB038164027A priority patent/CN1298044C/zh
Publication of JP2004079802A publication Critical patent/JP2004079802A/ja
Priority to US11/011,113 priority patent/US7341936B2/en
Application granted granted Critical
Publication of JP4159824B2 publication Critical patent/JP4159824B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844Bottomless liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865Selective removal of parts of the layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76867Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、さらに詳しくは、ダマシン法により形成される多層配線に係るバリア膜の形成を含む半導体装置の製造方法及び半導体装置に関する。
【0002】
【従来の技術】
LSIは、半導体基板上に電気的に分離して配置されたトランジスタやダイオード、キャパシタ、抵抗などの基本的な構成要素を配線で接続して製造される。
【0003】
この素子同士を高密度で接続する技術が多層配線技術であって、多層配線技術はLSIの高性能化を決定づける重要な技術である。多層配線の抵抗や容量などの寄生効果は、LSIの回路性能に大きな影響を与える。
【0004】
このような観点から、抵抗が低い銅(Cu)配線と誘電率が低い材料を用いた層間絶縁膜とを組み合わせた多層配線が用いられるようになってきており、この製造方法として、埋め込み方式、いわゆるダマシン方式が採用されてきている。
【0005】
Cu配線層は、熱処理が施される工程などでCu配線層中のCuが層間絶縁膜などに拡散しやすという特性をもっており、層間絶縁膜中にCuが拡散すると層間絶縁膜のリーク電流が増加してしまうなどの不具合をもたらす。このため、Cu配線層はバリア膜を介して層間絶縁膜の配線溝やビア内に形成される。
【0006】
図1は従来技術に係るデュアルダマシン方式により多層配線を形成する工程の一部を示す断面図である。従来技術に係る多層配線は、図1に示すように、まず、所定のトランジスタなどを備えた半導体基板100の上方に形成された第1層間絶縁膜102の配線溝102a内に埋め込まれた第1配線層104を形成する。第1配線層104はバリア膜104a及び第1Cu膜104bからなり、下方のトランジスタなどに電気的に接続されている。
【0007】
続いて、第1配線層104上にシリコン窒化膜106a及びシリコン酸化膜106bからなる第2層間絶縁膜106を形成する。その後、第2層間絶縁膜106に配線溝106xを形成した後、それに連通し、第1配線層104を露出させるビア106yとを形成する。
【0008】
次いで、配線溝106xの内面、ビア106yの内面、及び第2層間絶縁膜106上にバリア膜108aを形成した後、シードCu層を介した電解めっきにより第2Cu膜108bを配線溝106x及びビア106yに埋め込んで形成する。
【0009】
続いて、第2Cu膜108b及びバリア膜108aをCMP(Chemical Mechanical Polishing)により研磨することにより配線溝106x及びビア106y内にバリア膜108a及び第2Cu膜108bからなる第2配線層108を形成する。
【0010】
配線溝106x及びビア106y内に形成するバリア膜108aとしては、タングステン(W)膜、チタン(Ti)膜、タンタル(Ta)膜などの遷移金属又はそれらの窒化膜が使用される。また、このバリア膜108aはスパッタ法を用いて10〜30nm程度の膜厚で成膜される。スパッタ法は一般的にステップカバレジが悪いので、アスペクト比の高いビア106yの側面部(図1のS部)では配線溝106xの底部(図1のB部)よりバリア膜108aが薄く成膜される。
【0011】
【発明が解決しようとする課題】
上記したように、デュアルダマシン法においてバリア膜108aをスパッタ法で成膜する場合、バリア膜108aは、配線溝106xの底部Bよりビア106yの側面部Sの方が薄い膜厚で成膜される。バリア膜108aにおいては、配線溝106x及びビア106yの内面全体にわたって十分な金属バリア性を確保する必要があるため、バリア膜108aが最も薄く成膜されるビア106yの側面部Sにバリア性を確保できる最低限の膜厚以上で成膜されるようにする必要がある。このため、ビア106yの側面部S以外の配線溝106xの底部Bなどには必要以上の膜厚のバリア膜108aが形成されてしまう。
【0012】
一般に、前述したような材料からなるバリア膜108aの抵抗は、主要配線層となる第2Cu膜108bの抵抗よりかなり高い。そして第2配線層108の全体の厚みは配線溝106xの深さで概ね決定されるため、バリア膜108aの膜厚が厚くなると第2Cu膜108bの膜厚が薄くなり、第2配線層108の全体の厚みに対するバリア膜108aが占める割合が増えてしまう。その結果、第2配線層108(バリア膜108a+第2Cu膜108b)全体の配線抵抗が高くなってしまう。
【0013】
このため、LSIの多層配線の配線中を伝搬する電気信号の遅れ(配線遅延)が大きくなる。すなわち、回路的にはCR時定数が大きくなることを意味し、LSIの高速(高周波)駆動の障害になってしまうという問題がある。
【0014】
本発明は以上の問題点を鑑みて創作されたものであり、デュアルダマシン法により金属配線層を形成する場合に、バリア膜による金属配線層の抵抗上昇を抑えることができるバリア膜の形成方法を含む半導体装置の製造方法及び半導体装置を提供することを目的とする。
【0015】
【課題を解決するための手段】
上記課題を解決するため、本発明は半導体装置の製造方法に係り、半導体基板の上方に形成された有機層間絶縁膜の上に、金属膜(タンタル膜)を形成することにより、前記有機層間絶縁膜と前記金属膜との界面に炭化金属膜(炭化タンタル膜)を得る工程と、前記金属膜を前記炭化金属膜に対して選択的に除去することにより、前記有機層間絶縁膜の上に前記炭化金属膜を残す工程とを有することを特徴とする。
【0016】
上記したように、ダマシン法により形成される多層配線に使用されるバリア膜においては、金属の拡散を防止するという観点からはその膜厚がある程度厚い方が好ましいが、配線層全体の抵抗の上昇を抑えるという観点からは、膜厚ができるだけ薄い方が好ましい。
【0017】
本発明の特徴の一つは、ビアの側面部と配線溝の底部に必要最低限の膜厚のバリア膜が同一の膜厚で形成されるようにすることにより配線抵抗の上昇を抑えることにある。
【0018】
本発明では、有機層間絶縁膜上に金属膜を形成することにより有機層間絶縁膜と金属膜との界面に炭化金属膜を得る。この炭化金属膜は、金属拡散防止機能を有し、金属膜の金属と有機層間絶縁膜中のカーボン(C)とがそれらの界面近傍で反応することにより形成される。その後、金属膜を炭化金属膜に対して選択的に除去することにより、有機層間絶縁膜の上に炭化金属膜が残される。この炭化金属膜の膜厚は、金属膜が所定膜厚以上になるとその膜厚に殆ど依存しなくなる。
【0019】
本発明の一つの好適な態様では、有機層間絶縁膜(例えば有機SOG膜)には、配線溝と該配線溝の底部の所定部に連通して形成されたビアとが設けられている。例えば、このような構造の有機層間絶縁膜上にスパッタによりバリア膜を形成する場合、上記したように配線溝の底部には不必要な厚膜でバリア膜が形成されるため配線抵抗が上昇してしまう。
【0020】
本発明では、有機層間絶縁膜上に所定膜厚以上の金属膜(例えばタンタル膜)を形成することにより、それらの界面に金属膜の膜厚に殆ど依存しない膜厚の炭化金属膜(例えば炭化タンタル膜)が形成される。従って、たとえ配線溝の底部にビアの側面部より厚い膜厚の金属膜が形成されようとも、ビアの側面部と配線溝の底部とに略同一の膜厚の炭化金属膜が形成される。
【0021】
しかも、表層部の未反応の金属膜を炭化金属膜に対して選択的に除去することができるため、ビアの側面部及び配線溝の底部に略同一な膜厚の炭化金属膜を残すことができる。この炭化金属膜は例えば2nm程度の薄膜で形成され、十分な金属拡散防止機能を有する。
【0022】
従って、配線溝の底部には不必要(過剰)な膜厚でバリア用の金属膜が形成されなくなるので、バリア膜と配線用金属膜からなる配線層において抵抗が高いバリア膜の占める割合を少なくすることができる。これにより、十分な金属拡散防止機能をもたせた状態で配線層の抵抗を従来技術より低くすることができるようになる。
【0023】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【0024】
図2〜図4は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態では、所定のトランジスタを有する半導体基板の上方にデュアルダマシン法により多層配線を形成する工程を説明しながらバリア膜の形成方法を説明する。
【0025】
まず、図2に示す断面構造を得るまでの工程を説明する。図2に示すように、まず、p型シリコン(半導体)基板10表面に、STI (Shallow Trench Isolation)法により素子分離絶縁膜11を選択的に形成する。素子分離絶縁膜11としてLOCOS(Local Oxidation of Silicon)法を採用してもよい。続いて、シリコン基板10の活性領域(トランジスタ形成領域)にp型不純物及びn型不純物をそれぞれ選択的に導入して、pウェル12a及びnウェル12bを形成する。
【0026】
その後、シリコン基板10の活性領域表面を熱酸化して、ゲート絶縁膜10aとしてシリコン酸化膜を形成する。
【0027】
次いで、シリコン基板10の上側全面に例えばアモルファスシリコン膜及びタングステンシリサイド膜を順次形成し、これらの膜をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極13b,13c及びゲート配線13a,13dを形成する。pウェル12a上にはゲート電極13bが配置され、またnウェル12b上にはデート電極13cが配置される。
【0028】
次いで、ゲート電極13bの両側のpウェル12a内にn型不純物をイオン注入して、nチャネルMOSトランジスタのソース・ドレインとなる第1、第2n型不純物拡散領域15a,15bを形成する。
【0029】
続いて、ゲート電極13cの両側のnウェル12bにp型不純物をイオン注入して、pチャネルMOSトランジスタのソース・ドレインとなる第1、第2p型不純物拡散領域15c,15dを形成する。n型不純物とp型不純物の打ち分けはレジストパターンを使用して行われる。
【0030】
その後に、シリコン基板10の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート配線及びゲート電極13a〜13dの両側部分に側壁絶縁膜16として残す。その絶縁膜として、例えばCVD(化学気相成長)法によりシリコン酸化膜(SiO2膜)を形成する。
【0031】
さらに、ゲート電極13bと側壁絶縁膜16をマスクに使用して、第1、第2n型不純物拡散領域15a,15b内に再びn型不純物をイオン注入することにより、第1、第2n型不純物拡散領域15a,15bをLDD構造にする。また同様に、ゲート電極13cと側壁絶縁膜16をマスクに使用して、第1、第2p型不純物拡散領域15c,15d内に再びp型不純物をイオン注入することにより、第1、第2p型不純物拡散領域15d,15eをLDD構造にする。
【0032】
以上の工程により、pウェル12aにはゲート電極13bとLDD構造の第1、第2n型不純物拡散層15a,15bを有するnチャネルMOSトランジスタT1が形成される。また、nウェル12bにはゲート電極13cとLDD構造の第1及び第2p型不純物拡散層15c,15dを有するpチャネルMOSトランジスタT2が形成される。
【0033】
次いで、膜厚50nm程度のシリコン窒化酸化膜(SiON膜)及び膜厚1.0μm程度のシリコン酸化膜(SiO2膜)をCVD法によりMOSトランジスタT1,T2を覆うようにして順次成長する。その後に、シリコン酸化膜の上面をCMP(化学機械研磨:Chemical Mechanical Polishing)法により所定量研磨して平坦化することにより下側層間絶縁膜19とする。
【0034】
次いで、フォトリソグラフィ法により、下側層間絶縁膜19をパターニングして、第1〜第4コンタクトホール19a〜19dを形成する。このとき、第1コンタクトホール19aはゲート配線13aの上面に到達する深さで形成され、第2〜第4コンタクトホール19b,19c,19dは各不純物拡散領域15a〜15dに到達する深さで形成される。そして第3コンタクトホール19cは素子分離絶縁膜2を挟んだnチャネルの第2n型不純物拡散領域15bとpチャネルの第1p型不純物拡散領域15cとが繋がるようにして開口される。また第4コンタクトホール19dはpチャネルの第2p型不純物拡散領域15dとゲート配線13dの上面とが繋がるようにして開口される。
【0035】
続いて、下側層間絶縁膜19上面、及び第1〜第4コンタクトホール19a〜19d内面に膜厚30nmのTi(チタン)薄膜と膜厚50nmのTiN(チタンナイトライド)薄膜とをスパッタ法により順次形成してグルー膜とする。さらに、CVD法によりタングステン(W)をグルー膜上に成長する。これにより、第1〜第4コンタクトホール19a〜19d内にタングステン膜が埋め込まれた状態となる。
【0036】
その後、下側層間絶縁膜19の上面が露出するまでタングステン膜、グルー膜をCMP法により研磨することにより、第1〜第4コンタクトホール19a〜19d内にグルー膜及びタングステン膜からなる第1〜第4金属プラグ21a〜21dがそれぞれ埋め込まれて形成される。
【0037】
第1金属プラグ21aはゲート配線13a上に形成され、第2金属プラグ21bはnチャネルMOSトランジスタT1の第1n型不純物拡散層15a上に形成される。また第3金属プラグ21cはnチャネルMOSトランジスタT1の第2n型不純物拡散層15bとpチャネルMOSトランジスタT2の第1p型不純物拡散層15cとが短絡された共通プラグとして形成される。さらに第4金属プラグはpチャネルMOSトランジスタT2の第2p型不純物拡散層15dとゲート配線13dとを短絡する共通プラグとして形成される。以上により、図2に示す断面構造が得られる。
【0038】
次に、第1〜第4金属プラグ21a〜21dに接続される多層配線を形成する方法について説明する。多層配線を形成する工程においては、図5及び図6を参照図に加えて説明する。なお、図5及び図6は、本発明の実施形態に係るバリア膜の形成方法を示す断面図である。
【0039】
まず、有機SOG(Spin On Glass)としてダウコーニング社製の(商品名:SILK)又はアライドシグナル社製の(商品名:FLARE)などを用意する。これらの有機SOGでは、その塗布液を基板上に塗布し、キュアすることにより比誘電率の低い(例えば2.4程度以下)有機SOG膜を形成することができる。
【0040】
図5(a)に示すように、図2の構造体の上、すなわち下側層間絶縁膜19及び第1〜第4金属プラグ21a〜21d上にスピンコータにより膜厚が0.8〜1.2μm程度になるようにして上記した有機SOG塗布液を塗布した後、350〜400℃程度でキュアすることにより第1有機SOG層間膜22(有機層間絶縁膜)を形成する。
【0041】
次いで、第1有機SOG層間膜22上にSiO2膜などからなるハードマスク層(不図示)を形成した後にフォトリソグラフィにより配線溝のパターンを形成するためのレジスト膜のパターン(不図示)を形成する。続いて、このレジスト膜をマスクしてCF4/CHF3系などのガスを用いたドライエッチングによりハードマスクをエッチングする。
【0042】
その後、図5(b)に示すように、レジスト膜及びハードマスク層をマスクにして、第1有機SOG層間膜22をハーフエッチングすることにより300〜400nm程度の深さを有する配線溝22aを形成する。このとき、第1有機SOG層間膜22はNH3ガス、N2/H2系のガス又は酸素を含むガスなどを用いた異方性ドライエッチングによりエッチングされると同時に、有機膜であるレジスト膜もエッチングされて除去される。
【0043】
続いて、図5(c)に示すように、上記した方法と同様な方法により配線溝22aが形成された第1有機SOG層間膜22上にハードマスク及びレジスト膜をビアが形成されるようにパターニングする。その後、これらをマスクにして第1有機SOG層間膜22をエッチングすることにより、第3金属プラグ21cに到達する深さのビア22bを形成する。なお、配線溝22aを形成した後にビア22bを形成する形態を例示したが、ビア22bを形成した後に、配線溝22aを形成するようにしてもよい。
【0044】
次に、第1有機SOG層間膜22のビア22b及び配線溝22aの内面にCu拡散防止用のバリア膜を形成する方法について説明する。最初に本発明の実施形態のバリア膜の形成方法の技術思想について説明する。上記したビア22b及び配線溝22aの内面にスパッタ法によりタンタルなどからなるバリア膜を成膜する場合、スパッタ法は一般的にステップカバレジが悪いため、バリア膜は、アスペクト比の高いビア22bの側面部Sが配線溝22bの底部Bよりその膜厚が薄くなって成膜される。
【0045】
従って、ビア22bの側面部SにCuの拡散を防止できる最低限の膜厚(例えば膜厚10〜30nm)のバリア膜が成膜されるような膜厚で成膜したとしても、配線溝22aの底部Bにはその2〜3倍の過剰な膜厚のバリア膜が成膜されてしまう。タンタル膜などのバリア膜は一般的にCu膜などの主配線層より抵抗が高いので、配線溝22bに埋め込まれたバリア膜と主配線層とのうちバリア膜が占める割合が高くなると配線全体の抵抗が高くなってしまう。
【0046】
このように、バリア膜においては、Cuの拡散を防止するという観点からはその膜厚がある程度厚い方が好ましいが、配線全体の抵抗の上昇を抑えるという観点からは、膜厚ができるだけ薄い方が好ましい。
【0047】
本発明の特徴の一つは、ビア22bの側面部Sと配線溝22bの底部Bに必要最低限の膜厚のバリア膜が略同一な膜厚で形成されるようにすることにより、十分なCu拡散防止機能をもたせた状態で配線抵抗の上昇を抑えることにある。
【0048】
すなわち、まず、図6(a)に示すように、ビア22bの内面、配線溝22aの内面及び第1有機SOG層間膜22上にスパッタ法により膜厚が2nm以上、好適には2〜10nm程度のタンタル(Ta)膜24を成膜する。Ta膜をスパッタ法で成膜した状態では、上記したように配線溝22bの底部BにはTa膜が不必要に厚く成膜されることになる。
【0049】
しかしながら、本願発明者は、第1有機SOG層間膜22上にTa膜24を成膜すると、同じく図6(a)に示すように、Ta膜24のTaと第1有機SOG層間膜22中のカーボン(C)とが反応してこれらの界面にCu拡散防止機能を有する炭化タンタル(TaC)膜23(炭化金属膜)が形成されることを見出した。しかも、ビア22aの側面部Sと配線溝22bの底部Bとの間で略同一の膜厚で形成される。後で説明する実験結果で述べるように、例えば、Ta膜24を膜厚2nm程度以上で成膜する場合、2nm弱の膜厚のTaC膜23がビア22aの側面部Sと配線溝22bの底部Bとの間で略同一の膜厚で形成される。さらに、表層部の未反応のTa膜24をTaC膜23に対して選択的に除去することができるので、ビア22aの側面部Sと配線溝22bの底部Bとの間に略同一の所望膜厚のTaC膜23のみを残すことができる。
【0050】
例えば、希フッ酸又はフッ酸を含む薬液によるエッチレート比(Ta膜のエッチレート/TaC膜のエッチレート)はかなり高い。このため、Ta膜24をスパッタ法により成膜した時点では、配線溝22bの底部Bには配線全体の抵抗を上昇させるTa膜24が不必要な厚膜で形成されるが、表層部の未反応のTa膜24を希フッ酸により選択的にエッチングすることにより、十分なCu拡散防止機能を有する所望膜厚のTaC膜23がビア22aの側壁部S及び配線溝22aの内面上の全体にわたって略同一の膜厚で残される。
【0051】
以上のようにして、希フッ酸により未反応のTa膜24を除去することにより、図6(b)に示すように、ビア22b及び配線溝22a内に略同一な膜厚のTaC膜23が残される。このとき、第3金属プラグ21c上のTa膜24は、第1有機SOG層間膜22のCと反応せずに全体にわたってTa膜の状態であるため、希フッ酸により除去されて、第3金属プラグ21c上にはTaC膜23が残らない。
【0052】
なお、本実施形態では、希フッ酸により未反応のTa膜24を除去する際に、ビア22bの底部にTiN膜及びW膜からなる第3金属プラグ21cなどが露出するが、TiN膜及びW膜は希フッ酸ではほとんどエッチングされないためフッ酸によりダメージを受けることはなく何ら問題はない。また、ビア22bの底部にCu膜が存在する場合においても同様に何ら問題がない。
【0053】
次に、本願発明者の実験結果について説明する。本願発明者は、第1有機SOG層間膜22上にTa膜24を成膜することによりその界面にTaC膜23が形成されることをXPS分析により確認した。
【0054】
実験サンプルとしては、図7(a)に示すように、まず、シリコン基板40上に有機SOG塗布液(ダウコーニング社製:SiLK J)を塗布し、320℃で90秒間の仮焼成を行って主溶剤を蒸発させた後、400℃の雰囲気で30分間キュアすることにより有機SOG膜22を形成した。このとき、有機SOG膜22の架橋率は70%であった。その後、XPS分析チャンバを有するスパッタ装置の該XPS分析チャンバに上記したシリコン基板40を搬送し、有機SOG膜22の表面をXPS分析した。XPS分析チャンバの到達真空度は4×10-8Torrであった。
【0055】
次いで、図7(b)に示すように、シリコン基板40をスパッタチャンバに搬送し、シリコン基板40を300℃前後のステージ上に30分間保持した後、Ta膜24を有機SOG膜22上にスパッタした。スパッタ条件は、基板温度が300℃、高周波パワー:400W(電流:0.9A程度)、スパッタガス:Ar、基板バイアス:なし、チャンバ到達真空度:3×10-9Torr、の条件下で行った。
【0056】
続いて、同じく図7(b)に示すように、Ta膜24をスパッタして成膜した後に、シリコン基板40を300℃に3分間保持した後に降温させ、シリコン基板40をXPS分析チャンバに搬送し、Ta膜24の表面をXPS分析した。なお、Ta膜24の膜厚依存性を調査するため、Ta膜24のスパッタ及びXPS分析からなる工程を3回繰り返した。すなわち、まずTa膜24を0.4nm成膜した後にXPS分析し、さらに0.4nm成膜した後に(トータル膜厚0.8nm)にXPS分析し、さらに1.2nm成膜した後に(トータル膜厚2nm)にXPS分析した。なお、薄膜をスパッタする際の膜厚制御はシャッタ制御により行われ、シャッタを1秒間開口することことにより0.4nm成膜される。
【0057】
次に、XPSでの分析結果を説明する。図8は有機SOG膜上にTa膜を成膜した後にTa膜の表面をXPSにより分析した結果を示すものである。図8において、横軸は結合エネルギー(BINDING ENERGY)を示し、縦軸はその強度(INTENSITY)を示す。
【0058】
図8に示すように、有機SOG膜22上にTa膜24を成膜しないときは、当然ながらTa−C結合に由来するピークは検出されず、有機SOG膜22中のC−C結合に由来するピークが検出された。これに対し、Ta膜24を平均膜厚0.4nmで成膜したときは、Ta膜24の表面からTa−C結合に由来するピークが検出された。これは、Ta膜24のTaと有機SOG膜22中のCとが反応することによりそれらの界面に炭化タンタル(TaC)膜23が形成されていることを意味する。Ta膜24をさらに成膜してその平均膜厚0.8nmとしたときは、Ta−C結合に由来するピーク強度が上記した膜厚0.4nmのときより強くなっていた。
【0059】
しかし、Ta膜24の平均膜厚2nmとしたときは、逆に、Ta−C結合に由来するピーク強度は減少に転じた。これは、Ta膜24と有機SOG膜22との界面に形成されるTaC膜23の厚さは2nmより薄く、その上に成膜されているTa膜24によって炭化タンタル(TaC)膜23からの信号が弱められたためである。つまり、有機SOG膜22上に2nm程度以上の厚さでTa膜24をスパッタにより成膜すると厚さが0.8nm以上2nm未満の炭化タンタル(TaC)膜23がそれらの界面に形成される。有機SOG膜22とTa膜24との界面に形成されるTaC膜23の厚さが、Ta膜24の厚さに対応して厚くならないのは、緻密なTaC膜23が形成されて、TaC膜23上の未反応のTaは、もはや拡散によって有機SOG膜42まで到達できなくなるためと考えられる。
【0060】
このように、Ta膜24の厚さを2nm程度以上成膜する場合、形成されるTaC膜23の膜厚は、Ta膜24の膜厚に依存せずに飽和する。従って、たとえTa膜24がビア22bの側面部Sより配線溝22aの底部Bの方がその膜厚が厚くなって成膜されるとしても、表層部の未反応のTa膜24を選択的に除去することにより、ビア22bの側面部Sと配線溝22aの底部Bとの間で均一な膜厚の金属バリア膜としての炭化タンタル(TaC)膜23を残すことができる。
【0061】
次に、多層配線の形成方法の説明に戻る。図6(c)示すように、表面にTaC膜23が残された第1有機SOG層間膜22上にシードCu膜24を形成する。その後、シードCu膜24をめっき給電層に利用した電解めっきによりシードCu膜24上にCu膜26を成膜して配線溝22a及びビア22bの内にCu膜26を埋め込む。
【0062】
続いて、図6(d)に示すように、Cu膜26、シードCu膜24及びTaC膜23を第1有機SOG層間膜22の上面が露出するまでCMP法により研磨することにより、TaC膜23、シードCu膜24及びCu膜26からなる第1配線層28(配線金属層)が形成される。
【0063】
このようにして、図3に示すように、第1有機SOG層間膜22の配線溝22aに埋め込まれて形成された第1配線層28はビア22bを介して金属プラグ21a〜21dに接続されて形成される。この第1配線層28は、ビア22bの側面部S及び配線溝22aの底部Bを含む全体にわたってCu拡散防止機能を有する所望膜厚のTaC膜23が略同一な膜厚で形成されているので、第1配線層30のうちのCu膜28より抵抗の高いTaC膜23が占める割合が不必要に高くなることはない。その結果、第1配線層28の配線抵抗が上昇することが防止されて所望の配線抵抗が得られるようになる。
【0064】
また、TaC膜23の比抵抗は385μΩcm程度であって、バリア膜として一般的に使用されている窒化タンタル(TaN)膜の比抵抗(250μΩcm程度)と遜色がないくらい小さい。
【0065】
さらに、スパッタ法で成膜される窒化タンタル膜をそのまま使用する場合、窒化タンタル膜がビアの側面部Sに膜厚10nm程度で成膜されるとき、配線溝の底部Bには2〜3倍の膜厚で形成される。このような窒化タンタル膜を本実施形態のようなビアの側面部S及び配線溝の底部Bに略同一膜厚(例えば2nm程度)で形成される炭化タンタル膜で置き換えた場合、バリア膜の比抵抗が1.5倍程度に上昇するものの、配線溝の底部に形成される膜厚が1/10以下になるためバリア膜の膜厚方向の抵抗は1/6程度以下になる。
【0066】
さらに、TaC膜23は、第1配線層28のCuがビア22aの側面及び配線溝22a内面から第1有機SOG層間膜22などに拡散を防止するバリア膜として機能する。従って、第1有機SOG層間膜22にCuが拡散して比誘電率が上昇してリーク電流が増加するなどの不具合が発生する恐れがなくなる。なお、S.J.Wang et al., Thin Solid Films,394,180(2001)には、配線金属の材料となるCuの拡散に関して、金属バリア膜としてタンタル膜を用いたものより炭化タンタル膜を用いたものの方が100℃高温でのダイオードリーク試験に耐えうることが報告されているように、炭化タンタル膜は十分なCu拡散防止機能を有する。
【0067】
上記した方法により第1配線層28を形成した後、図4に示すように、図3の構造体の上に、膜厚50nm程度のシリコン窒化膜(SiN膜)30及び前述した第1有機SOG層間膜22と同様な方法で形成された膜厚1μm程度の第2有機SOG層間膜22xを形成する。続いて、前述した方法と同様な方法により、第2SOG層間膜22x及びSiN膜30をエッチングすることにより、配線溝22c及びビア22dを形成する。
【0068】
続いて、同じく図4に示すように、前述した方法と同様な方法により、配線溝22c及びビア22d内にTa膜を形成した後に、Ta膜を選択的に除去して第2有機SOG層間膜22x上にTaC膜23aを得る。その後に、TaC膜23a上にシードCu膜及びCu膜を順次成膜した後に、CMP法によりCu膜、シードCu膜及びTaC膜をCMP法により研磨して配線溝22c及びビア22d内に第2配線層28aを埋め込んで形成する。これにより、第2配線層28aはビア22dを介して第1配線層28に電気的に接続される。
【0069】
次いで、第2配線層28a及び第2SOG層間膜22a上に膜厚50nm程度のSiN膜32a及び膜厚1μm程度のSiO2膜32bをCVD法により順次成膜して上側層間絶縁膜32とする。その後、上側層間絶縁膜32の所定部をパターニングすることにより第2配線層28aに接続されるビア32xを形成する。続いて、前述した方法と同様な方法によりビア32x内にグルー膜とW膜とからなる金属プラグ34を形成する。続いて上側層間絶縁膜32及び金属プラグ34上にアルミニウム(Al)膜を形成し、これをパターニングすることにより金属プラグ34に接続されたAlパッド36を形成する。その後、Alパッド36を被覆する保護膜38を形成した後、Alパッド36の上の保護膜38をエッチングすることによりAlパッド36が露出する開口部(不図示)を形成する。
【0070】
以上により、本発明の実施形態の製造方法により製造された半導体装置1が完成する。本発明の実施形態の半導体装置1では、シリコン基板10には所定のトタンジスタT1,T2が形成されていて、そのトランジスタT1,T2には金属プラグ21a〜21dを介してデュアルダマシン法により形成された第1配線層28が接続されている。さらに第1配線層28はデュアルダマシン法により形成された第2配線層28aに接続されている。第1配線層28は第1有機SOG層間膜22に形成されたビア22b及び配線溝22aに形成されており、ビア22bの底部を除く側面部及び配線溝22aの内面にはそれらの全体にわたって略同一膜厚(例えば2nm程度)で形成されたTaC膜23が形成されている。また第2配線層28aも同様な構造になっている。
【0071】
このようなTaC膜23は、第1有機SOG層間膜22上にTa膜24を成膜することによってそれらの界面に容易に形成される。しかもTa膜24が2nm程度以上の膜厚で成膜される場合はTaC膜23の膜厚はTa膜24の膜厚に依存しなくなる。さらには未反応のTa膜24をTaC膜23に対して選択的に除去することができる。このようにして、TaC膜23は、配線溝22a内面及びビア22bの側面部の全体にわたってCuの拡散を防止できる必要最低限の略同一な膜厚で形成される。
【0072】
従って、スパッタ法で形成されたバリア膜をそのまま使用する場合と違って、配線溝に形成される配線層のうち抵抗が高いバリア膜の占める割合が必要以上に高くなって配線層の抵抗が上昇してしまうといった問題が解決される。
【0073】
(付記1) 半導体基板の上方に形成された有機層間絶縁膜の上に、金属膜を形成することにより、前記有機層間絶縁膜と前記金属膜との界面に金属拡散防止用の炭化金属膜を得る工程と、
前記金属膜を前記炭化金属膜に対して選択的に除去することにより、前記有機層間絶縁膜の上に前記炭化金属膜を残す工程とを有することを特徴とする半導体装置の製造方法。
【0074】
(付記2) 前記有機層間絶縁膜には、配線溝と該配線溝の底部の所定部に連通して形成されたビアとが設けられており、前記金属膜は、前記配線溝及びビアの内面を含む前記有機層間絶縁膜上に形成されることを特徴とする付記1に記載の半導体装置の製造方法。
【0075】
(付記3) 前記炭化金属膜を残す工程の後に、
前記ビア及び前記配線溝を埋め込む配線用金属膜を形成する工程と、
前記配線用金属膜と前記炭化金属膜とを研磨することにより、前記ビア及び前記配線溝の中に埋め込まれた金属配線層を形成する工程とをさらに有することを特徴とする付記2に記載の半導体装置の製造方法。
【0076】
(付記4) 前記炭化金属膜は、前記ビアの側面部と前記配線溝の底部に略同一の膜厚で残されることを特徴とする付記3に記載の半導体装置の製造方法。
【0077】
(付記5) 前記有機層間絶縁膜は有機SOG膜であって、前記金属膜はタンタル(Ta)膜であることを特徴とする付記1乃至4のいずれか一項に記載の半導体装置の製造方法。
【0078】
(付記6) 前記タンタル(Ta)膜の膜厚は2nm程度以上であることを特徴とする付記5に記載の半導体装置の製造方法。
【0079】
(付記7) 前記炭化金属膜を残す工程において、フッ酸又はフッ酸を含む薬液で前記金属膜を前記前記炭化金属膜に対して選択的に除去することを特徴とする付記1乃至6のいずれか一項に記載の半導体装置の製造方法。
【0080】
(付記8) 前記有機SOG膜の比誘電率は2.4程度以下であることを特徴とする付記5又は6に記載の半導体装置の製造方法。
【0081】
(付記9) 半導体基板の上方に形成された有機層間絶縁膜と、
前記有機層間絶縁膜に形成された配線溝と該配線溝の底部の所定部に連通して形成されたビアと、
前記ビアの底部を除くビアの側面部及び前記配線溝の内面に形成され、かつ前記ビアの側面部と前記配線溝の底部とにおいて略同一の膜厚で形成された炭化金属膜と、
前記配線溝及び前記ビアに中に埋め込まれて形成された金属配線層とを有することを特徴とする半導体装置。
【0082】
(付記10) 前記有機層間絶縁膜は有機SOG膜であって、前記炭化金属膜は炭化タンタル膜であることを特徴とする付記9に記載の半導体装置。
【0083】
(付記11) 前記炭化タンタル膜の膜厚は、0.8乃至2nmであることを特徴とする付記10に記載の半導体装置。
【0084】
(付記12) 前記有機SOG膜の比誘電率は2.4程度以下であることを特徴とする付記10又は11に記載の半導体装置。
【0085】
【発明の効果】
以上説明したように、本発明によれば、有機層間絶縁膜上に金属膜(タンタル膜)を形成することにより金属膜の金属と有機層間絶縁膜中のカーボン(C)とがそれらの界面近傍で反応して炭化金属膜(炭化タンタル膜)が得られる。この炭化金属膜の膜厚は、金属膜が所定膜厚以上になるとその膜厚に殆ど依存しなくなる。しかも金属膜を炭化金属膜に対して選択的に除去することができるため、デュアルダマシン法における配線溝の底部及びビアの側面に同一の膜厚の炭化金属膜がバリア膜として残される。
【0086】
従って、配線溝の底部には不必要な膜厚でバリア用の金属膜が形成されなくなるので、バリア膜と配線用金属膜からなる配線層において抵抗が高いバリア膜の占める割合を少なくすることができる。これにより、十分な金属拡散防止機能をもたせた状態で配線層の抵抗を従来技術より低くすることができるようになる。
【図面の簡単な説明】
【図1】図1は従来技術に係るデュアルダマシン方式により多層配線を形成する工程の一部を示す断面図である。
【図2】図2は本発明の実施形態に係る半導体装置の製造方法を示す断面図(その1)である。
【図3】図3は本発明の実施形態に係る半導体装置の製造方法を示す断面図(その2)である。
【図4】図4は本発明の実施形態に係る半導体装置の製造方法を示す断面図(その3)である。
【図5】図5は本発明の実施形態に係るバリア膜の形成方法を示す断面図(その1)である。
【図6】図6は本発明の実施形態に係るバリア膜の形成方法を示す断面図(その2)である。
【図7】図7は実験サンプルの形成方法を示す断面図である。
【図8】図8は有機SOG膜上にTa膜を成膜した後にTa膜の表面をXPSにより分析した結果を示すものである。
【符号の説明】
1…半導体装置、10、40…シリコン基板、10a…ゲート絶縁膜、11…素子分離絶縁膜、12a…pウェル、12b…nウェル、13a,13d…ゲート配線、13b,13c…ゲート電極、15a…第1n型不純物拡散領域、15b…第2n型不純物拡散領域、15c…第1p型不純物拡散領域、15d…第2p型不純物拡散領域、16…側壁絶縁膜、19…下側層間絶縁膜、19a〜19c…コンタクトホール、21a〜21d,34…金属プラグ、22…第1有機SOG層間膜、22x…第2有機SOG層間膜、22a,22c…配線溝、22b,22d,32x…ビア、23,23a…炭化タンタル(TaC)膜、24…シードCu層、26…Cu膜、28…第1配線層、28a…第2配線層、30,32a…SiN膜、32…上側層間絶縁膜、32b…SiO2膜、36…Alパッド、38…保護膜。

Claims (8)

  1. 半導体基板の上方に形成された有機層間絶縁膜の上に、タンタル膜を形成することにより、前記有機層間絶縁膜と前記タンタル膜との界面に金属拡散防止用の炭化タンタル膜を得る工程と、
    前記タンタル膜を前記炭化タンタル膜に対して選択的に除去することにより、前記有機層間絶縁膜の上に前記炭化タンタル膜を残す工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記有機層間絶縁膜には、配線溝と該配線溝の底部の所定部に連通して形成されたビアとが設けられており、前記タンタル(Ta)膜は、前記配線溝及びビアの内面を含む前記有機層間絶縁膜上に形成されることを特徴とする請求項1記載の半導体装置の製造方法。
  3. 前記炭化タンタル膜を残す工程の後に、
    前記ビア及び前記配線溝を埋め込む配線用金属膜を形成する工程と、
    前記配線用金属膜と前記炭化タンタル膜とを研磨することにより、前記ビア及び前記配線溝の中に埋め込まれた金属配線層を形成する工程とをさらに有することを特徴とする請求項2記載の半導体装置の製造方法。
  4. 前記炭化タンタル膜は、前記ビアの側面部と前記配線溝の底部に同一の膜厚で残されることを特徴とする請求項3記載の半導体装置の製造方法。
  5. 前記有機層間絶縁膜は有機SOGであることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。
  6. 前記タンタル(Ta)膜の膜厚は2nm程度以上であることを特徴とする請求項1記載の半導体装置の製造方法。
  7. 半導体基板の上方に形成された有機層間絶縁膜と、
    前記有機層間絶縁膜に形成された配線溝と該配線溝の底部の所定部に連通して形成されたビアと、
    前記ビアの底部を除くビアの側面部及び前記配線溝の内面に形成され、かつ前記ビアの側面部と前記配線溝の底部とにおいて同一の膜厚で形成された炭化タンタル膜と、
    前記配線溝及び前記ビア中に埋め込まれて形成された金属配線層とを有することを特徴とする半導体装置。
  8. 前記有機層間絶縁膜は有機SOGであることを特徴とする請求項7記載の半導体装置。
JP2002238456A 2002-08-19 2002-08-19 半導体装置及びその製造方法 Expired - Fee Related JP4159824B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2002238456A JP4159824B2 (ja) 2002-08-19 2002-08-19 半導体装置及びその製造方法
PCT/JP2003/009424 WO2004017402A1 (ja) 2002-08-19 2003-07-24 半導体装置及びその製造方法
KR1020057000561A KR100652005B1 (ko) 2002-08-19 2003-07-24 반도체 장치 및 그 제조 방법
CNB038164027A CN1298044C (zh) 2002-08-19 2003-07-24 半导体装置及其制造方法
US11/011,113 US7341936B2 (en) 2002-08-19 2004-12-15 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002238456A JP4159824B2 (ja) 2002-08-19 2002-08-19 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2004079802A JP2004079802A (ja) 2004-03-11
JP4159824B2 true JP4159824B2 (ja) 2008-10-01

Family

ID=31884457

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002238456A Expired - Fee Related JP4159824B2 (ja) 2002-08-19 2002-08-19 半導体装置及びその製造方法

Country Status (5)

Country Link
US (1) US7341936B2 (ja)
JP (1) JP4159824B2 (ja)
KR (1) KR100652005B1 (ja)
CN (1) CN1298044C (ja)
WO (1) WO2004017402A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7169698B2 (en) * 2004-01-14 2007-01-30 International Business Machines Corporation Sacrificial inorganic polymer intermetal dielectric damascene wire and via liner
KR100571402B1 (ko) * 2004-12-30 2006-04-14 동부아남반도체 주식회사 텅스텐 플러그 상에 형성된 구리 배선층을 포함하는반도체 소자의 제조 방법
JP5396065B2 (ja) * 2008-10-28 2014-01-22 株式会社日立製作所 半導体装置の製造方法
MX2017015281A (es) 2015-05-29 2018-08-15 Corning Inc Obstrucción de filtro tipo panal y aparato para obstrucción de filtro tipo panal.
US11127629B2 (en) * 2016-05-17 2021-09-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and fabricating method thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3353874B2 (ja) 1996-09-24 2002-12-03 シャープ株式会社 半導体装置及びその製造方法
KR100230405B1 (ko) * 1997-01-30 1999-11-15 윤종용 반도체장치의 다층 배선 형성방법
US5932487A (en) * 1998-03-12 1999-08-03 Worldwide Semiconductor Manufacturing Corporation Method for forming a planar intermetal dielectric layer
US6187672B1 (en) * 1998-09-22 2001-02-13 Conexant Systems, Inc. Interconnect with low dielectric constant insulators for semiconductor integrated circuit manufacturing
US6592771B1 (en) * 1999-04-08 2003-07-15 Sony Corporation Vapor-phase processing method and apparatus therefor
US6391785B1 (en) * 1999-08-24 2002-05-21 Interuniversitair Microelektronica Centrum (Imec) Method for bottomless deposition of barrier layers in integrated circuit metallization schemes
JP2002176099A (ja) * 2000-12-08 2002-06-21 Nec Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US7341936B2 (en) 2008-03-11
WO2004017402A1 (ja) 2004-02-26
KR20050025348A (ko) 2005-03-14
US20050101118A1 (en) 2005-05-12
KR100652005B1 (ko) 2006-12-01
JP2004079802A (ja) 2004-03-11
CN1298044C (zh) 2007-01-31
CN1669137A (zh) 2005-09-14

Similar Documents

Publication Publication Date Title
US8067309B2 (en) Semiconductor device using metal nitride as insulating film and its manufacture method
JP4037711B2 (ja) 層間絶縁膜内に形成されたキャパシタを有する半導体装置
JPH11145288A (ja) 半導体集積回路装置およびその製造方法
US6372569B1 (en) Selective formation of hydrogen rich PECVD silicon nitride for improved NMOS transistor performance
JPH11195706A (ja) 半導体装置及びその製造方法
JPH10335458A (ja) 半導体装置及びその製造方法
US6096632A (en) Fabrication method of semiconductor device using CMP process
JP3877109B2 (ja) 半導体装置およびその製造方法
US20060141663A1 (en) Method for forming metal interconnection of semiconductor device
US8188602B2 (en) Semiconductor device having multilevel copper wiring layers and its manufacture method
JP4159824B2 (ja) 半導体装置及びその製造方法
US6551920B2 (en) Semiconductor device and fabrication method thereof
US5712207A (en) Profile improvement of a metal interconnect structure on a tungsten plug
KR20010098743A (ko) 반도체장치의 제조방법 및 반도체장치
US6180507B1 (en) Method of forming interconnections
JPH11274428A (ja) 半導体装置及びその製造方法
JP2000174019A (ja) 半導体装置及びその製造方法
JP2000243836A (ja) 半導体素子の配線形成方法
JPH11288935A (ja) 半導体装置およびその製造方法
US5739047A (en) Method of fabricating a voidless IC electrical plug
US6025272A (en) Method of planarize and improve the effectiveness of the stop layer
JPH113890A (ja) 半導体集積回路装置およびその製造方法
JPH0964041A (ja) 半導体集積回路装置の製造方法
JPH1168047A (ja) 半導体装置の製造方法およびキャパシタ
JPH09148432A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080325

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080521

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080715

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080716

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110725

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110725

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120725

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120725

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130725

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees