JP3877109B2 - 半導体装置およびその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置およびその製造に関し、特に高速動作に適した誘電率の低い層間絶縁膜を有する半導体装置およびその製造方法に関する。
多数の半導体装置を集積した半導体集積回路装置では、単一の基板上に形成された多数の半導体装置の間を電気的に接続して所望の動作を行う半導体集積回路装置を形成するために、多層配線構造が使われる。多層配線構造では、第１層を構成する配線パターンを層間絶縁膜で覆い、かかる層間絶縁膜上に第２層の配線パターンを形成する。さらに、前記第２層目の配線パターン上に第２層目の層間絶縁膜を形成し、その上に第３層目の配線パターンを形成してもよい。
【０００２】
このような多層配線構造を、特に高速動作が要求される論理集積回路や高速記憶装置に適用する場合、層間絶縁膜を構成する絶縁膜の誘電率は可能な限り低いのが望ましい。特に０．３μｍルール以下の超微細化半導体装置では４層以上の多層配線構造が使われるようになってきているが、従来の多層配線構造では、層間絶縁膜として平行平板プラズマＣＶＤ法あるいは熱ＣＶＤ法により形成された誘電率が４．１以上のＳｉＯ2 膜、あるいはＳＯＧ膜が使われており、層間絶縁膜を介した配線パターン間の静電誘導によりインピーダンスの増大、およびこれに伴う応答速度の遅れや消費電力の増大等の深刻な問題が生じていた。
【０００３】
これに対し、従来よりＦをドープした低誘電率ＳｉＯ2 膜を、高密度プラズマを使ったプラズマＣＶＤ法により堆積し、これを必要に応じて化学機械研磨（ＣＭＰ）することにより平坦な層間絶縁膜を形成することにより、低誘電率多層配線構造を形成することが行われている。実際、ＳｉＯ2 膜にＦ（フッ素）を添加することにより、層間絶縁膜の誘電率を３．４〜３．５程度まで低下させることが可能である。
【０００４】
【従来の技術】
図１（Ａ）および（Ｂ）は、従来の典型的な多層配線構造１０Ａおよび１０Ｂの例を示す。
図１（Ａ）を参照するに、多層配線構造１０Ａはトランジスタ等の活性素子を含み層間絶縁膜（図示せず）で覆われた基板１上に形成され、前記基板１上に形成されたＡｌあるいはＡｌ合金よりなる配線パターン２と、前記基板１上に典型的にはプラズマＣＶＤ法により、前記配線パターン２に沿ってこれを覆うように形成されたＳｉＯ2 膜３と、前記ＳｉＯ2 膜３を覆うＳＯＧ等の平坦化層間絶縁膜４と、前記平坦化膜４上にプラズマＣＶＤ法により形成されたＳｉＯ2 膜５とを含む。
【０００５】
一方、図１（Ｂ）の多層配線構造１０Ｂでは、前記基板１上の配線パターン２が高密度プラズマＣＶＤ法により形成されたＳｉＯ2 膜よりなる平坦化層間絶縁膜６で覆われ、前記平坦化ＳｉＯ2 膜６がプラズマＣＶＤ法により形成されたＳｉＯ2 膜７により覆われる。
図１（Ａ），１（Ｂ）の多層配線構造１０Ａ，１０Ｂのいずれにおいても、前記ＳｉＯ2 膜５あるいはＳｉＯ2 膜７はＳｉＮ等よりなるパッシベーション膜（図示せず）により覆われる。
【０００６】
【発明が解決しようとする課題】
一方、先に説明したように、これらの多層配線構造では、ＳｉＯ2 膜３，４あるいは６の誘電率の値が一般に４．１あるいはそれ以上になり、そのため特にいわゆるサブミクロンデバイス等の超微細化半導体装置では、層間絶縁膜３，４あるいは６の寄生容量に起因する配線遅延の問題が顕著になる。また、これらの超微細化された半導体装置ではクロック速度を増大させることが困難である。
【０００７】
これに対し、先にも説明したように層間絶縁膜３，４あるいは６としてＦを添加したＳｉＯ2 膜を使えば層間絶縁膜の誘電率が３．４〜３．５程度まで減少し、超微細化半導体装置において動作速度を向上させることができる。しかし、従来のＦ添加ＳｉＯ2 膜を使った層間絶縁膜は一般に配線パターンに対する密着力が劣り、このため剥がれを生じやすい問題があった。
【０００８】
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
本発明のより具体的な課題は、Ｆ添加ＳｉＯ2 膜よりなる低誘電率層間絶縁膜を含む多層配線構造を備えた半導体装置において、前記多層配線構造の密着性を向上させ、半導体装置の信頼性を向上させることにある。
【０００９】
【課題を解決するための手段】
本発明は上記の課題を、
請求項１に記載したように、
基板と、
前記基板上に形成された F を含む層間絶縁膜と、
前記Ｆを含む層間絶縁膜の中に埋め込まれたＣｕ配線と、
前記Ｆを含む層間絶縁膜の上に形成され、Ｎを含む膜よりなる配線保護膜と、
前記Ｆを含む層間絶縁膜と前記配線保護膜の間に形成され、前記Ｆを含む層間絶縁膜よりも大きい屈折率を有する高屈折率絶縁膜と、
を有し、
前記高屈折率絶縁膜は、Ｓｉを過剰に含みＦを含まないＳｉ酸化膜であり、
前記配線保護膜は、前記Ｃｕ配線に接して、前記Ｃｕ配線の表面の少なくとも一部を覆うように形成されたことを特徴とする半導体装置により、または
請求項２に記載したように、
基板と、
前記基板上に形成された F を含む層間絶縁膜と、
前記Ｆを含む層間絶縁膜の中に埋め込まれたＣｕ配線と、
前記Ｆを含む層間絶縁膜の上に形成され、Ｎを含む膜よりなる配線保護膜と、
前記Ｆを含む層間絶縁膜と前記配線保護膜の間に形成され、前記Ｆを含む層間絶縁膜よりも大きい屈折率を有する高屈折率絶縁膜と、
を有し、
前記高屈折率絶縁膜は、Ｓｉを過剰に含みＦを含まないＳｉ酸化膜であり、
前記高屈折率絶縁膜は、その表面が前記Ｃｕ配線の表面と同一の平面内に位置するように形成され、
前記Ｃｕ配線の表面と前記高屈折率絶縁膜の表面は平坦な面を構成することを特徴とする半導体装置により、または
請求項３に記載したように、
基板と、
前記基板上に形成されたＦを含む層間絶縁膜と、
前記Ｆを含む層間絶縁膜の中に埋め込まれたＣｕ配線と、
前記Ｆを含む層間絶縁膜の上に形成され、Ｎを含む膜よりなる配線保護膜と、
前記Ｆを含む層間絶縁膜と前記配線保護膜の間に形成され、前記Ｆを含む層間絶縁膜よりも大きい屈折率を有する高屈折率絶縁膜と、
を有し、
前記高屈折率絶縁膜は、Ｓｉを過剰に含みＦを含まないＳｉ酸化膜であり、
前記Ｆを含む層間絶縁膜及び前記高屈折率絶縁膜が、前記Ｃｕ配線の側面の領域に、積層されて形成され、
前記高屈折率絶縁膜は、その表面が前記Ｃｕ配線の表面と同一の平面内に位置するように形成され、
前記Ｃｕ配線の表面と前記高屈折率絶縁膜の表面は平坦な面を構成し、
前記配線保護膜は、前記Ｃｕ配線及び前記高屈折率絶縁膜に接して、前記Ｃｕ配線の表面の少なくとも一部を覆うように、前記平坦な面の上に形成されたことを特徴とする半導体装置により、または
請求項４に記載したように、
前記配線保護膜は、Ｎを含む絶縁膜よりなることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置により、または
請求項５に記載したように、
前記Ｎを含む絶縁膜は、Ｓｉ窒化膜よりなることを特徴とする請求項４記載の半導体装置により、または
請求項６に記載したように、
前記配線保護膜の上に形成された、Ｆを含む第２の層間絶縁膜をさらに有し、
前記配線保護膜は、前記Ｆを含む第２の層間絶縁膜に対するエッチングストッパ膜を構成することを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置により、または
請求項７に記載したように、
前記配線保護膜は、前記Ｆを含む層間絶縁膜よりも大きい屈折率を有する絶縁膜よりなることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置により、または
請求項８に記載したように、
前記配線保護膜は、前記高屈折絶縁膜よりもさらに大きい屈折率を有する絶縁膜よりなることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置により、または
請求項９に記載したように、
前記高屈折率絶縁膜は、１．４８以上の屈折率を有する膜であることを特徴とする請求項１記載の半導体装置により、または
請求項１０に記載したように、
前記Ｆを含む層間絶縁膜は、Ｆを含むＳｉ酸化膜よりなることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置により、または
請求項１１に記載したように、
前記Ｆを含む層間絶縁膜は、前記配線と接するように形成されたことを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置により、または
請求項１２に記載したように、
前記Ｆを含む層間絶縁膜は、
第１のＦ含有率を有する第１の絶縁層と、
第１の絶縁層の上に形成され、前記第１のＦ含有率よりも小さい第２のＦ含有率を有する第２の絶縁層と、
を含むことを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置により、または
請求項１３に記載したように、
前記Ｃｕ配線は、ダマシン法によって形成された配線であることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置により、または
請求項１４に記載したように、
基板上に配線を形成する第１の工程と、
前記配線を、第１の屈折率を有しＦを含む層間絶縁膜で覆う第２の工程と、
前記Ｆを含む層間絶縁膜上に、前記第１の屈折率よりも大きい第２の屈折率を有する高屈折率絶縁膜を形成する第３の工程と、
前記高屈折率絶縁膜上に、Ｎを含む膜よりなる配線保護膜を形成する第４の工程と
を含み、
前記第２の工程は、
基板バイアスを加えない条件の下で、プラズマＣＶＤ法によって前記Ｆを含む層間絶縁膜を形成する工程と、
基板バイアスを加える条件の下で、プラズマＣＶＤ法によって前記Ｆを含む層間絶縁膜を形成する工程と、
を含み、
前記第３の工程は、前記高屈折率絶縁膜としてＳｉを過剰に含みＦを含まないＳｉ酸化膜を形成する工程を含むことを特徴とする半導体装置の製造方法により、または
請求項１５に記載したように、
前記第３の工程は、プラズマＣＶＤ法によって前記Ｓｉを過剰に含みＦを含まないＳｉ酸化膜を形成する工程を含むことを特徴とする請求項１４記載の半導体装置の製造方法により、または
請求項１６に記載したように、
前記第２の工程は、前記Ｆを含む層間絶縁膜を前記配線と接するように形成する工程を含むことを特徴とする請求項１４記載の半導体装置の製造方法により、または
請求項１７に記載したように、
前記第４の工程は、前記配線保護膜として、プラズマＣＶＤ法によってＳｉ窒化膜を形成する工程を含むことを特徴とする請求項１４記載の半導体装置の製造方法により、または
請求項１８に記載したように、
基板上に第１の屈折率を有しＦを含む層間絶縁膜を形成する第１の工程と、
前記Ｆを含む層間絶縁膜上に、前記第１の屈折率よりも大きい第２の屈折率を有する高屈折率絶縁膜を形成する第２の工程と、
前記Ｆを含む層間絶縁膜及び前記高屈折率絶縁膜を貫く配線溝を形成する第３の工程と、
前記配線溝を導電体によって埋めるように前記高屈折率絶縁膜上に前記導電体を堆積させる第４の工程と、
化学機械研磨法によって前記高屈折率絶縁膜の表面から前記導電体を除去することによって、前記配線溝内に配線を形成する第５の工程と、
前記高屈折率絶縁膜及び前記配線の表面に、Ｎを含む膜よりなる配線保護膜を形成する第６の工程と
を含み、
前記第２の工程は、前記高屈折率絶縁膜として、Ｓｉを過剰に含みＦを含まないＳｉ酸化膜を形成する工程を含むことを特徴とする半導体装置の製造方法により、または
請求項１９に記載したように、
前記第２の工程は、プラズマＣＶＤ法によって前記Ｓｉを過剰に含みＦを含まないＳｉ酸化膜を形成する工程を含むことを特徴とする請求項１８記載の半導体装置の製造方法により、または
請求項２０に記載したように、
前記第２の工程は、さらに前記Ｆを含まないＳｉ酸化膜をＳｉを過剰に含むように形成する工程を含むことを特徴とする請求項１９記載の半導体装置の製造方法により、または
請求項２１に記載したように、
前記第２の工程は、前記 F を含む層間絶縁膜から放出されたＦを捕獲するような組成により絶縁膜を形成する工程を含むことを特徴とする請求項１８記載の半導体装置の製造方法により、または
請求項２２に記載したように、
前記第６の工程は、前記配線保護膜として、プラズマＣＶＤ法によってＳｉ窒化膜を形成する工程を含むことを特徴とする請求項１８記載の半導体装置の製造方法により、または
請求項２３に記載したように、
前記配線保護膜上にさらに前記Ｆを含む層間絶縁膜を形成する第７の工程と、
前記配線保護膜をエッチングストッパ膜として、前記配線保護膜上に形成した前記Ｆを含む層間絶縁膜を貫く配線溝を形成する第８の工程と
を含むことを特徴とする請求項１８記載の半導体装置の製造方法により、または
請求項２４に記載したように、
前記第４の工程は、前記配線溝をＣｕによって埋めるように前記高屈折率絶縁膜上に前記導電体としてＣｕを堆積させる工程を含むことを特徴とする請求項１８記載の半導体装置の製造方法により、または
請求項２５に記載したように、
前記第５の工程は、前記高屈折率絶縁膜の表面と前記配線溝内により形成されるＣｕ配線の表面が実質的に同一の平面内に位置し、前記高屈折率絶縁膜の表面と前記Ｃｕ配線の表面が実質的に平坦な面を構成するように、前記高屈折率絶縁膜の表面からＣｕを除去する工程を含むことを特徴とする請求項２４記載の半導体装置の製造方法により、または
請求項２６に記載したように、
前記第６の工程は、前記配線保護膜を、前記配線溝内により形成されるＣｕ配線に接して、前記Ｃｕ配線の表面の少なくとも一部を覆うように形成する工程を含むことを特徴とする請求項２４記載の半導体装置の製造方法により、または
請求項２７に記載したように、
前記第４の工程は、前記配線溝をＣｕによって埋めるように前記高屈折率絶縁膜上に前記導電体としてＣｕを堆積させる工程を含み、
前記第５の工程は、前記高屈折率絶縁膜の表面と前記配線溝内により形成されるＣｕ配線の表面が実質的に同一の平面内に位置し、前記高屈折率絶縁膜の表面と前記Ｃｕ配線の表面が実質的に平坦な面を構成するように、前記高屈折率絶縁膜の表面からＣｕを除去する工程を含み、
前記第６の工程は、前記配線保護膜を、前記Ｃｕ配線に接して、前記Ｃｕ配線の表面の少なくとも一部を覆うように、前記平坦な面の上に形成することを特徴とする請求項２４記載の半導体装置の製造方法により、解決する。
[作用］本発明の発明者は、図２に示す多層膜構造を有する試料２０Ａに対してＮ2 雰囲気中において様々な時間加熱処理を行ない、多層膜構造中における膜の剥離の発生状況を調べた。以下の表１は、かかる加熱処理実験の結果を示す。
【００１０】
【表１】
Figure 0003877109
【００１１】
始めに図２を参照するに、試料２０ＡはＳｉ基板１１上に高密度プラズマＣＶＤ法により約８００ｎｍの厚さに形成された屈折率が約１．４６の非ドープＳｉＯ2 膜１２を含み、前記非ドープＳｉＯ2 膜１２上には、ＳｉＦ4 を原料として使い基板を高周波バイアスすることなく実行される高密度プラズマＣＶＤ法により、誘電率が約３．４のＦ添加ＳｉＯ2 膜１３が約６５０ｎｍの厚さに形成される。ただし、前記Ｆ添加ＳｉＯ2 膜１３を通常行われている通りの高周波バイアスを印加した高密度プラズマＣＶＤ法により形成した場合には、得られるＳｉＯ2 膜の膜質が吸湿性により不安定になるため誘電率を３．６以下に低下させるのは困難である。このため、前記ＳｉＯ2 膜１３の堆積は、先に説明したように基板の高周波バイアスを行なうことなく実行される。
【００１２】
以下の表２には、後で説明するＩＣＰ型プラズマＣＶＤ装置を使った場合の前記Ｆ添加低誘電率ＳｉＯ2 膜１３を形成する条件を示す。
【００１３】
【表２】
Figure 0003877109
【００１４】
さらに、前記Ｆ添加ＳｉＯ2 膜１３上には様々な方法でキャップ層１４が形成され、前記キャップ層１４上には前記非ドープＳｉＯ2 膜１２と同様な非ドープＳｉＯ2 膜１５が約６００ｎｍの厚さに形成される。また、前記非ドープＳｉＯ2 膜１５上には約５００ｎｍの厚さのＳｉＮ膜１６が形成される。さらに、このようにして得られた試料１０を４００°ＣのＮ2 雰囲気中において様々な時間熱処理し、剥離の発生を調べた。
【００１５】
先の表１中、実験Ａは、前記キャップ層１４として、通常の平行平板プラズマＣＶＤ装置中において厚さが１００ｎｍで屈折率が１．４６のＳｉＯ2 膜を、ＳｉＨ4 ，Ｏ2 およびＮ2 Ｏを使って表３に示す条件下で形成した場合の熱処理試験の結果を示すが、試料作製直後には剥離は生じていなかったのに対し、１８０分間の熱処理によりＳｉＮ膜１６の剥離が生じることが確認された。
【００１６】
【表３】
Figure 0003877109
【００１７】
これに対し、表１中、実験Ｂは通常の平行平板プラズマＣＶＤ装置中において、厚さが１００ｎｍで屈折率が１．４９のＳｉＯ2 膜を前記キャップ層１４として、表４の条件で形成した場合の結果を示すが、この場合には１８０分間の熱処理を行なっても剥離は生じないことがわかる。
【００１８】
【表４】
Figure 0003877109
【００１９】
さらに、表１中、実験Ｃは通常の平行平板プラズマＣＶＤ装置中において、厚さが１００ｎｍで屈折率が１．５１のＳｉＯ2 膜を前記キャップ層１４として、下の表５の条件で形成した場合の結果を示すが、この場合にも１８０分間の熱処理を行なっても剥離は生じないことがわかる。
【００２０】
【表５】
Figure 0003877109
【００２１】
一方、前記キャップ層１４をＴＥＯＳを原料としたプラズマＣＶＤ法により、下の表６の条件下で、屈折率が１．４６のＳｉＯ2 膜の形で形成した場合には、表１の実験Ｄ〜Ｇに示すように、厚さが１００〜４００ｎｍの範囲のいずれにおいても熱処理開始から３０分後にはＳｉＮ膜１６の剥離が生じることが確認された。実験Ｄ〜Ｇのいずれにおいても、形成されるキャップ層１４はＳｉＯ2 よりなり、１．４６の屈折率を有する。
【００２２】
【表６】
Figure 0003877109
【００２３】
さらに、表１の実験Ｈ〜Ｉに示したように、前記キャップ層１４をＴＥＯＳ−ＳｉＯ2 膜と、プラズマＣＶＤ法により下の表７の条件下で形成される屈折率が１．５８のＳｉＯＮ膜との複合膜とした場合には、熱処理開始後９０分には前記ＳｉＮ膜１６において剥離が生じることがわかる。
【００２４】
【表７】
Figure 0003877109
【００２５】
また表１の実験Ｊ〜Ｌに示したように、前記キャップ層１４を、前記表３の条件で形成された屈折率が１．４６で厚さが２００ｎｍのＳｉＯ2 膜、あるいは前記表６の条件で形成された屈折率が１．４６で厚さが２００ｎｍのＴＥＯＳ−ＳｉＯ2 膜と、プラズマＣＶＤ法により下の表８の条件で形成された屈折率が１．６５で厚さが５０あるいは１００ｎｍのＳｉＯＮ膜との複合膜とした場合にも、熱処理開始から遅くとも１８０分後には、前記ＳｉＮ膜１６の剥離が生じる。
【００２６】
【表８】
Figure 0003877109
【００２７】
さらに、本発明の発明者は、同様なＮ2 雰囲気中における加熱処理実験を、図３に示す構成の試料２０Ｂについても行なった。ただし、図３中、図２の構造と対応する部分には同一の参照符号を付し、説明を省略する。
図３を参照するに、前記Ｓｉ基板１１上には図２の非ドープＳｉＯ2 膜に対応する下地層１２を介してＦ添加ＳｉＯ2 膜１３が、表２に示した条件下で約６００ｎｍの厚さに形成され、前記Ｆ添加ＳｉＯ2 膜１３上にキャップ層１４が形成される。
【００２８】
下の表９は図３の試料２０Ｂについて行なったＮ2 雰囲気中、４００°Ｃにおける加熱処理の結果を示す。
【００２９】
【表９】
Figure 0003877109
【００３０】
表９中、実験Ｍでは前記下地層１２として非ドープＳｉＯ2 膜をプラズマＣＶＤ法により、先に表３で説明した条件下で約５００ｎｍの厚さに形成し、次に前記Ｆ添加ＳｉＯ2 膜１３を先の表２の条件下で約６００ｎｍの厚さに形成した後、前記キャップ層１４を、屈折率が２．００のＳｉＮ膜をプラズマＣＶＤ法により３０ｎｍの厚さに堆積することにより形成する。
【００３１】
一方、実験Ｎでは、前記実験Ｍと同じ下地層１２およびＦ添加ＳｉＯ2 膜１３上に、キャップ層１４を、先に表４で説明した条件下で屈折率が１．４９のＳｉＯ2 膜を約１００ｎｍの厚さに堆積し、さらにその上に実験Ｍと同様なＳｉＮ膜を約３０ｎｍの厚さに堆積することにより形成する。また、実験Ｏでは、前記下地層１２およびキャップ層１４を、ＳｉＮ膜をプラズマＣＶＤ法により約３０ｎｍの厚さに堆積することにより形成する。
【００３２】
表９では、実験Ｍにおいて９０分の熱処理で剥離が生じることが示されるが、実験Ｎおよび実験Ｏでは剥離の発生は観察されなかった。
図２の試料２０Ａに対して行なった表１の実験では、剥離はいずれも緻密なＳｉＮ膜１６において生じているが、これは熱処理の結果Ｆを含有するＳｉＯ2 膜１３からＦが放出され、これが前記ＳｉＮ膜１６の下に蓄積することにより生じるものと解釈される。一方、表１の実験Ｂ，Ｃあるいは表９の実験Ｎにおいては前記Ｆ添加ＳｉＯ2 膜１３に隣接して高屈折率ＳｉＯ2 膜よりなるキャップ層１４を形成することにより剥離の発生が回避されることがわかるが、これはＦ添加ＳｉＯ2 膜１３から放出されたＦが、かかる高屈折率ＳｉＯ2 キャップ層１４により捕獲されることを示唆している。
【００３３】
図４は、このように前記キャップ層１４として形成した屈折率が１．４６のプラズマＣＶＤ−ＳｉＯ2 膜と屈折率が１．５１のプラズマＣＶＤ−ＳｉＯ2 膜のＦＴＩＲ(Fourier Transform Infra-red) 吸収スペクトルを示す。
図４を参照するに、いずれの膜でも１１００ｃｍ-1前後の波数の位置においてＳｉ−Ｏ結合に対応する強い吸収ピークが観測されるが、屈折率が１．５１の膜では約２２００ｃｍ-1の波数の位置にＳｉ−Ｈ結合に対応する吸収ピークが、また約３４００ｃｍ-1の波数の位置にＳｉ−ＯＨ結合に対応する吸収ピークが観測される。すなわち、図４の結果は、前記高屈折率ＳｉＯ2 膜中には過剰のＳｉが含まれていることを示しており、このことから、前記表１の実験ＢあるいはＣの結果、あるいは表９の実験Ｎの結果は、かかる高屈折率ＳｉＯ2 膜中の過剰のＳｉがＦ含有ＳｉＯ2 膜から放出されたＦを捕獲する効果を示しているものと解釈される。さらに、図４のスペクトルでは、屈折率が１．４６のプラズマＣＶＤ−ＳｉＯ2 膜で観測される波数が約８００ｃｍ-1のピークが、屈折率が１．５１の膜では約９００ｃｍ-1の位置にシフトしていることがわかる。
【００３４】
すなわち本発明によれば、Ｆを含むＳｉＯ2 膜を有する半導体装置において、前記Ｆを含むＳｉＯ2 膜の上または下に高い屈折率を有し過剰のＳｉを含む高屈折率ＳｉＯ2 膜を配設することにより、仮に前記半導体装置が加熱処理されても前記Ｆを含むＳｉＯ2 膜からＦが放出されても、放出されたＦが前記高屈折率ＳｉＯ2 膜に捕獲され、多層配線構造を構成する層間絶縁膜あるいはパッシベーション膜の剥離の問題を回避することができる。
【００３５】
【発明の実施の形態】
［第１実施例］
図５は、本発明の第１実施例による多層配線構造を有する半導体装置３０の構成を示す。
図５を参照するに、半導体装置３０はＳｉ基板３１と、前記Ｓｉ基板３１上にＭＯＳトランジスタなどの活性素子を覆うように形成されたＣＶＤ−ＳｉＯ2 膜３２とを含み、前記ＳｉＯ2 膜３２上にはＡｌあるいはＡｌ合金よりなる配線パターン３３が形成されている。さらに前記配線パターン３３は、図６に示すＩＣＰ（誘導結合）型プラズマＣＶＤ装置４０により形成されるＦをドープした、典型的には誘電率が３．４〜３．５程度の低誘電率ＳｉＯ2 膜３４により覆われる。
【００３６】
図６を参照するに、前記ＩＣＰ型プラズマＣＶＤ装置４０はＳｉＨ4 ，ＳｉＦ4 ，Ｏ2 などの気相原料をＡｒなどのキャリアガスと共に導入される反応室４１を有し、前記反応室４１中には試料台４２上に静電チャック４３を介して堆積がなされる基板４４が保持される。そこで、前記反応室４１に前記ＳｉＨ4 ，ＳｉＦ4 あるいはＯ2 などの気相原料を導入し、前記基板４４を高周波電源４５により駆動し、同時に前記反応室４１の外側に設けられたコイル４１Ａを別の高周波電源４６により駆動することにより、前記反応室４１中に高密度プラズマを形成することができる。また、前記試料台４２中には冷却機構４２Ａが形成され、堆積時の基板温度が制御される。
【００３７】
本実施例では前記配線パターン３３が形成された後、図６のＣＶＤ装置４０中において先に説明した表２の条件下でＳｉＯ2 膜の堆積を行ない、前記配線パターン３３を覆うように、Ｆを約１２原子％程度含むＦ添加ＳｉＯ2 膜３４Ａを、典型的には約１００ｎｍの厚さに形成する。その際、前記プラズマＣＶＤ装置４０において前記高周波電源４５による基板バイアスを使用しないことにより、前記Ｆ添加ＳｉＯ2 膜３４Ａとして、Ｆ濃度が高く、誘電率が３．４程度と低く、しかも吸湿性の低い好ましい特徴を有する膜が得られる。
【００３８】
一方、前記Ｆ添加ＳｉＯ2 膜３４Ａは基板バイアスなしで形成されるため、前記配線パターン３３上におけるステップカバレッジは一般に不十分であり、このため本実施例では、前記ＳｉＯ2 膜３４Ａ上に別のＦ添加ＳｉＯ2 膜３４Ｂを、図６のＩＣＰ型プラズマＣＶＤ装置を使い、ただし前記高周波電源４５を例えば１２００Ｗで駆動することにより、基板バイアスを加えながら、典型的には約８００ｎｍの厚さに堆積する。その際、ＳｉＦ4 原料の供給を多少抑えることにより、前記ＳｉＯ2 膜３４Ｂを、Ｆを約８原子％程度含むようにする。ＳｉＯ2 膜３４Ｂ中のＦの含有量がこの程度ならば、膜３４Ｂは基板の高周波バイアスの存在下で形成した場合でも安定で吸湿性も低い。一方、膜３４Ｂ自体の誘電率は、Ｆの含有量が低いため膜３４Ａの値よりはやや高いが、配線パターン３３に直接に接することがないので、層間絶縁膜３４の実効的な寄生容量は効果的に抑制される。
【００３９】
さらに、図５の構造３０では、前記層間絶縁膜３４Ｂ上に、平行平板型プラズマＣＶＤ装置中において先の表４の条件で形成された屈折率が１．４９以上の、ＳｉＯ2 のストイキオメトリー組成に対してＳｉに富んだ組成を有する高屈折率ＳｉＯ2 膜３５が、典型的には１００ｎｍの厚さに形成され、さらに前記ＳｉＯ2 膜３５上には屈折率が約２．０のＳｉＮ膜３６が、同じく平行平板型プラズマＣＶＤ装置により形成される。
【００４０】
かかる構成の多層配線構造では、前記Ｆ含有ＳｉＯ2 膜３４Ａあるいは３４Ｂから放出されたＦが前記高屈折率ＳｉＯ2 膜３５により捕獲されるものと考えられ、先に表１の実験例Ｂ，Ｃあるいは表９の実験例Ｎに示したように多層配線構造、特にＳｉＮ膜３６の剥離が効果的に抑制される。また、前記高屈折率ＳｉＯ2 膜３５としては、屈折率が１．４８以上のものであれば本発明の目的に使用可能である。
［第２実施例］
図７は、いわゆるデュアルダマシン法を使った多層配線構造を有する、本発明の第２実施例による半導体装置５０の構成を示す。
【００４１】
図７を参照するに、前記半導体装置５０は拡散領域５１Ａ，５１Ｂを有するＳｉ基板５１上に形成されており、前記Ｓｉ基板５１は図２の構造２０Ａの前記ＳｉＯ2 膜１２に対応する非ドープＳｉＯ2 よりなる層間絶縁膜５２により覆われる。前記層間絶縁膜５２中には前記拡散領域５１Ａおよび５１Ｂを露出するコンタクトホール５２Ａ，５２Ｂが形成され、前記層間絶縁膜５２上には前記コンタクトホール５２Ａ，５２Ｂをそれぞれ露出する配線溝５３Ａおよび５３Ｂを形成されたＦ添加ＳｉＯ2 よりなる低誘電率層間絶縁膜５３が形成される。
【００４２】
前記コンタクトホール５２Ａおよび５２ＢはそれぞれＷプラグ５２ａおよび５２ｂにより埋められ、一方前記配線溝５３Ａおよび５３ＢはそれぞれＣｕ配線パターン５３Ｃおよび５３Ｄにより埋められる。また、前記層間絶縁膜５３とその下の層間絶縁膜５２との間にはエッチングストッパとして使われるＳｉＮ膜５３ａが形成され、さらに前記層間絶縁膜５３上には先に説明した屈折率が１．４８以上、好ましくは１．４９以上の高屈折率ＳｉＯ2 膜３５に対応する高屈折率ＳｉＯ2 膜５３ｂが形成される。前記Ｗプラグ５２ａおよび５２ｂは前記層間絶縁膜５２上にＷ層を前記コンタクトホール５２Ａおよび５２Ｂを埋めるように堆積し、さらに層間絶縁膜５２上に残留するＷ層を化学機械研磨（ＣＭＰ）法により除去することにより形成される。同様に、前記Ｃｕ配線パターン５３Ｃおよび５３Ｄも、前記層間絶縁膜５３上、より正確には前記高屈折率ＳｉＯ2 膜５３ｂ上に前記配線溝５３Ａおよび５３Ｂを埋めるようにＣｕ層を堆積し、これを化学機械研磨により前記ＳｉＯ2 膜５３ｂ上から除去することにより形成される。
【００４３】
前記層間絶縁膜５３上、より正確には前記高屈折率ＳｉＯ2 膜５３ｂ上にはさらにエッチングストッパとなるＳｉＮ膜５４ａを介してＦを添加した低誘電率ＳｉＯ2 よりなる層間絶縁膜５４が形成され、前記層間絶縁膜５４上には前記ＳｉＯ2 膜５３ｂと同様な高屈折率ＳｉＯ2 膜５４ｂが形成される。さらに層間絶縁膜５４上には前記高屈折率ＳｉＯ2 膜５４ｂおよびエッチングストッパとなるＳｉＮ膜５５ａを介してＦを添加した低誘電率ＳｉＯ2 よりなる層間絶縁膜５５が形成され、さらに前記層間絶縁膜５５上には前記高屈折率ＳｉＯ2 膜５３ｂあるいは５４ｂと同様な高屈折率ＳｉＯ2 膜５５ｂが形成される。
【００４４】
さらに、前記層間絶縁膜５５および５５ｂ中には、前記ＳｉＮ膜５５ａをエッチングストッパ膜として配線溝５５Ａおよび５５Ｂが形成され、さらに前記層間絶縁膜５４および５４ｂ中には前記ＳｉＮ膜５５ａをハードマスクとしたドライエッチング工程により、前記ＳｉＮ膜５５ａ中に形成された開口部に対応してコンタクトホール５４Ａ，５４Ｂが形成される。前記コンタクトホール５４Ａ，５４Ｂは前記ＳｉＮ膜５４ａを露出するが、さらに前記ＳｉＮ膜５４ａをドライエッチングすることにより前記Ｃｕ配線パターン５３Ｃ，５３Ｄが露出される。
【００４５】
さらに、前記層間絶縁膜５５上、より正確には前記高屈折率ＳｉＯ2 膜５５ｂ上にＣｕ層を前記配線溝５５Ａ，５５Ｂおよびコンタクトホール５４Ａ，５４Ｂを埋めるように堆積し、さらにＣＭＰ法により前記ＳｉＯ2 膜５５ｂ上に残留するＣｕ層を除去することにより、前記配線溝５５Ａ，５５Ｂを埋め、さらに前記コンタクトホール５４Ａあるいは５４Ｂを介して前記配線パターン５３Ａあるいは５３ＢにコンタクトするＣｕ配線パターン５５Ｃおよび５５Ｄがそれぞれ形成される。
【００４６】
本実施例においても、前記Ｆ添加低誘電率ＳｉＯ2 膜５３，５４あるいは５５に隣接して高屈折率ＳｉＯ2 膜５３ｂあるいは５４ｂを、前記高屈折率ＳｉＯ2 膜５３ｂあるいは５４ｂが対応するＳｉＮ膜５４ａあるいは５５ａとの間に介在するように形成することにより、前記Ｆ添加ＳｉＯ2 膜５３あるいは５４から放出されたＦが前記高屈折率ＳｉＯ2 膜５３ｂあるいは５４ｂにより捕獲され、緻密なＳｉＮ膜５４ａあるいは５５ａの直下に蓄積する問題が回避される。その結果、本実施例の多層配線構造を有する半導体装置５０は優れた信頼性を示す。前記半導体装置５０は論理集積回路であっても、またＤＲＡＭ等のメモリであってもよい。
［第３実施例］
図８は、本発明の第３実施例によるＤＲＡＭ６０の構成を示す。
【００４７】
図８を参照するに、ＤＲＡＭ６０はｐ型ウェル６２を形成されたＳｉ基板６１上に形成され、前記基板６１上には活性領域を画成するフィールド酸化膜６３が形成されている。また、前記Ｓｉ基板６１中には前記活性領域に対応してｎ+ 型の拡散領域６１Ａ〜６１Ｃが形成され、さらに前記基板６１上には前記拡散領域６１Ａと６１Ｂとの間のチャネル領域を覆うようにゲート電極６４Ａが、基板６１との間に図示しないゲート絶縁膜を介して形成される。同様に、前記基板６１上には前記拡散領域６１Ｂと６１Ｃとの間のチャネル領域を覆うようにゲート電極６４Ｂが、基板６１との間に図示しないゲート絶縁膜を介して形成される。さらに、前記フィールド酸化膜６３上には前記ゲート電極６４Ａ，６４Ｂと同様な構成のワード線ＷＬが延在する。
【００４８】
前記ゲート電極６４Ａ，６４Ｂおよび前記ワード線ＷＬはその両側壁面上に側壁絶縁膜を担持し、さらにＳｉＮ等の薄い絶縁膜６４により覆われる。さらに前記絶縁膜６４上にはＣＶＤ−ＳｉＯ2 等の平坦化絶縁膜６５が形成され、前記平坦化絶縁膜６５中には前記拡散領域６１Ｂを露出するコンタクトホール６５Ａが形成される。また、前記平坦化絶縁膜６５上には、前記コンタクトホール６５Ａにおいて前記拡散領域６１Ｂとコンタクトするビット線電極ＢＬがＷあるいはポリシリコン等により形成される。
【００４９】
前記ビット線電極ＢＬはＳｉＮ等の薄い絶縁膜６６により覆われ、さらにＣＶＤ−ＳｉＯ2 膜等の平坦化絶縁膜６７が前記絶縁膜６６上に形成される。また前記平坦化絶縁膜６７中には、前記拡散領域６１Ａおよび６１Ｃを露出するコンタクトホール６７Ａ，６７Ｂが形成され、前記コンタクトホール６７Ａ，６７Ｂにはスタックドフィン型キャパシタＣ１，Ｃ２が形成される。
【００５０】
前記スタックドフィン型キャパシタＣ１およびＣ２の各々は、前記コンタクトホール６７Ａあるいは６７Ｂにおいて前記拡散領域６１Ａあるいは６１Ｃとコンタクトするポリシリコン蓄積電極と、これを覆うキャパシタ誘電体膜とを有し、さらにポリシリコン対向電極膜６８により覆われる。また、前記ポリシリコン対向電極膜６８上にはＳＯＧ等よりなる平坦化層間絶縁膜６９が形成される。
【００５１】
前記平坦化膜６９上にはＴｉＮ／Ｔｉ構造を有するバリア膜７０ａと前記バリア膜７０ａ上に形成されたＡｌあるいはＡｌ合金よりなる導体パターン７０ｂと、前記導体パターン７０ｂ上に形成されたＳｉＯＮ等の反射防止膜（ＡＲＣ）７０ｃとよりなる配線パターン７０が形成され、前記配線パターン７０は前記平坦化層間絶縁膜６９上に形成されたＦ含有低誘電率ＳｉＯ2 膜よりなる層間絶縁膜７１により覆われる。先の例と同様に、前記層間絶縁膜７１はＦを約１２原子％の割合で含み、約３．４の誘電率を有する。
【００５２】
さらに、図８のＤＲＡＭ６０では、前記層間絶縁膜７１上に屈折率が１．４８以上、好ましくは１．４９以上の高屈折率ＳｉＯ2 膜７２が形成され、前記高屈折率ＳｉＯ2 膜７２上にはＳｉＮよりなるパッシベーション膜７３が形成される。
本実施例では、前記Ｆ含有低誘電率層間絶縁膜７１と緻密なＳｉＮパッシベーション膜７３との間に高屈折率ＳｉＯ2 膜７２を介在させることにより、前記層間絶縁膜７１で放出されたＦが前記パッシベーション膜７３の下に蓄積することがなく、パッシベーション膜７３の剥離が効果的に抑制される。
【００５３】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００５４】
【発明の効果】
請求項１〜２７記載の本発明の特徴によれば、Ｆを含有する低誘電率ＳｉＯ２ 膜を層間絶縁膜として有する半導体装置において、前記Ｆ含有低誘電率ＳｉＯ２ 膜に隣接してＳｉを過剰に含む高屈折率ＳｉＯ２ 膜を形成することにより、前記低誘電率ＳｉＯ２ 膜から放出されたＦが前記高屈折率ＳｉＯ２ 膜により吸収され、多層配線構造を形成する層間絶縁膜の剥離の問題が抑制され、半導体装置の信頼性が向上する。
【図面の簡単な説明】
【図１】（Ａ），（Ｂ）は従来の多層配線構造を示す図である。
【図２】本発明の原理を説明する図（その１）である。
【図３】本発明の原理を説明する図（その２）である。
【図４】本発明の原理を説明する図（その３）である。
【図５】本発明の第１実施例による半導体装置の構成を示す図である。
【図６】本発明においてＦ含有低誘電率ＳｉＯ2 膜の形成に使われるプラズマＣＶＤ装置の構成を示す図である。
【図７】本発明の第２実施例による半導体装置の構成を示す図である。
【図８】本発明の第３実施例によるＤＲＡＭの構成を示す図である。
【符号の説明】
１，１１，３１，５１，６１ 基板
２，３３ 配線パターン
３ 絶縁膜
４ ＳＯＧ膜
５ パッシベーション膜
６ 高密度プラズマＣＶＤ−ＳｉＯ2 膜
７ プラズマＣＶＤ−ＳｉＯ2 膜
１２，１５ 非ドープＳｉＯ2 膜、下地層
１３，３４Ａ，３４Ｂ，５３，５４，５５，７１ Ｆ含有低誘電率ＳｉＯ2 膜
１４ キャップ層
１６．３６，７３ ＳｉＮパッシベーション膜
３０，５０ 半導体装置
３２ 絶縁膜
３５ 高屈折率ＳｉＯ2 膜
４０ 高密度プラズマＣＶＤ装置
４１ 反応室
４１Ａ コイル
４２ 試料保持台
４３ 静電チャック
４４ 基板
４５，４６ 高周波バイアス電源
５１Ａ，５１Ｂ，６１Ａ，６１Ｂ，６１Ｃ 拡散領域
５２，６５，６７，６９ 層間絶縁膜
５２Ａ，５２Ｂ，５４Ａ，５４Ｂ，６５Ａ，６７Ａ，６７Ｂ コンタクトホール
５２ａ，５２ｂ Ｗプラグ
５３ａ，５４ａ，５５ａ ＳｉＮエッチングストッパ層
５３ｂ，５４ｂ，５５ｂ，７２ 高屈折率ＳｉＯ2 膜
５３Ａ，５３Ｂ，５５Ａ，５５Ｂ 配線溝
５３Ｃ，５３Ｄ，５５Ｃ，５５Ｄ Ｃｕ配線パターン
６０ ＤＲＡＭ
６２ ｐウェル
６３ フィールド酸化膜
６４，６６ ＳｉＮ膜
６４Ａ，６４Ｂ ゲート電極
６８ 対向電極
７０ 配線パターン
７０ａ ＴｉＮ／Ｔｉバリア膜
７０ｂ 導体パターン
７０ｃ 反射防止膜

Claims (25)

  1. 基板と、
    前記基板上に形成されたFを含む層間絶縁膜と、
    前記Ｆを含む層間絶縁膜の中に埋め込まれたＣｕ配線と、
    前記Ｆを含む層間絶縁膜の上に形成され、Ｎを含む膜よりなる配線保護膜と、
    前記Ｆを含む層間絶縁膜と前記配線保護膜の間に形成され、前記Ｆを含む層間絶縁膜よりも大きい屈折率を有する高屈折率絶縁膜と、
    を有し、
    前記高屈折率絶縁膜は、Ｓｉを過剰に含みＦを含まないＳｉ酸化膜であり、
    前記配線保護膜は、前記Ｃｕ配線に接して、前記Ｃｕ配線の表面の少なくとも一部を覆うように形成されたことを特徴とする半導体装置。
  2. 基板と、
    前記基板上に形成されたFを含む層間絶縁膜と、
    前記Ｆを含む層間絶縁膜の中に埋め込まれたＣｕ配線と、
    前記Ｆを含む層間絶縁膜の上に形成され、Ｎを含む膜よりなる配線保護膜と、
    前記Ｆを含む層間絶縁膜と前記配線保護膜の間に形成され、前記Ｆを含む層間絶縁膜よりも大きい屈折率を有する高屈折率絶縁膜と、
    を有し、
    前記高屈折率絶縁膜は、Ｓｉを過剰に含みＦを含まないＳｉ酸化膜であり、
    前記高屈折率絶縁膜は、その表面が前記Ｃｕ配線の表面と同一の平面内に位置するように形成され、
    前記Ｃｕ配線の表面と前記高屈折率絶縁膜の表面は平坦な面を構成することを特徴とする半導体装置。
  3. 基板と、
    前記基板上に形成されたＦを含む層間絶縁膜と、
    前記Ｆを含む層間絶縁膜の中に埋め込まれたＣｕ配線と、
    前記Ｆを含む層間絶縁膜の上に形成され、Ｎを含む膜よりなる配線保護膜と、
    前記Ｆを含む層間絶縁膜と前記配線保護膜の間に形成され、前記Ｆを含む層間絶縁膜よりも大きい屈折率を有する高屈折率絶縁膜と、
    を有し、
    前記高屈折率絶縁膜は、Ｓｉを過剰に含みＦを含まないＳｉ酸化膜であり、
    前記Ｆを含む層間絶縁膜及び前記高屈折率絶縁膜が、前記Ｃｕ配線の側面の領域に、積層されて形成され、
    前記高屈折率絶縁膜は、その表面が前記Ｃｕ配線の表面と同一の平面内に位置するように形成され、
    前記Ｃｕ配線の表面と前記高屈折率絶縁膜の表面は平坦な面を構成し、
    前記配線保護膜は、前記Ｃｕ配線及び前記高屈折率絶縁膜に接して、前記Ｃｕ配線の表面の少なくとも一部を覆うように、前記平坦な面の上に形成されたことを特徴とする半導体装置。
  4. 前記配線保護膜は、Ｎを含む絶縁膜よりなることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
  5. 前記Ｎを含む絶縁膜は、Ｓｉ窒化膜よりなることを特徴とする請求項４記載の半導体装置。
  6. 前記配線保護膜の上に形成された、Ｆを含む第２の層間絶縁膜をさらに有し、
    前記配線保護膜は、前記Ｆを含む第２の層間絶縁膜に対するエッチングストッパ膜を構成することを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
  7. 前記配線保護膜は、前記Ｆを含む層間絶縁膜よりも大きい屈折率を有する絶縁膜よりなることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
  8. 前記配線保護膜は、前記高屈折絶縁膜よりもさらに大きい屈折率を有する絶縁膜よりなることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
  9. 前記高屈折率絶縁膜は、１．４８以上の屈折率を有する膜であることを特徴とする請求項１記載の半導体装置。
  10. 前記Ｆを含む層間絶縁膜は、Ｆを含むＳｉ酸化膜よりなることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
  11. 前記Ｆを含む層間絶縁膜は、前記配線と接するように形成されたことを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
  12. 前記Ｆを含む層間絶縁膜は、
    第１のＦ含有率を有する第１の絶縁層と、
    第１の絶縁層の上に形成され、前記第１のＦ含有率よりも小さい第２のＦ含有率を有する第２の絶縁層と、
    を含むことを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
  13. 前記Ｃｕ配線は、ダマシン法によって形成された配線であることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
  14. 基板上に配線を形成する第１の工程と、
    前記配線を、第１の屈折率を有しＦを含む層間絶縁膜で覆う第２の工程と、
    前記Ｆを含む層間絶縁膜上に、前記第１の屈折率よりも大きい第２の屈折率を有する高屈折率絶縁膜を形成する第３の工程と、
    前記高屈折率絶縁膜上に、Ｎを含む膜よりなる配線保護膜を形成する第４の工程と
    を含み、
    前記第２の工程は、
    基板バイアスを加えない条件の下で、プラズマＣＶＤ法によって前記Ｆを含む層間絶縁膜を形成する工程と、
    基板バイアスを加える条件の下で、プラズマＣＶＤ法によって前記Ｆを含む層間絶縁膜を形成する工程と、
    を含み、
    前記第３の工程は、前記高屈折率絶縁膜としてＳｉを過剰に含みＦを含まないＳｉ酸化膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  15. 前記第３の工程は、プラズマＣＶＤ法によって前記Ｓｉを過剰に含みＦを含まないＳｉ酸化膜を形成する工程を含むことを特徴とする請求項１４記載の半導体装置の製造方法。
  16. 前記第２の工程は、前記Ｆを含む層間絶縁膜を前記配線と接するように形成する工程を含むことを特徴とする請求項１４記載の半導体装置の製造方法。
  17. 前記第４の工程は、前記配線保護膜として、プラズマＣＶＤ法によってＳｉ窒化膜を形成する工程を含むことを特徴とする請求項１４記載の半導体装置の製造方法。
  18. 基板上に第１の屈折率を有しＦを含む層間絶縁膜を形成する第１の工程と、
    前記Ｆを含む層間絶縁膜上に、前記第１の屈折率よりも大きい第２の屈折率を有する高屈折率絶縁膜を形成する第２の工程と、
    前記Ｆを含む層間絶縁膜及び前記高屈折率絶縁膜を貫く配線溝を形成する第３の工程と、
    前記配線溝を導電体によって埋めるように前記高屈折率絶縁膜上に前記導電体を堆積させる第４の工程と、
    化学機械研磨法によって前記高屈折率絶縁膜の表面から前記導電体を除去することによって、前記配線溝内に配線を形成する第５の工程と、
    前記高屈折率絶縁膜及び前記配線の表面に、Ｎを含む膜よりなる配線保護膜を形成する第６の工程と
    を含み、
    前記第２の工程は、前記高屈折率絶縁膜として、Ｓｉを過剰に含みＦを含まないＳｉ酸化膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  19. 前記第２の工程は、プラズマＣＶＤ法によって前記Ｓｉを過剰に含みＦを含まないＳｉ酸化膜を形成する工程を含むことを特徴とする請求項１８記載の半導体装置の製造方法。
  20. 前記第６の工程は、前記配線保護膜として、プラズマＣＶＤ法によってＳｉ窒化膜を形成する工程を含むことを特徴とする請求項１８記載の半導体装置の製造方法。
  21. 前記配線保護膜上にさらに前記Ｆを含む層間絶縁膜を形成する第７の工程と、
    前記配線保護膜をエッチングストッパ膜として、前記配線保護膜上に形成した前記Ｆを含む層間絶縁膜を貫く配線溝を形成する第８の工程と
    を含むことを特徴とする請求項１８記載の半導体装置の製造方法。
  22. 前記第４の工程は、前記配線溝をＣｕによって埋めるように前記高屈折率絶縁膜上に前記導電体としてＣｕを堆積させる工程を含むことを特徴とする請求項１８記載の半導体装置の製造方法。
  23. 前記第５の工程は、前記高屈折率絶縁膜の表面と前記配線溝内により形成されるＣｕ配線の表面が実質的に同一の平面内に位置し、前記高屈折率絶縁膜の表面と前記Ｃｕ配線の表面が実質的に平坦な面を構成するように、前記高屈折率絶縁膜の表面からＣｕを除去する工程を含むことを特徴とする請求項２２記載の半導体装置の製造方法。
  24. 前記第６の工程は、前記配線保護膜を、前記配線溝内により形成されるＣｕ配線に接して、前記Ｃｕ配線の表面の少なくとも一部を覆うように形成する工程を含むことを特徴とする請求項２２記載の半導体装置の製造方法。
  25. 前記第４の工程は、前記配線溝をＣｕによって埋めるように前記高屈折率絶縁膜上に前記導電体としてＣｕを堆積させる工程を含み、
    前記第５の工程は、前記高屈折率絶縁膜の表面と前記配線溝内により形成されるＣｕ配線の表面が実質的に同一の平面内に位置し、前記高屈折率絶縁膜の表面と前記Ｃｕ配線の表面が実質的に平坦な面を構成するように、前記高屈折率絶縁膜の表面からＣｕを除去する工程を含み、
    前記第６の工程は、前記配線保護膜を、前記Ｃｕ配線に接して、前記Ｃｕ配線の表面の少なくとも一部を覆うように、前記平坦な面の上に形成することを特徴とする請求項２２記載の半導体装置の製造方法。
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