KR20000047456A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

F를 함유하는 저유전율 SiO2막을 층간 절연막으로서 가지는 반도체 장치에 서 막의 박리를 억제한다.
상기 F를 함유하는 저유전율 SiO2막의 상하 적어도 한쪽에 상기 저유전율 SiO2막보다도 굴절률이 큰 고굴절률 SiO2막을 형성한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND FABRICATING METHOD THEREOF}
본 발명은 일반적으로 반도체장치 및 그 제조에 관한 것으로, 특히 고속 동작에 알맞은 유전율이 낮은 층간 절연막을 갖는 반도체장치 및 그 제조방법에 관한다. 다수의 반도체장치를 집적한 반도체 집적회로 장치에서는, 단일의 기판 상에 형성된 다수의 반도체 장치 사이를 전기적으로 접속하여 소망하는 동작을 행하는 반도체 집적회로 장치를 형성하기 위해서 다층 배선 구조가 사용된다. 다층 배선 구조에서는 제 1 층을 구성하는 배선 패턴을 층간 절연막으로 덮고, 이러한 층간 절연막 상에 제 2 층의 배선 패턴을 형성한다. 또한 상기 제 2 층째의 배선 패턴 상에 제 2 층째의 층간 절연막을 형성하고, 그 위에 제 3 층째의 배선 패턴을 형성하여도 좋다.
이러한 다층 배선 구조를 특히 고속 동작이 요구되는 논리 집적회로나 고속 기억 장치에 적용하는 경우, 층간 절연막을 구성하는 절연막의 유전율은 가능한 한낮은 것이 바람직하다. 특히 0.3μm 치수 이하의 초미세화 반도체 장치에서는 4층 이상의 다층 배선 구조가 사용되게 되고 있지만, 종래의 다층 배선 구조에서는 층간 절연막으로서 평행 평판 플라즈마 CVD 법 또는 열 CVD 법에 의해 형성된 유전율이 4.1이상의 Si02막, 또는 S0G막이 사용되고 있고, 층간 절연막을 개재한 배선 패턴 사이의 정전 유도에 의해 임피던스의 증대 및 이것에 따른 응답 속도의 지연이나 소비전력의 증대 등의 심각한 문제가 생기고 있었다.
이것에 대하여 종래부터 F를 도프한 저유전율 Si02막을 고밀도 플라즈마를 사용한 플라즈마 CVD 법에 의해 퇴적하고, 이것을 필요에 따라서 화학 기계 연마( CMP)함으로써 평탄한 층간 절연막을 형성함으로써 저유전율 다층 배선 구조를 형성하는 것이 행하여지고 있다. 실제로 Si02막에 F(불소)를 첨가함으로써, 층간 절연막의 유전율을 3.4∼ 3.5 정도까지 저하시키는 것이 가능하다.
도 1a,b는 종래의 전형적인 다층 배선 구조(10A 및 10B)의 예를 나타낸다.
도 1a를 참조하면 다층 배선 구조(10A)는 트랜지스터 등의 활성 소자를 포함한 층간 절연막(도시하지 않음)으로 덮인 기판(1) 상에 형성되고, 상기 기판(1) 상에 형성된 Al 또는 Al합금으로 되는 배선 패턴(2)과, 상기 기판(1) 상에 전형적으로는 플라즈마 CVD 법에 의해 상기 배선 패턴(2)을 따라서 이것을 덮어서 형성된 SiO2막(3)과, 상기 Si02막(3)을 덮는 S0G 등의 평탄화 층간 절연막(4)과, 상기 평탄화 층간 절연막(4) 상에 플라즈마 CVD 법에 의해 형성된 Si02막(5)을 포함한다.
한편 도 1b의 다층 배선 구조(10B)에서는, 상기 기판(1) 상의 배선 패턴(2)이 고밀도 플라즈마 CVD 법에 의해 형성된 Si02막으로 되는 평탄화 층간 절연막(6)으로덮이고, 상기 평탄화 Si02막(6)이 플라즈마 CVD 법에 의해 형성된 Si02막(7)으로 덮인다.
도 1a, 1b의 다층 배선 구조(10A, 10B)의 어느 것이나, 상기 Si02막(5) 또는 Si02막(7)은 SiN 등으로 되는 패시베이션막(도시하지 않음)으로 덮인다.
한편 먼저 설명한 바와 같이, 이들 다층 배선 구조에서는, Si02막(3,4 또는 6)의 유전율의 값이 일반적으로 4.1 또는 그 이상으로 되고, 그 때문에 특히 소위 서브 미크론 디바이스 등의 초미세화 반도체 장치에서는, 층간 절연막(3,4 또는 6)의 기생 용량에 기인하는 배선 지연의 문제가 현저하게 된다. 또 이들 초미세화된 반도체 장치에서는 클럭 속도를 증대시키기가 곤란하다.
이에 대하여 먼저도 설명한 바와 같이, 층간 절연막(3,4 또는 6)으로서 F를 첨가한 Si02막을 사용하면 층간 절연막의 유전율이 3.4∼ 3.5정도까지 감소하여, 초미세화 반도체 장치에서 동작 속도를 향상시킬 수 있다. 그러나 종래의 F첨가 Si02막을 사용한 층간 절연막은 일반적으로 배선 패턴에 대한 밀착력이 떨어지고, 이 때문에 벗겨지기 쉬운 문제가 있었다.
그래서 본 발명은 상기의 과제를 해결한 신규이고 유용한 반도체 장치 및 그 제조방법을 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는 F첨가 SiO2막으로 되는 저유전율 층간 절연막을 포함하는 다층 배선 구조를 구비한 반도체 장치에서, 상기 다층 배선 구조의 밀착성을 향상시켜 반도체 장치의 신뢰성을 향상시키는 것에 있다.
도 1a,1b는 종래의 다층 배선구조를 나타내는 도면.
도 2는 본 발명의 원리를 설명하는 도면(그 1).
도 3은 본 발명의 원리를 설명하는 도면(그 2).
도 4는 본 발명의 원리를 설명하는 도면(그 3).
도 5는 본 발명의 제 1 실시예의 반도체 장치의 구성을 나타내는 도면.
도 6은 본 발명에서 F함유 저유전율 SiO2막의 형성에 사용되는 플라즈마 CVD장치의 구성을 나타내는 도면.
도 7은 본 발명의 제 2 실시예에 의한 반도체 장치의 구성을 나타내는 도면.
도 8은 본 발명의 제 3 실시예에 의한 DRAM의 구성을 나타내는 도면.
[부호의 설명]
1, 11, 31, 51, 61 … 기판
2, 33 … 배선 패턴
3 … 절연막
4 … S0G막
5 … 패시베이션막
6 … 고밀도 플라즈마 CVD- Si02막
7 … 플라즈마 CVD- Si02막
12, 15 … 비도프 Si02막, 하지층
13, 34A, 34B, 53, 54, 55, 71 … F함유 저유전율 Si02막
14 … 캡층
16, 36, 73 … SiN 패시베이션막
30, 50 … 반도체 장치
32 … 절연막
35 … 고굴절률 Si02막
40 … 고밀도 플라즈마 CVD 장치
41 … 반응실
41A … 코일
42 … 시료 지지대
43 … 정전척
44 … 기판
45, 46 … 고주파 바이어스 전원
51A, 51B, 61A, 61B, 61C … 확산 영역
52, 65, 67, 69 … 층간 절연막
52A, 52B, 54A, 54B, 65A, 67A, 67B … 콘택트홀
52a, 52b …W 플러그
53a, 54a, 55a … SiN 에칭 스토퍼층
53b, 54b, 55b, 72 … 고굴절률 SiO2막
53A, 53B, 55A, 55B … 배선홈
53C, 53D, 55C, 55D … Cu 배선 패턴
60 … DRAM
62 … p웰
63 … 필드 산화막
64, 66 … SiN막
64A, 64B … 게이트 전극
68 … 대향 전극
70 … 배선 패턴
70a … TiN/Ti 배리어막
70b … 도체 패턴
70c … 반사 방지막
본 발명은 상기 과제를
청구항 1에 기재한 바와 같이,
기판과,
상기 기판 상에 형성된 다층 배선 구조를 구비한 반도체 장치에 있어서,
상기 다층 배선 구조는
배선 패턴과,
상기 배선 패턴을 덮어서 형성된 F를 함유한 층간 절연막을 포함하고,
또한 상기 F를 함유한 층간 절연막의 위 또는 밑의 적어도 한쪽에, 상기 F를 함유한 층간 절연막보다도 굴절률이 큰 고굴절률 절연막을 포함하는 것을 특징으로 하는 반도체 장치에 의해, 또는
청구항 2에 기재한 바와 같이,
상기 고굴절률 절연막은 Si를 과잉하게 함유한 Si02막으로 되는 것을 특징으로 하는 청구항 1기재의 반도체 장치에 의해, 또는
청구항 3에 기재한 바와 같이,
상기 층간 절연막은 또한 패시베이션막으로 덮여 있는 것을 특징으로 하는 청구항 1 또는 2기재의 반도체 장치에 의해, 또는
청구항 4에 기재한 바와 같이,
상기 고굴절률 절연막에 인접하여 굴절률이 더 높은 별도의 절연막을 갖는 것을 특징으로 하는 청구항 1∼ 3중, 어느 한 항 기재의 반도체 장치에 의해, 또한
청구항 5에 기재한 바와 같이,
다층 배선 구조를 갖는 반도체 장치의 제조 방법에 있어서,
상기 다층 배선 구조를 형성하는 공정은
배선 패턴을 제 1 굴절률을 갖는 F를 함유한 층간 절연막으로 덮는 공정과,
상기 F를 함유한 층간 절연막 상에 상기 제1 굴절률보다도 큰 제 2 굴절률을 갖는 고굴절률 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법에 의해, 또는
청구항 6에 기재한 바와 같이,
상기 고굴절률 절연막을 형성하는 공정은 Si를 과잉하게 함유한 Si02막을 형성하는 플라즈마 CVD 공정을 특징으로 하는 청구항 5기재의 반도체 장치의 제조방법에 의해 해결한다.
[작용]
본 발명의 발명자는 도 2에 나타낸 다층막 구조를 갖는 시료(20A)에 대하여 N2분위기중에서 여러가지의 시간 가열 처리를 행하여, 다층막 구조 중의 막 박리의 발생 상황을 조사하였다. 아래 표 1은 이러한 가열 처리 실험의 결과를 나타낸다.
우선 도 2를 참조하면, 시료(20A)는 Si기판(11) 상에 고밀도 플라즈마 CV
D 법에 의해 약 800nm의 두께로 형성된 굴절률이 약 1.46의 비도프 Si02막(12)을 함유하고 상기 비도프 Si02막(12) 상에는 SiF4를 원료로서 사용하여 기판을 고주파 바이어스하는 일이 없이 실행되는 고밀도 플라즈마 CVD 법에 의해 유전율이 약 3.4의 F 첨가 Si02막(13)이 약 650nm의 두께로 형성된다. 다만 상기 F첨가 Si02막(13)을 통상 행하여지고 있는 바와 같은 고주파 바이어스를 인가한 고밀도 플라즈마 CVD 법에 의해 형성한 경우에는, 얻어지는 Si02막의 막질이 흡습성에 의해 불안정하게 되기 때문에 유전율을 3.6 이하로 저하시키기가 곤란하다. 이 때문에 상기 Si02막(13)의 퇴적은 먼저 설명한 바와 같이 기판의 고주파 바이어스를 행하는 일이 없이 실행된다.
아래 표 2에는 뒤에 설명하는 ICP 형 플라즈마 CVD 장치를 사용한 경우의 상기 F 첨가 저유전율 Si02막(13)을 형성하는 조건을 나타낸다.
ICP 형 플라즈마 CVD 장치 사용
기판온도 300∼ 450℃
반응실 내압 0.8∼ 1.3Pa
고주파 전력 3.0∼ 4.5kW
플라즈마밀도 10×e9cm-3이상
SiH4유량 5∼ 30cc/min
O2유량 200cc/min
SiF4 65∼ 90cc/min
또한 상기 F첨가 Si02막(13) 상에는 여러가지 방법으로 캡층(14)이 형성되고, 상기 캡층(14) 상에는 상기 비도프 Si02막(12)과 같은 비도프 SiO2막(15)이 약 600n m의 두께로 형성된다. 또 상기 비도프 Si02막(15) 상에는 약 500nm 두께의 SiN막(16)이 형성된다. 또한 이렇게 하여 얻어진 시료(10)를 400℃의 N2분위기 중에서, 여러가지 시간으로 열처리하여 박리의 발생을 조사하였다.
앞의 표 l중 실험 A는 상기 캡층(14)으로서 통상의 평행 평판 플라즈마 CVD 장치 중에서 두께가 100nm이고 굴절률이 1.46인 Si02막을, SiH4, 02및 N20을 사용하여 표 3에 나타낸 조건하에서 형성한 경우의 열처리 시험의 결과를 나타내지만, 시료 제작 직후에는 박리는 생기지 않았던 것에 반해, 180분간의 열처리에 의해 SiN 막(16)의 박리가 생기는 것이 확인되었다.
평행 평판형 플라즈마 CVD 장치 사용
기판 온도 350∼ 400℃
반응실 내압 300∼ 350Pa
고주파 전력 1.1kW
SiH4유량 300cc/min
N2O 유량 9500cc/min
N2유량 1500cc/min
이것에 대해 표 1중 실험B는 통상의 평행 평판 플라즈마 CVD 장치중에서, 두께가 100nm이고 굴절률이 1.49의 Si02막을 상기 캡층(14)으로 하여 표 4의 조건에서 형성한 경우의 결과를 나타내지만, 이 경우에는 180분간의 열처리를 행하여도 박리는 생기지 않는 것을 알 수 있다.
평행 평판형 플라즈마 CVD 장치 사용
기판 온도 350∼ 400℃
반응실 내압 200∼ 300Pa
고주파 전력 1.0kW
SiH4유량 350cc/min
N2O 유량 9500cc/min
N2유량 1500cc/min
또한 표 1중 실험 C는 통상의 평행 평판 플라즈마 CVD 장치 중에서, 두께가 100nm이고 굴절률이 1.51인 Si02막을 상기 캡층(14)으로 하여 아래 표 5의 조건에서 형성한 경우의 결과를 나타내지만, 이 경우에도 180분간의 열처리를 행하여도 박리는 생기지 않은 것을 알 수 있다.
평행 평판형 플라즈마 CVD 장치 사용
기판 온도 350∼ 400℃
반응실 내압 200∼ 300Pa
고주파 전력 0.4kW
SiH4유량 150cc/min
N2O 유량 3800cc/min
N2유량 3800cc/min
한편 상기 캡층(14)을 TE0S를 원료로 한 플라즈마 CVD 법에 의해 아래 표 6의 조건하에서 굴절률이 1.46인 Si02막의 형태로 형성한 경우에는, 표 1의 실험D∼ G에 나타낸 바와 같이 두께가 100∼ 400nm 범위의 어느 경우에서도 열처리 개시로부터 30분 후에는 SiN막(16)의 박리가 생기는 것이 확인되었다. 실험D∼ G의 어느 경우에 있어서도, 형성되는 캡층(14)은 Si02로 되는 1.46의 굴절률을 갖는다.
평행 평판형 플라즈마 CVD 장치 사용
기판 온도 300∼ 400℃
반응실 내압 250∼ 400Pa
고주파 전력 1.0kW
TEOS 유량 2.1cc/min
O2유량 9500cc/min
또한 표 1의 실험 H∼ I에 나타낸 바와 같이, 상기 캡층(14)을 TE0S- Si02막과 플라즈마 CVD 법에 의해 아래 표 7의 조건하에서 형성되는 굴절률이 1.58의 Si0N막과의 복합막으로 한 경우에는, 열처리 개시 후 90분에는 상기 SiN막(16)에서 박리가 생기는 것을 알 수 있다.
평행 평판형 플라즈마 CVD 장치 사용
기판 온도 300∼ 350℃
반응실 내압 350∼ 450Pa
고주파 전력 220∼ 250W
SiH4유량 40cc/min
N2O 유량 170cc/min
N2유량 2000cc/min
또 표 1의 실험J∼ L에 나타낸 바와 같이, 상기 캡층(14)을 상기 표 3의 조건에서 형성된 굴절률이 1.46이고 두께가 200nm의 Si02막, 또는 상기 표 6의 조건에서 형성된 굴절률이 1.46이고 두께가 200nm인 TE0S- SiO2막과 플라즈마 CVD 법에 의해 아래 표 8의 조건에서 형성된 굴절률이 1.65이고 두께가 50 또는 100nm의 Si0N막과의 복합막으로 한 경우에도, 열처리 개시로부터 늦어도 180분 후에는 상기 SiN막(16)의 박리가 생긴다.
평행 평판형 플라즈마 CVD 장치 사용
기판 온도 300∼ 350℃
반응실 내압 350∼ 450Pa
고주파 전력 220∼ 250W
SiH4유량 40cc/min
N2O 유량 170cc/min
N2유량 2000cc/min
또한 본 발명의 발명자는 같은 N2분위기 중의 가열 처리 실험을 도 3에 나타낸 구성의 시료(20B)에 대해서도 행하였다. 다만 도 3중 도 2의 구조와 대응하는 부분에는 동일한 참조 부호를 붙이고 설명을 생략한다.
도 3을 참조하면, 상기 Si기판(11) 상에는 도 2의 비도프 Si02막에 대응하는 하지층(12)을 개재하여 F첨가 Si02막(13)이 표 2에 나타낸 조건하에서 약600nm의 두께로 형성되고, 상기 F첨가 Si02막(13) 상에 캡층(14)이 형성된다.
아래 표 9는 도 3의 시료(20B)에 대해서 행한 N2분위기중, 400℃ 에서의 가열 처리의 결과를 나타낸다.
실험번호 하층 캡층 퇴적시 90분후 180분후
M USG 500nm(R.I=1.46) PE-SiN 30nm(R.I=2.00) 비검출 박리 박리
N USG 500nm(R.I=1.46) 고 R.I SiO2100nm+PE-SiN 30nm 비검출 비검출 비검출
O PE-SiN 30nm PE-SiN 30nm 비검출 비검출 비검출
400℃ N2어닐
표 9중 실험 M에서는 상기 하지층(12)으로서 비도프 Si02막을 플라즈마 CVD 법에 의해, 먼저 표 3으로 설명한 조건하에서 약 500nm의 두께로 형성하고, 다음에 상기 F첨가 Si02막(13)을 앞의 표 2의 조건하에서 약 600nm의 두께로 형성한 후, 상기 캡층(14)을 굴절률이 2.00인 SiN막을 플라즈마 CVD 법에 의해 30nm의 두께로 퇴적함으로서 형성한다.
한편 실험 N에서는 상기 실험 M과 같은 하지층(12) 및 F첨가 Si02막(13) 상에, 캡층(14)을 앞서 표 4에서 설명한 조건하에서 굴절률이 1.49의 Si02막을 약 100nm의 두께로 퇴적하고, 다시 그 위에 실험 M과 같은 SiN막을 약 30nm의 두께로 퇴적함으로써 형성한다. 또 실험 O에서는 상기 하지층(12) 및 캡층(14)을 SiN막을 플라즈마 CVD 법에 의해 약 30nm의 두께로 퇴적함으로써 형성한다.
표 9에서는 실험 M에서 90분의 열처리로 박리가 생기는 것을 나타내지만, 실험 N 및 실험 0에서는 박리의 발생은 관찰되지 않았다.
도 2의 시료(20A)에 대하여 행한 표 1의 실험에서는 박리는 모두 치밀한 SiN 막(16)에서 생기고 있지만, 이것은 열처리의 결과 F를 함유한 Si02막(13)으로부터 F가 방출되고, 이것이 상기 SiN막(16) 밑에 축적함으로써 생기는 것으로 해석된다 . 한편 표 1의 실험 B, C 또는 표 9의 실험 N에서는 상기 F첨가 Si02막(13)에 인접하여 고굴절률 Si02막으로 되는 캡층(14)을 형성함으로써 박리의 발생이 회피되는 것을 알수 있지만, 이것은 F첨가 Si02막(13)으로부터 방출된 F가 이러한 고굴절률 Si02캡층(14)에 의해 포획되는 것을 시사하고 있다.
도 4는 이와 같이 상기 캡층(14)으로서 형성한 굴절률이 1.46의 플라즈마 CVD- Si02막과 굴절률이 1.51의 플라즈마 CVD- Si02막의 FTIR(Fourier Transform Infra- red) 흡수 스펙트럼을 나타낸다.
도 4를 참조하면, 어떤 막에서도 1100 cm-1전후의 파수의 위치에서 Si- 0결합에 대응하는 강한 흡수 피크가 관측되지만, 굴절률이 1.51의 막에서는 약 2200 cm-1인 파수의 위치에 Si- H 결합에 대응하는 흡수 피크가, 또 약 3400cm-1의 파수의 위치에 Si- 0H결합에 대응하는 흡수 피크가 관측된다. 즉, 도 4의 결과는 상기 고굴절률 Si02막 중에는 과잉의 Si가 함유되어 있는 것을 나타내고 있으며, 이것으로부터 상기 표 1의 실험 B 또는 C의 결과, 또는 표 9의 실험 N의 결과는 이러한 고굴절률 Si02막 중의 과잉의 Si가 F함유 Si02막으로부터 방출된 F를 포획하는 효과를 나타내고 있는 것으로 해석된다. 또한 도 4의 스펙트럼에서는 굴절률이 1.46의 플라즈마 CVD- Si02막에서 관측되는 파수가 약 800cm-1의 피크가 굴절률이 1.51의 막에서는 약 900cm-1의 위치로 시프트하고 있는 것을 알 수 있다.
즉 본 발명에 의하면 F를 함유한 Si02막을 갖는 반도체 장치에서 상기 F를 함유한 Si02막의 위 또는 아래로 고굴절률을 가지며 과잉의 Si를 함유하는 고굴절률 Si02막을 배설함으로써, 가령 상기 반도체 장치가 가열 처리되어도 상기 F를 함유한 Si02막으로부터 F가 방출되어도, 방출된 F가 상기 고굴절률 SiO2막에 포획되므로 다층 배선 구조를 구성하는 층간 절연막 또는 패시베이션막의 박리의 문제를 회피할수 있다.
발명의 실시형태
[제 1 실시예]
도 5는 본 발명의 제 1 실시예에 의한 다층 배선 구조를 갖는 반도체 장치(30)의 구성을 나타낸다.
도 5를 참조하면, 반도체 장치(30)는 Si기판(31)과 상기 Si기판(31) 상에 M0S 트랜지스터 등의 활성소자를 덮어서 형성된 CVD- Si02막(32)을 포함하고, 상기 Si02막(32) 상에는 Al 또는 Al 합금으로 되는 배선 패턴(33)이 형성되어 있다. 또한 상기 배선 패턴(33)은 도 6에 나타낸 ICP(유도결합)형 플라즈마 CVD 장치(40)에 의해 형성되는 F를 도프한, 전형적으로는 유전율이 3.4∼ 3.5 정도의 저유전율 Si02막(34)으로 덮인다.
도 6을 참조하면, 상기 ICP형 플라즈마 CVD 장치(40)는 SiH4, SiF4, 02등의 기상 원료를 Ar 등의 캐리어 가스와 함께 도입되는 반응실(41)을 가지며, 상기 반응실(41) 내에는 시료대(42) 상에 정전척(43)을 개재하여 퇴적이 되는 기판(44)이 지지된다. 따라서 상기 반응실(41)에 상기 SiH4, SiF4, 02등의 기상원료를 도입하여, 상기 기판(44)을 고주파 전원(45)에 의해 구동하고 동시에 상기 반응실(41)의 외측에 설치된 코일(41A)을 별도의 고주파 전원(46)에 의해 구동함으로써, 상기 반응실(41) 내에 고밀도 플라즈마를 형성할 수 있다. 또 상기 시료대(42) 내에는 냉각 기구(42A)가 형성되어 퇴적시의 기판 온도가 제어된다.
본 실시예에서는 상기 배선 패턴(33)이 형성된 후, 도6의 CVD 장치(40) 내에서 먼저 설명한 표 2의 조건하에서 Si02막의 퇴적을 행하고, 상기 배선 패턴(33)을 덮어서 F를 약 12 원자% 정도 함유한 F첨가 Si02막(34A)을 전형적으로는 약 100nm의 두께로 형성한다. 그 때 상기 플라즈마 CVD 장치(40)에서 상기 고주파 전원(45)에의한 기판 바이어스를 사용하지 않음으로써, 상기 F첨가 SiO2막(34A)으로서 F농도가 높고 유전율이 3.4정도로 낮게, 더구나 흡습성이 낮은 바람직한 특징을 갖는 막이 얻어진다.
한편 상기 F첨가 Si02막(34A)은 기판 바이어스 없이 형성되기 때문에, 상기배선 패턴(33) 상의 스텝 커버리지는 일반적으로 불충분하고, 이 때문에 본 실시예에서는 상기 Si02막(34A) 상에 별도의 F첨가 Si02막(34B)을 도 6의 ICP 형 플라즈마 CVD 장치를 사용해서, 다만 상기 고주파 전원(45)을 예컨대 1200W로 구동함으로써 기판 바이어스를 가하면서 전형적으로는 약 800nm의 두께로 퇴적한다. 그 때 SiF4원료의 공급을 다소 억제함으로써 상기 Si02막(34B)을 F를 약 8원자 % 정도 함유하도록 한다. Si02막(34B) 중의 F 함유량이 이 정도이면, 막(34B)은 기판의 고주파 바이어스의 존재하에서 형성한 경우에도 안정하고 흡습성도 낮다. 한편 막( 34B)자체의 유전율은 F의 함유량이 낮기 때문에 막(34A)의 값보다는 약간 높지만, 배선 패턴(33)에 직접 접하는 일이 없기 때문에, 층간 절연막(34)의 실효적인 기생용량은 효과적으로 억제된다.
또한 도 5의 구조(30)에서는, 상기 층간 절연막(34B) 상에 평행 평판형 플라즈마 CVD 장치 중에서 앞의 표 4의 조건에서 형성된 굴절률이 1.49 이상의 Si02의 스토이키오메트리(stoichiometry) 조성에 대해 Si가 풍부한 조성을 갖는 고굴절률 Si02막(35)이 전형적으로는 100nm의 두께로 형성되고 또한 상기 Si02막(35) 상에는 굴절률이 약 2.0인 SiN막(36)이 마찬가지로 평행 평판형 플라즈마 CVD 장치에 의해 형성된다.
이러한 구성의 다층 배선 구조에서는, 상기 F함유 Si02막(34A) 또는 Si02막(34B)에서 방출된 F가 상기 고굴절률 Si02막(35)에 의해 포획되는 것으로 생각되며, 앞의 표 1의 실험예 B, C 또는 표 9의 실험예 N에 나타낸 바와 같이 다층 배선 구조, 특히 SiN막(36)의 박리가 효과적으로 억제된다. 또 상기 고굴절률 Si02막(35)으로서는, 굴절률이 1.48 이상의 것이면 본 발명의 목적으로 사용 가능하다.
[제 2 실시예]
도 7은 소위 듀얼 다마신(dual damascene)법을 사용한 다층 배선 구조를 갖는 본 발명의 제 2 실시예에 의한 반도체 장치(50)의 구성을 나타낸다.
도 7을 참조하면, 상기 반도체 장치(50)는 확산 영역(51A, 51B)을 갖는 Si 기판(51) 상에 형성되어 있으며, 상기 Si기판(51)은 도 2의 구조(20A)의 상기 Si02막(12)에 대응하는 비도프 Si02로 되는 층간 절연막(52)으로 덮인다. 상기 층간 절연막(52) 중에는 상기 확산 영역(51A, 51B)을 노출하는 콘택트홀(52A, 52B)이 형성되고 상기 층간 절연막(52) 상에는 상기 콘택트홀(52A, 52B)을 각각 노출하는 배선홈(53A 및 53B)이 형성된 F첨가 Si02로 되는 저유전율 층간 절연막(53)이 형성된다.
상기 콘택트홀(52A, 52B)은 각각 W 플러그(52a, 52b)로 메워지고, 한편 상기 배선홈(53A, 53B)은 각각 Cu배선 패턴(53C, 53D)으로 메워진다. 또 상기 층간 절연막(53)과 그 밑의 층간 절연막(52) 사이에는 에칭 스토퍼로서 사용되는 SiN막(53a)이 형성되고, 또한 상기 층간 절연막(53) 상에는 앞서 설명한 굴절률이 1.48 이상, 바람직하게는 1.49 이상의 고굴절률 Si02막(35)에 대응하는 고굴절률 Si02막(53b)이 형성된다. 상기 W 플러그(52a, 52b)는 상기 층간 절연막(52)상에 W층을 상기 콘택트홀(52A 및 52B)을 메워서 퇴적하고, 또한 층간 절연막(52) 상에 잔류하는 W층을 화학 기계 연마(CMP)법에 의해 제거함으로써 형성된다. 마찬가지로, 상기 Cu배선 패턴(53C, 53D)도 상기 층간 절연막(53)상, 보다 정확하게는 상기 고굴절률 Si02막(53b) 상에 상기 배선홈(53A, 53B)을 메워서 Cu층을 퇴적하고, 이것을 화학 기계 연마에 의해 상기 Si02막(53b) 상으로부터 제거함으로써 형성된다.
상기 층간 절연막(53)상, 보다 정확하게는 상기 고굴절률 Si02막(53b) 상에는 다시 에칭 스토퍼가 되는 SiN막(54a)을 개재하여 F를 첨가한 저유전율 Si02로 되는 층간 절연막(54)이 형성되고, 상기 층간 절연막(54) 상에는 상기 Si02막(53b)과 같은 고굴절률 Si02막(54b)이 형성된다. 또한 층간 절연막(54) 상에는 상기 고굴절률 SiO2막(54b) 및 에칭 스토퍼로 되는 SiN막(55a)을 개재하여 F를 첨가한 저유전율 Si02로 되는 층간 절연막(55)이 형성되고, 다시 상기 층간 절연막(55) 상에는 상기 고굴절률 SiO2막(53b, 54b)과 같은 고굴절률 Si02막(55b)이 형성된다.
또한 상기 층간 절연막(55 또는 55b) 중에는 상기 SiN막(55a)을 에칭 스토퍼막으로 하여 배선홈(55A, 55B)이 형성되고, 또한 상기 층간 절연막(54, 54b) 중에는 상기 SiN막(55a)을 하드 마스크로 한 건식 에칭 공정에 의해 상기 SiN막(55a) 중에 형성된 개구부에 대응하여 콘택트홀(54A, 54B)이 형성된다. 상기 콘택트홀( 54A, 54B)은 상기 SiN막(54a)을 노출하지만, 다시 상기 SiN막(54a)를 건식 에칭함으로써 상기 Cu배선 패턴(53C, 53D)이 노출된다.
또한 상기 층간 절연막(55)상, 보다 정확하게는 상기 고굴절률 SiO2막(55b) 상에 Cu층을 상기 배선홈(55A, 55B) 및 콘택트홀(54A, 54B)을 메워서 퇴적하고, 다시 CMP 법에 의해 상기 Si02막(55b) 상에 잔류하는 Cu층을 제거함으로써 상기 배선홈(55A, 55B)을 메우고, 또한 상기 콘택트홀(54A 또는 54B)을 개재하여 상기 배선 패턴(53A 또는 53B)에 콘택트하는 Cu배선 패턴(55C, 55D)이 각각 형성된다.
본 실시예에서도 상기 F첨가 저유전율 Si02막(53, 54 또는 55)에 인접하여 고굴절률 Si02막(53b 또는 54b)을 상기 고굴절률 Si02막(53b 또는 54b)이 대응하는 SiN막(54a 또는 55a) 사이에 개재하도록 형성함으로써, 상기 F첨가 Si02막(53 또는 54)으로부터 방출된 F가 상기 고굴절률 Si02막(53b 또는 54b)에 의해 포획되어, 치밀한 SiN막(54a 또는 55a)의 바로 밑에 축적하는 문제가 회피된다. 그 결과 본 실시예의 다층 배선 구조를 갖는 반도체 장치(50)는 우수한 신뢰성을 나타낸다. 상기 반도체 장치(50)는 논리 집적 회로이어도, 또 DRAM 등의 메모리이어도 좋다.
[제 3 실시예]
도 8은 본 발명의 제 3 실시예에 의한 DRAM(60)의 구성을 나타낸다.
도 8을 참조하면, DRAM(60)은 p형 웰(62)이 형성된 Si기판(61) 상에 형성되고, 상기 기판(61) 상에는 활성 영역을 구획하는 필드 산화막(63)이 형성되어 있다. 또 상기 Si기판(61) 중에는 상기 활성 영역에 대응하여 n+ 형의 확산 영역( 61A∼ 61C)이 형성되고, 다시 상기 기판(61) 상에는 상기 확산 영역(61A, 61B) 사이의 채널 영역을 덮어서 게이트 전극(64A)이 기판(6l)과의 사이에 도시하지 않은 게이트절연막을 개재하여 형성된다. 마찬가지로, 상기 기판(61) 상에는 상기 확산 영역(61B, 61C) 사이의 채널 영역을 덮어서 게이트 전극(64B)이 기판(61)과의 사이에 도시하지 않은 게이트 절연막을 개재하여 형성된다. 또한 상기 필드 산화막(6 3) 상에는 상기 게이트 전극(64A, 64B)과 같은 구성의 워드선(WL)이 연재한다.
상기 게이트 전극(64A, 64B) 및 상기 워드선(WL)은 그 양측 벽면 상에 측벽절연막을 담지하고, 다시 SiN 등의 엷은 절연막(64)으로 덮인다. 또한 상기 절연막(64) 상에는 CVD- Si02등의 평탄화 절연막(65)이 형성되고, 상기 평탄화 절연막 (65) 중에는 상기 확산 영역(61B)을 노출하는 콘택트홀(65A)이 형성된다. 또 상기 평탄화 절연막(65) 상에는 상기 콘택트홀(65A)에서 상기 확산 영역(61B)과 콘택트하는 비트선 전극(BL)이 W 또는 폴리 실리콘 등으로 형성된다.
상기 비트선 전극(BL)은 SiN 등의 얇은 절연막(66)으로 덮이고, 다시 CVD- Si02막 등의 평탄화 절연막(67)이 상기 절연막(66) 상에 형성된다. 또 상기 평탄화절연막(67) 중에는 상기 확산 영역(61A, 61C)이 노출하는 콘택트홀(67A, 67B)이 형성되고, 상기 콘택트홀(67A, 67B)에는 스택드핀(stacked-fin) 형 커패시터(C1, C2)가 형성된다.
상기 스택드핀 형 커패시터(Cl, C2)의 각각은 상기 콘택트홀(67A 또는 67B)에서 상기 확산 영역(61A 또는 61C)과 콘택트하는 폴리 실리콘 축적 전극과, 이것을 덮는 커패시터 유전체막을 가지고, 다시 폴리 실리콘 대향 전극막(68)으로 덮인다. 또 상기 폴리 실리콘 대향 전극막(68) 상에는 S0G 등으로 되는 평탄화 층간절연막(69)이 형성된다.
상기 평탄화막(69) 상에는 TiN/Ti 구조를 갖는 배리어막(70a)과 상기 배리어막(70a) 상에 형성된 Al 또는 Al합금으로 되는 도체 패턴(70b)과, 상기 도체 패턴(7 0b) 상에 형성된 Si0N 등의 반사 방지막(ARC)(70c)으로 되는 배선 패턴(70)이 형성되고, 상기 배선 패턴(70)은 상기 평탄화 층간 절연막(69)상에 형성된 F함유 저유전율 Si02막으로 되는 층간 절연막(71)으로 덮인다. 앞의 예와 같이, 상기 층간 절연막(71)은 F를 약 12원자 %의 비율로 포함하고 약 3.4의 유전율을 갖는다.
또한 도 8의 DRAM(60)에서는 상기 층간 절연막(71) 상에 굴절률이 1.48이상, 바람직하게는 1.49 이상의 고굴절률 Si02막(72)이 형성되고, 상기 고굴절률 Si02막( 72) 상에는 SiN으로 되는 패시베이션막(73)이 형성된다.
본 실시예에서는 상기 F함유 저유전율 층간 절연막(71)과 치밀한 SiN 패시베이션막(73) 사이에 고굴절률 Si02막(72)을 개재시킴으로써, 상기 층간 절연막(71)에서 방출된 F가 상기 패시베이션막(73)의 밑으로 축적하는 일이 없어서, 패시베이션막(73)의 박리가 효과적으로 억제된다.
이상 본 발명을 바람직한 실시예에 대해서 설명하였지만, 본 발명은 이러한 특정한 실시예에 한정되는 것이 아니고 특허 청구의 범위에 기재한 요지 내에서 여러가지 변형·변경이 가능하다.
청구항 1∼ 6기재의 본 발명의 특징에 의하면, F를 함유한 저유전율 Si02막을 층간 절연막으로서 가지는 반도체 장치에서, 상기 F함유 저유전율 Si02막에 인접하여 Si를 과잉하게 함유한 고굴절률 Si02막을 형성함으로써, 상기 저유전율 SiO2막으로부터 방출된 F가 상기 고유전율 Si02막에 의해 흡수되고, 다층 배선 구조를 형성하는 층간절연막의 박리 문제가 억제되어 반도체 장치의 신뢰성이 향상한다.

Claims (6)

  1. 기판과,
    상기 기판 상에 형성된 다층 배선 구조를 구비한 반도체 장치에 있어서,
    상기 다층 배선 구조는
    배선 패턴과,
    상기 배선 패턴을 덮어서 형성된 F를 함유하는 층간 절연막을 포함하고,
    또한 상기 F를 함유하는 층간 절연막의 위 또는 밑의 적어도 한쪽에, 상기 F를 함유하는 층간 절연막보다도 굴절률이 큰 고굴절률 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 고굴절률 절연막은 Si를 과잉하게 함유하는 Si02막으로 되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 층간 절연막은 또한 패시베이션막으로 덮여 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 내지 제 3 항중의 어느 한 항에 있어서,
    상기 고굴절률 절연막에 인접하여 굴절률이 더욱 높은 별도의 절연막을 갖는 것을 특징으로 하는 반도체 장치.
  5. 다층 배선 구조를 갖는 반도체 장치의 제조방법에 있어서,
    상기 다층 배선 구조를 형성하는 공정은
    배선 패턴을 제 1 굴절률을 갖는 F를 함유하는 층간 절연막으로 덮는 공정과,
    상기 F를 함유하는 층간 절연막 상에 상기 제 1 굴절률보다도 큰 제 2 굴절률을 갖는 고굴절률 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 고굴절률 절연막을 형성하는 공정은 Si를 과잉하게 함유하는 Si02막을 형성하는 플라즈마 CVD 공정인 것을 특징으로 하는 반도체 장치의 제조방법.
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