KR100367499B1 - 반도체소자의제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 금속배선간 절연막이나 페시베이션막을 평탄화 특성이 우수한 싸일렌-하이드로퍼옥사이드계 산화막을 사용하여 플라즈마 산화막 또는 고밀도 플라즈마 산화막을 그 아래 위에 증착하여 충분한 평탄도를 확보하고, 0.15㎛ 의 금속배선 사이의 갭을 메우는 단차피복성을 향상시키고, 싸일렌-하이드로퍼옥사이드계 산화막 자체의 수분에 대한 불안정성과 균열을 방지하며, 비아 콘택흘 패턴의 무너짐등을 방지하고, 패키지 공정시 크랙 발생을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Description

반도체소자의 제조방법

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 다층 금속배선 구조를 가진 반도체 소자의 금속배선간 절연막이나 페시베이션 공정에서 충분한 평탄도를 확보하며, 단차피복성을 향상시켜 인접 금속 배선 사이의 갭(gap)을 보이드(void) 없이 채워줄 수 있는 싸일렌-하이드로퍼옥사이드(SiH₄-H₂O₂)계 산화막을 사용함으로써 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.

일반적으로 반도체소자는 하부의 도전 배선으로는 가공성이 우수한 다결정실리콘층을 사용하고, 소자의 동작 속도 지연이나 전압 강하를 방지하기 위하여 전원선 등으로는 금속배선을 사용하게 된다.

또한, 집적도가 낮은 반도체소자는 단차가 작아 각 도전층들의 패터닝이나 평탄화에 별다른 문제점이 없었으나, 소자가 고집적화되어 각층들간의 단차 및 적층되는 막의 수가 증가되면 소자의 제조 공정에서 하반부에 진행하게 되는 금속배선 공정에서는 나칭이나 단선 등의 불량들이 발생하게 되며, 이를 방지하기 위하여 적층막들의 상부를 평탄화하는 공정이 공정수율 및 소자의 신뢰성에 중요한 영향을 미치게 된다.

현재 1M DRAM 이상의 소자에서는 다량의 불순물을 함유하여 유동성이 우수하고, 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 형성되어 단차피복성이 우수한 비.피,에스.지(Boro Phospho Silicate Glass; 이하 BPSG라 칭함)나 테오스(Tetra ethyl ortho silicate; 이하 TEOS라 칭함) 산화막 등을 평탄화 막으로 널리 사용하고 있다. 그러나 상기의 평탄화막들은 우수한 유동성에도 불구하고 평탄화의 정도에 한계가 있으며, 불순물이 다량으로 포함되어있어 또 다른 문제점을 갖고 있다.

또한, 256M DRAM 이상의 초고집적 소자에서는 평탄화막의 표면을 연마제를 사용하여 기계적으로 갈아내는 씨.엠.피.(chemical mechanical polishing; 이하 CMP라 칭함) 방법이 연구되고 있다.

그러나, 상기 CMP 공정은 기계적인 한계 때문에 평탄화의 균일성을 저하시키는 문제점이 있다.

도시되어있지는 않으나, 종래 기술에 따른 반도체소자의 금속배선간 절연막에 관하여 살펴보면 다음과 같다.

먼저, 반도체기판 상에 소정의 하부 구조, 예를 들어 소자분리를 위한 소자분리 산화막과 게이트전극 및 소오스/드레인전극을 구비하는 모스 전계효과 트랜지스터와 비트선 및 캐패시터 등이 순차적으로 형성한 후, 상기 구조의 전 표면에 층간절연막을 형성한다.

그 다음, 상기 층간 절연막 상에 A1 패턴으로 된 제1금속배선을 형성하고, 상기 구조의 전 표면에 금속배선간 절연막을 형성하고, 상기 금속배선간 절연막 상에 제2금속배선을 형성한 후, 페시베이션 공정을 진행한다.

상기와 같은 종래 기술에 따른 반도체소자의 금속배선간 절연막 제조방법은 제1금속배선인 A1 패턴 상에 평탄화막을 형성하여 절연 및 평탄화하는 방법으로서 자체 평탄화 특성이 우수한 오존-TEOS 산화막을 10000Å 이상으로 두껍게 증착후, 원하는 두께 만큼 전면 식각을 하거나, 오존-TEOS 산화막을 6000Å 정도 증착후,부족한 평탄도를 보완하기 위하여 오존-TEOS 산화막 상에 에스,오,지(spin on glass ; 이하 SOG라 칭함)등과 같이 평탄화가 우수하고 단차피복성이 우수한 재료를 도포하고, 전면 식각을 실시하여 금속배선간 콘택 부분에는 SOG가 노출되지 않게 하며 평탄화하는 등의 공정을 거치게된다.

그러나, 종래의 기술은 공정이 복잡하고, 제조단가가 상승하며, 막 자체가 불안정하고 평탄화가 부족하며 단차피복성이 떨어져 공정수율 및 소자 동작의 신뢰성이 떨어지는 문제점이 있다.

또한, 종래 기술에 따른 페시베이션 공정에서는 오존-TEOS 산화막을 충분히 두껍게 형성하여 금속배선간 절연막으로 사용하고, 비아 콘택홀을 형성한 후, 제 2 금속배선을 형성하여 제 1 금속배선과 접촉되게 한다. 이때, 상기 비아 콘택 형성 공정은 습식 식각으로 금속배선간 절연막을 3000∼5000Å 정도를 식각하고, 나머지를 건식식각하여 비아 콘택흘을 형성한다.

여기서, 상기 제2금속배선은 오존-TEOS 산화막에 의한 굴곡진 프로파일을 충분히 덮어질 수 있도록 2단 증착법으로 형성하고, 패터닝 시의 식각 또한 첨부(cusping) 부분의 제 2 금속배선이 브릿지 없이 완전히 제거될 수 있도록 80% 정도를 과식각한다.

상기와 같은 종래 기술에 따른 페시베이션 공정은 SOG를 사용하여 금속배선간 절연막 형성 공정을 실시할 때 보다 플라즈마 산화막이나 질화막의 나쁜 단차피복성 때문에 큰 보이드가 발생하고, 패키지 공정 시 제 2 금속배선의 밑 부분에서 크랙이 발생하여 공정수율 및 소자 동작의 신뢰성이 떨어지는 다른 문제점이 있다.

본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 금속배선간 절연막이나 페시베이션 공정 시 플라즈마 산화막 또는 고밀도 플라즈마 산화막을 싸일렌-하이드로퍼옥사이드계 산화막의 아래 위에 증착하여 충분한 평탄도를 확보하고, 0.15㎛ 의 금속배선 사이의 갭(gap)을 메우는 단차피복성을 향상시키고, 싸일렌-하이드로퍼옥사이드계 산화막 자체의 수분에 대한 불안정성과 균열을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.

또한, 종래 오존-TEOS 산확막을 사용할 때의 평탄도 부족 현상이나, SOG를 사용할 때의 비아 리세스(recess) 문제 등을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법의 특징은,

소정의 하부 구조물들이 형성되어있는 반도체기판 상에 층간절연막을 형성하는 공정과,

상기 층간절연막 상에 제1금속배선을 형성하는 공정과,

상기 구조의 전 표면에 플라즈마 산화막과 싸일렌-하이드로퍼옥사이드계 산화막 및 플라즈마 산화막으로 구성되는 금속배선간 절연막을 형성하는 공정과,

상기 금속배선간 절연막을 열처리하여 안정화시키는 공정을 구비함에 있다.

본 발명에 따른 반도체소자의 제조방법의 다른 특징은,

소정의 하부 구조를 갖는 반도체기판 상에 형성되어있는 층간 절연막 상에제 1 금속배선을 형성하는 공정과,

상기 구조의 전 표면에 금속배선간 절연막을 형성하는 공정과,

상기 제 1 금속배선에서 상측 금속배선과의 콘택으로 예정되어있는 부분 상측의 금속배선간 절연막을 제거하여 비아 콘택홀을 형성하는 공정과,

상기 금속배선 간 절연막 상에 제 2 금속배선을 형성하여 제 1 금속배선과 접촉되게 하는 공정과,

상기 구조의 전 표면에 플라즈마 산화막과 싸일렌-하이드로퍼옥사이드계 산화막으로 구성되는 제 1 페시베이션막을 형성하는 공정과,

상기 제 1 페시베이션막 상에 제 2 페시베이션막을 형성하는 공정을 구비함에 있다.

이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.

제 1A 도 내지 제 1D 도는 본 발명의 일실시예 따른 반도체소자의 제조공정도로서, 금속배선간 절연막의 예이다.

먼저, 소정의 하부 구조, 예를 들어 소자분리를 위한 소자분리 산화막과 모스트랜지스터와 비트선 및 캐패시터 등이 순차적으로 형성되어있는 반도체기판 상에의 전 표면에 층간 절연막(1)을 산화막 재질, 예를 들어 비.피.에스.지(Boro Phospho Silicate Glass; 이하 BPSG라 칭함), 테오스(Tetra ethyl ortho silicate; 이하 TEOS라 칭함), 피,에스,지(Phospho Silicate Glass; 이하 PSG라 칭함) 등과 같이 단차피복성이 우수한 재질로 형성하고, 상기 층간절연막(1) 상에제1금속배선(2)을 형성한다. (제 1A 도 참조).

그 다음, 상기 구조의 전 표면에 싸일렌계 또는 TEOS계 플라즈마로 형성되는 제 1 산화막(3)을 굴절율이 1.50 이상으로 치밀한 막질을 갖도록 하여, 1000∼3000Å 정도 두께로 형성한다. 여기서, 상기 제 1 산화막(3)은 질소 3∼6SLM, 싸일렌 0.3∼0.6SLM, N₂O 4 ∼ 6 SLM, 온도 350℃∼450℃, 증착 파워는 HF/LF = 0.2∼0.5 / 0.5∼0.8 kW, 가스 압력은 1∼3 Torr의 조건에서 형성한다.

또한 상기 제 1 산화막 상에 형성되는 싸일렌-하이드로퍼옥사이드계 산화막이 잘 흘러 내려 제 1 금속배선(2)간 갭을 채우고, 그 부분의 평탄도를 향상시키기 위하여 상기 제 1 산화막(3)을 Ar 스퍼터 식각하여 가장자리 부분이 40∼50 ° 정도로 모서리의 각도를 줄일 수도 있다. (제 1B 도 참조).

그 후, 상기 제 1 산화막(3) 상에 싸일렌-하이드로퍼옥사이드계의 제 2 산화막(4)을 5000∼8000Å 정도 두께로 형성한다. 여기서 상기 제 2 산화막(4)의 증착조건은 온도 -50∼50℃, 압력 1∼10 mTorr, 질소, 싸일렌(SiH₄) 및 하이드로퍼옥사이드(H₂O₂) 혼합 가스를 이용한다. (제 1C 도 참조).

그 다음 상기 제 2 산화막 상에 플라즈마 CVD방법으로 제 3산화막(5)을 증착하고, 열처리를 실시하여 제 2 산화막(4)의 막질을 안정화시킨다. 여기서 상기 제 3 산화막(5)은 싸일렌계 플라즈마 산화막으로서, 굴절율이 1.64 이상 되게 하며, 상기 열처리 공정은 제 2 산화막(4) 내부의 불순물을 제거함과 동시에 안정화를 위하여 온도 400℃∼500℃, 시간은 30∼60분 정도하며, 로(furnace)나급속열처리(RTP) 장비를 이용한다. (제 1D 도 참조).

또한, 위와 같은 공정 순서를 제 2 금속배선 식각 후 실시하여 페시베이션막을 평탄화시켜 소자의 패키징(packaging) 공정에서 발생할 수 있는 크랙(crack)의 가능성을 제거할 수 있으며, 페시베이션막에 보이드가 존재하지 않아 소자 보호 기능도 향상된다.

제 2A 도 내지 제 2E 도는 본 발명의 다른 실시예에 따른 반도체소자의 제조 공정도로서, 페시베이션 공정의 예이다.

먼저, 소정의 하부 구조를 갖는 반도체기판 상에의 전 표면에 층간 절연막(1)을 형성하고, 상기 층간절연막(1) 상에 제1금속배선(2)을 형성한다. (제 2A 도 참조).

그 다음, 상기 구조의 전 표면에 금속배선간 절연막(6)을 싸일렌 가스를 이용하는 PECVD 방법으로 형성되는 산화막(6A)과 오존-TEOS 산화막(6B)으로 형성한다. 이때, 충분한 평탄도를 확보하기 위하여 오존-TEOS 산화막(6B)의 두께를 6000∼10000A 정도로 두껍게 증착하며, 오존/TEOS의 몰(mole) 비를 10∼20, 증착 온도 350℃~450℃의 조건에서 형성한다. (제 2B 도 참조).

그 후, 상기 제 1 금속배선(2)에서 상측 금속배선과의 콘택으로 예정되어있는 부분 상측의 금속배선간 절연막(6)을 제거하여 비아 콘택홀(7)을 형성하고, (제 2C 도 참조), 제 2 금속배선(8)을 형성하여 제 1 금속배선(2)과 접촉되게 한다. 이때, 상기 비아 콘택 형성 공정은 식각율이 50Å∼100Å/sec인 식각액으로 3000Å∼5000Å 정도를 습식 식각하고, 나머지를 건식식각하여 비아 콘택홀(7)을형성하며, 상기 제 2 금속배선(8)은 오존-TEOS 산화막(6B)에 의한 굴곡진 프로파일을 충분히 덮어질 수 있도록 2단 증착법으로 형성하고, 패터닝 시의 식각 또한 첨부(cusping) 부분의 제 2 금속배선(8)이 브릿지 없이 완전히 제거될 수 있도록 80% 정도를 과식각한다. (제 2D 도 참조).

그 다음, 상기 구조의 전 표면에 2000∼4000Å 정도 두께의 플라즈마 산화막(9A)과 3000∼5000Å 정도 두께의 싸일렌-하이드로퍼옥사이드계 산화막(9B)으로 구성된 제 1 페시베이션막(9)을 형성하여 상기 제 2 금속배선(8) 사이의 갭을 완전히 채워주고 어느 정도 평탄도를 확보한 후, 상기 제 1 페시베이션막(9)상에 제 2 페시베이션막(10)을 플라즈마 질화막으로 8000Å∼10000Å 정도 두께로 형성하여 평탄화 페시베이션 공정을 완성한다. (제 2E 도 참조).

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 금속 배선간 절연막이나 페시베이션막을 평탄화 특성이 우수한 싸일렌-하이드로퍼옥사이드계 산화막을 사용하여 플라즈마 산화막 또는 고밀도 플라즈마 산화막을 그 아래위에 증착하여 충분한 평탄도를 확보하고, 0.15㎛ 의 금속배선 사이의 갭을 메우는 단차피복성을 향상시키고, 싸일렌-하이드로퍼옥사이드계 산화막 자체의 수분에 대한 불안정성과 균열을 방지하며, 비아 콘택홀 패턴의 무너짐 등을 방지하고, 패키지 공정 시 크랙 발생을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

제 1A 도 내지 제 1D 도는 본 발명의 일실시예에 따른 반도체소자의 제조 공정도.

제 2A 도 내지 제 2E 도는 본 발명의 다른 실시예에 따른 반도체소자의 제조 공정도.

< 도면의 주요부분에 대한 부호의 설명 >

1 : 층간절연막 2 : 제 1 금속배선

3 : 제 1 산화막 4 : 제 2산화막

5 : 제 3산화막 6 : 금속배선간 절연막

6A : PECVD 산화막 6B : 오존-TEOS 산화막

7 : 비아 콘택홀 8 : 제 2 금속배선

9 : 제 1 페시베이션막 10 : 제 2 페시베이션막

9A : 플라즈마 산화막 9B : 싸일렌-하이드로퍼옥사이드계 산화막

Claims (22)

1. 소정의 하부 구조물들이 형성되어있는 반도체기판 상에 층간절연막을 형성하는 공정과,

   상기 층간절연막 상에 제1금속배선을 형성하는 공정과,

   전체표면 상부에 상기 구조의 전 표면에 플라즈마 제 1 산화막과 싸일렌-하이드로퍼옥사이드계 제2산화막 및 플라즈마 제 3 산화막 적층구조의 금속배선간 절연막을 형성하는 공정과,

   상기 금속배선간 절연막을 열처리하여 안정화시키는 공정과,

   비아콘택마스크를 이용한 사진식각공정으로 비아콘택홀을 형성하는 공정과,

   상기 비아콘택홀을 통하여 상기 제1금속배선에 접속되는 제2금속배선을 형성하는 공정을 포함하는 반도체소자의 제조방법.
2. 제 1 항에 있어서,

   상기 층간 절연막을 BPSG, TEOS 및 PSG로 이루어지는 군에서 임의로 선택되는 하나의 물질로 .형성하는 것을 특징으로 하는 반도체소자의 제조방법.
3. 제 1 항에 있어서,

   상기 제 1 산화막을 싸일렌계 또는 TEOS계 플라즈마로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
4. 제 1 항에 있어서,

   상기 제 1 산화막은 1.50 이상의 굴절율을 갖도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
5. 제 1 항에 있어서,

   상기 제 1산화막은 1000~3000Å 두께로형성되는 것을 특징으로 하는 반도체소자의 제조방법.
6. 제 1 항에 있어서,

   상기 제 1 산화막은 질소 3~6SLM, 싸일렌 0.3~0.65LM 및 N₂O 4 ~ 6SLM의 혼합가스를 이용하고, 350℃~450℃의 온도, HF/LF=0.~0.5 / 0.5~0.8kW인 증착파워 및 1~3 Torr의 압력의 조건하에서 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
7. 소정의 하부 구조물들이 형성되어있는 반도체기판 상에 층간절연막을 형성하는 공정과,

   상기 층간절연막 상에 제1금속배선을 형성하는 공정과,

   전체표면 상부에 상기 구조의 전 표면에 플라즈마 제 1 산화막과 싸일렌-하이드로퍼옥사이드계 제2산화막 및 플라즈마 제 3 산화막 적층구조의 금소배선간 절연막을 형성하되, 상기 제2산화막을 형성하기 전에 상이 제1산화막을 Ar 스퍼터 식각하여 가장자리 부분의 각도를 40~50 ° 로 줄이는 공정과,

   상기 금속배선간 절연막을 열처리하여 안정화시키는 공정과,

   비아콘택마스크를 이용한 사진식각공정으로 비아콘택홀을 형성하는 공정과,

   상기 비아콘택홀을 통하여 상기 제1금속배선을 접속되는 제2금속배선을 형성하는 공정을 포함하는 반도체소자의 제조방법.
8. 제 1 항에 있어서,

   상기 제2산화막은 5000~8000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
9. 제 1 항에 있어서,

   상기 제2산화막은 질소, 싸일렌 및 하이드로퍼옥사이드 혼합 가스를 사용하여 -50~50℃의 온도 및 1~10 mTorr의 압력하에서 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
10. 제 1 항에 있어서,

    상기 제 3 산화막은 싸일렌계 프라즈마 산화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
11. 제 1 항에 있어서,

    상기 제 3 산화막은 1.64 이상의 굴절율을 갖도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
12. 제 1 항에 있어서,

    상기 열처리 공정은 400℃~500℃에서 30~60분 동안 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
13. 제 1 항에 있어서,

    상기 열처리 공정은 로(furnace)나 급속열처리(RTP) 장비로 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
14. 소정의 하부 구조를 갖는 반도체기판 상에 형성되어있는 층간 절연막 상에 제1금속배선을 형성하는 공정과,

    전체표면 상부에 금속배선간 절연막을 형성하는 공정과,

    비아콘택마스크를 이용하여 사진식각공정으로 비아 콘택홀을 형성하는 공정과,

    상기 비아콘택홀을 통하여 상기 제1금속배선에 접속되는 제2금속배선을 형성하는 공정과,

    전체표면 상부에 제1페시베이션막을 형성하되, 소정 두께의 산화막을 증착한 후 싸일렌-하드로퍼옥사이드계 산화막을 증착하여 평탄화시키는 공정과,

    상기 제 1 페시베이션막 상에 제 2 페시베이션막을 형성하는 공정을 구비하는 반도체소자의 제조방법.
15. 제 14 항에 있어서,

    상기 금속배선간 절연막은 PECVD 산화막과 오존-TEOS 산화막의 적층 구조로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
16. 제 15 항에 있어서,

    상기 오존-TEOS 산화막은 6000~10000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
17. 제 15 항에 있어서,

    상기 오존-TEOS 산화막은 오존/TEOS의 몰(mole) 비를 10~20으로 하고, 증착 온도를 350℃~450℃로 하는 조건으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
18. 제 14 항에 있어서,

    상기 비아 콘택홀은 습식식각공정과 건식 식각공정을 순차적으로 진행하여형성되는 것을 특징으로 하는 반도체소자의 제조방법.
19. 제 18 항에 있어서,

    상기 습식식각공정은 50Å~100Å/sec인 식각률을 갖는 식각액을 사용하여 상기 금속배선간 절연막이 3000Å~5000Å 두께 식각되도록 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
20. 제 14 항에 있어서,

    상기 제2금속배선은 80% 정도 과식각하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
21. 제 14 항에 있어서,

    상기 플라즈마 산화막은 2000~4000Å 두께로 형성되고, 상기 싸일렌-하이드로퍼옥사이드게 산화막은 3000~5000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
22. 제 14 항에 있어서,

    상기 제 2 퍼시베이션막은 플라즈마 질화막은 사용하여 8000Å~10000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.