KR19980084463A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 하부 금속배선과 상부 금속배선 사이에 개재되는 SOG막 내의 수분 함유에 따라 금속배선이 부식되는 것을 방지하기 위해,하부 금속배선 상부에 실리콘-리치막과 SOG막, TEOS막을 순차적으로 형성한 다음 하부 금속배선이 노출되는 비아콘택홀을 형성하고 전표면에 상부 금속배선을 형성함으로써 금속부식에 대한 장벽효과를 극대화하고, SOG막에서의 수분 확산을 방지하여 금속배선의 균열을 억제시킴으로써 반도체 소자의 수율을 향상시키는 기술에 관한 것이다.

Description

반도체 소자의 제조방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 하부 금속배선과 상부 금속배선 사이에 개재되는 SOG막 상/하부층에 TEOS 산화막과 실리콘-리치막을 형성하여 SOG막에서의 수분이 흡수/침투되는 현상을 방지하여 소자의 공정 수율을 향상시키는 기술에 관한 것이다.

일반적으로, 반도체 소자에서 하부의 도전배선으로는 가공성이 우수한 다결정 실리콘층을 사용하여, 소자의 동작 속도 지연이나 전압 강하를 방지하기 위하여 전원선 등으로는 저항이 작은 금속배선을 사용하게 된다.

또한, 집적도가 낮은 반도체 소자는 단차가 작아 각 도전층들의 패턴닝이나 평탄화에 별다른 문제점이 없었으나, 소자가 고집적화되어 각층들간의 단차 및 적층되는 막의 수가 증착되면 소자의 제조 공정에서 후반부에 진행하게 되는 금속배선공정에서는 나칭이나 단선 등의 불량들이 발생하게 되며, 이를 방지하기 위하여 적층막들의 상부를 평탄화하는 평탄화 공정이 공정수율 및 소자의 신뢰성에 중요한 영향을 미치게 된다.

현재, 1M DRAM이상의 소자에서는 다량의 불순물을 함유하여 유동성이 우수하고 화학기상증착(chemical vapor deposition; 이하 CVD) 방법으로 형성되어 단차 피복성이 우수한 비.피.에스.지(Boro Phosphor Silicate Glass; 이하 BPSG)나 테오스(Tetra ethyl ortho silicate; 이하 TEOS) 산화막 등을 평탄화막으로 널리 사용하고 있다.

그러나, 상기의 평탄화막들은 우수한 유동성에도 불구하고 평탄화의 정도에 한계가 있으며, 불순물이 다량으로 포함되어 있어 또 다른 문제점을 갖고 있다.

또한, 256M DRAM 이상의 초고집적 소자에서는 평탄화막의 표면을 연마제를 사용하여 기계적으로 갈아내는 씨.엠.피(chemical mechanical polishing; 이하 CMP) 방법이 연구되고 있으나, 기계적인 한계 때문에 평탄화의 균일성이 떨어진다.

도 1은 종래 기술에 따른 반도체 소자의 공정단면도이다.

먼저, 반도체기판(11)상에 소자분리 산화막과 게이트전극, 소오스/드레인영역을 구비한 모스 전계효과 트랜지스터와 비트선 및 캐패시터 등의 소정의 하부 구조물(도시되지 않음)들을 형성한 후, 상기 구조의 전표면에 평틴화막(도시 않됨)을 형성한다.

다음, 상기 평탄화막 상부에 제1금속배선(13)을 형성한 후, 상기 구조의 전표면에 제1산화막으로 TEOS막(15)과 층간절연막으로 SOG막(17) 및 제2산화막으로 실리콘-리치막(19)을 순차적으로 형성한다.

그 다음, 상기 제1금속배선(13)에서 상부 금속배선과의 콘택으로 예정되어 있는 부분 상에 실리콘-리치막(19)에서 TEOS막(15)까지를 순차적으로 게거하여 금속배선용 비아콘택홀(21)을 형성한다.

다음, 상기 바이콘택홀(21)을 통하여 제1금속배선(13)과 연결되는 제2금속배선(23)을 형성한 후, 상기 구조의 전표면에 페시베이션막(도시 않됨)을 형성한다.

상기와 바와 같이 종래 기술에 따르면, DLM(double layer metal) 또는 TLM(three layer metal), IMO(inter metal oxide) 공정에서 하부 금속배선과 상부 금속배선 사이에 개재되어 절연 및 평탄화막으로 사용되는 SOG막은 막내의 수분함유에 따른 H₂O 흡수에 의한 AlO₃막을 형성하여 금속배선 부식을 발생시킨다.

그리고, 상기 SOG막 상부에 형성된 실리콘-리치막에 의해 수분이 증발되지 않아 상부 금속배선과의 계면에 수분에 의한 결정체가 형성되어 금속배선의 어닐(annel)시 금속배선의 구조적 결함이 그레인(grain) 크기의 비대화 현상 및 보오드(void)가 발생되며, 전이(electro migration) 현상이 발생된다.

또한, 제1산화막으로 사용되는 TEOS막 즉, (C₂H₅)₄SiO₄결합물을 산소와 반응시켜 형성하는 열산화막의 수분에 대한 특성은 흡수력이 뛰어난 하부 금속배선으로의 H₂O 확산 효과가 커져 금속배선을 부식시켜 소자의 수율을 떨어뜨리는 문제점이 있다.

이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 하부 금속배선과 상부 금속배선 사이에 개재되는 SOG막 상하부층에 TEOS 산화막과 실리콘-리치막을 형성함으로써 SOG막에서의 수분이 흡수/침투되는 현상을 방지하고, H₂O 잔존에 의해 상부 금속배선의 보이드 및 전이현상을 방지하여 소자의 공정 수율을 향상시키는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.

도 1은 종래 기술에 따른 반도체 소자의 공정 단면도.

도 2는 본 발명의 일실시예에 따른 반도체 소자의 공정 단면도.

*도면의 주요 부분에 대한 부호의 설명*

11,31:반도체 기판 13,33:제1금속배선

15,39:TEOS막 17,37:SOG막

19,35:실리콘-리치막 21,41:비아콘택홀

23,43:제2금속배선

상기 목적을 달성하기 위해 본 발명에 반도체 소자의 제조방법은

반도체 기판 상부에 절연막을 형성하는 공정과,

상기 절연막 상부에 제1금속배선을 형성하는 공정과,

상기 구조의 전표면에 실리콘-리치막을 형성하는 공정과,

상기 실리콘-리치막 상부에 SOG막을 형성하는 공정과,

상기 SOG막 상부에 TEOS막을 형성하는 공정과,

비아콘택용 식각마스크로 상기 제1금속배선의 상부 표면이 노출될 때 까지 식각하여 비아콘택홀을 형성하는 공정과,

상기 구조의 전표면에 제2금속배선을 형성하는 공정을 포함하여 구성된 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법에 대하여 상세히 설명을 하기로 한다.

도 2는 본 발명의 일실시예에 따른 반도체 소자의 공정단면도이다.

먼저, 반도체기판(31)상에 소자분리 산화막과 게이트전극, 소오스/드레인영역을 구비하는 모스 전계효과 트랜지스터, 비트선 및 캐패시터등 소정의 하부 구조물(도시 않음)들을 형성한 후, 상기 구조의 전표면에 평탄화막(도시 않됨)을 형성한다.

다음, 상기 평탄화막 상부에 제1금속배선(33)을 형성한 후, 상기 구조의 전표면에 실리콘-리치막(35)으로 구성된 제1산화막을 형성한다.

여기서, 상기 실리콘-리치막(35)은 수분에 의한 장벽역할을 하며, 피이씨브디(Plasma Enhanced chemical mechanical polishing, 이하 PECVD)법에 의해 800~1200Å 두께로 형성한다.

이때, 상기 PECVD법의 반응가스로는 SiH₄의 유량이 0.3SLM, N₂O의 유량이 3.4SLM, N₂의 유량이 3.15SLM이며, SiH₄:N₄O비가 1:11이고 압력이 1.8Torr, 온도가 400℃에서 반응을 일으킨다.

그 다음, 층간절연막의 SOG막(37)과 제2산화막으로 TEOS막(39)을 순차적으로 형성한다.

여기서, 상기 SOG막(37)은 회전도포법으로 4000~4400Å 두께로 형성하여 상기 제1금속배선(33)과의 단차를 제거하며 평탄화한다.

이때, 상기 SOG막(37)은 많은 수분을 함유하고 있어 수분을 배출하기 위해 420℃의 온도에서 약 1시간동안 베이킹을 실시하는데, 증발되는 수분은 70% 정도이다.

한편, 상기 TEOS막(39)은 PECVD법에 의해 5800~6200Å 두께로 형성하며, TEOS:O₂의 비가 1:4비율로 형성하고, 온도는 350℃, 압력은 2.2Torr에서 형성한다.

이때, 상기 SOG막(37)에 잔존하는 수분을 흡수시키며, 후속 공정의 제2금속배선 증착시 수분이 흡수되어 균열(crack) 발생과 그레인 크기의 비대화, 보이드 형성 및 전이형상을 방지할 수 있다.

그 다음, 상기 제1금속배선(33)에서 상부 금속배선과의 콘택으로 예정되어 있는 부분 상의 TEOS 막(39)에서 SOG막(37)까지를 순차적으로 제거하여 비아콘택홀(41)을 형성한다.

여기서, 상기 비아콘태홀(41)은 7:1의 비율로 비오이(Bufferd Oxide Etchant 이하, BOE)용액을 이용, 등방성 식각하여 4800~5200Å 두께로 형성한다.

이때, 상기 SOG막(37)의 잔여 30%의 수분을 제거하기 위해 410℃의 온도에서 30분간 동안 0.2SLM의 N₂를 넣어 어닐(anneal)시킨다.

다음, 상기 비아콘택홀(41)을 통하여 제1금속배선(33)과 연결되는 제2금속배선(43)을 형성한 후, 상기 구조의 전표면에 페시베이션막(도시 않됨)을 형성한다.

이때,상기 제2금속배선(43)은 스퍼터링(sputtering)법으로 형성한다.

상기한 바와 같이, 본 발명에서 한 공정에서 다음 공정까지의 정체시간은 1시간 30분에서 2시간 30분을 초과하지 않으며, 전체 공정까지의 정제시간은 7시간 30분에서 8시간 30분을 초과하지 않는 범위에서 본 발명을 실시함이 바람직하다.

상기한 바와 같이 본 발명에 따르면, 하부 금속배선 상부에 형성되는 SOG막 상/하부에 TEOS 산화막과 실리콘-리치막을 형성하고 비아콘택홀을 형성한 다음 상부 금속배선을 형성함으로써 SOG막에서의 수분이 흡수/침투되는 현상을 방지하고, H₂O 잔존에 의해 상부 금속배선의 보이드 및 전이현상을 억제하여 소자의 공정 수율율을 향상시키는 효과가 있다.

Claims (9)

1. 반도체 기판 상부에 절연막을 형성하는 공정과,

   상기 절연막 상부에 제1금속배선을 형성하는 공정과,

   상기 구조의 전표면에 실리콘-리치막을 형성하는 공정과,

   상기 실리콘-리치막 상부에 SOG막을 형성하는 공정과,

   상기 SOG막 상부에 TEOS막을 형성하는 공정과,

   비아콘택용 식각마스크로 상기 제1금속배선의 상부 표면이 노출될 때 까지 식각하여 비아콘택홀을 형성하는 공정과,

   상기 구조의 전표면에 제2금속배선을 형성하는 공정을 포함하여 구성된 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제1항에 있어서, 상기 실리콘-리치막은 800~1200Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제1항에 있어서, 상기 실리콘-리치막 PECVD법으로 형성되며, 그 범위는 SiH₄의 유량이 0.3SLM, N₂O의 유량이 3.4SLM, N₂의 유량이 3.15SLM 이고, SiH₄:N₂O비가 1:11이며,압력이 1.8Torr, 온도가 400℃인 범위에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제1항에 있어서, 상기 SOG막은 회전도포법으로 4000~4400Å 두께 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제1항에 있어서, 상기 SOG막은 420℃ 온도에서 60분 동안 베이킹을 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제1항에 있어서, 상기 TEOS막은 PECVD법에 의해 5800~6200Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
7. 제1항에 있어서, 상기 TEOS막은 TEOS:O₂의 비가 1:4이고, 온도는 350℃, 압력은 2.2Torr에서 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
8. 제1항에 있어서, 상기 비아콘택홀 형성시 410℃의 온도에서 30분간 동안 0.2SLM의 N₂를 넣어 어닐(anneal)하는 것을 특징으로 하는 반도체 소자의 제조방법.
9. 제1항에 있어서, 상기 비아콘택홀은 7:1의 비율로 BOE용액을 이용, 등방성 식각하여 4800~5200Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.