KR100866135B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 콘택플러그 및 상기 콘택플러그 사이를 절연시키는 절연막이 형성된 반도체기판 상에 비정질탄소막을 형성하는 단계와, 상기 비정질탄소막을 식각하여 금속배선 형성 영역을 한정하는 트렌치를 형성하는 단계와, 상기 트렌치 내에 금속배선을 형성하는 단계와, 상기 금속배선을 표면 처리하는 단계와, 상기 비정질탄소막을 제거하는 단계 및 상기 비정질탄소막이 제거된 기판 전면 상에 금속배선 사이를 절연시키는 층간절연막을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1a 및 1b는 종래 기술에 따른 싱글 다마신 공정을 이용한 금속배선 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 싱글 다마신 공정을 이용한 금속배선을 포함하는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
210: 반도체기판 220: 절연막
230: 콘택플러그 240: 비정질탄소막
250: 실리콘절연막 260: 확산방지막
270: 금속배선 280: 층간절연막
본 발명은 반도체 소자의 다층금속배선 형성방법에 관한 것으로, 보다 상세하게는, 층간절연막 물질인 저유전 절연막의 열화를 방지할 수 있는 반도체 소자의 다층금속배선 형성방법에 관한 것이다.
반도체 소자의 고집적 및 고속화가 진행되면서, 필연적으로 셀 영역의 크기 감소를 수반하게 된다. 이와 같이, 셀 영역의 크기가 감소되면 이웃하는 금속배선들간의 기생 캐패시턴스가 증가하게 되면서 RC(Resistance/Capacitance) 지연(delay)이 증가되고, 이 결과, 소자의 구동 속도를 향상시키는데 한계를 갖게 된다.
따라서, 고속 소자의 구현을 위해, 금속배선간의 절연을 위한 층간 절연물질로 저유전율(low-k, k=2.5 이하)을 갖는 절연막을 반도체 제조 공정에서 사용하고 있다.
또한, 급격한 디자인-룰의 감소로 인한 배선 저항의 증가 문제로 인해 알루미늄 보다 저항이 낮은 구리(Cu) 공정의 개발이 촉진되고 있는 실정이다.
그러나, 구리는 식각 특성이 나쁜 단점이 있어서 일반적인 금속배선 공정에 적용하기가 쉽지 않다. 또한, 고단차비를 가지는 금속배선 형성시 금속배선의 균일도와, 금속배선 식각의 프로파일 및 포토레지스트의 식각 선택비 등에서 만족할 만한 결과를 얻기 힘든 단점도 가지고 있다.
한편, 이와 같은 단점을 극복하기 위하여, 싱글(single) 또는 듀얼(dual) 다마신(damascene) 공정을 이용하여 다층 금속배선을 형성하고 있다.
이하에서는 종래의 싱글 다마신 공정을 이용한 금속배선 형성방법을 도 1a 및 도 1b를 참조해서 간략하게 설명하도록 한다.
도 1a를 참조하면, 금속플러그(130)와 상기 금속플러그(130) 사이에 절연막(120)이 형성된 반도체기판(110)을 마련한 후, 상기 반도체기판(110) 상에 저유전율(low-k, k=2.5 이하)의 층간절연막(140)을 형성한다.
그런다음, 상기 층간절연막(140) 상에 금속배선 형성 영역을 노출시키는 감광막패턴(미도시)을 형성한 후, 상기 층간절연막(140)을 식각하여 금속배선 영역을 갖는 트렌치(T)를 형성한다.
도 1b를 참조하면, 상기 감광막패턴이 제거된 상태에서 상기 트렌치(T)를 포함한 층간절연막(140) 상에 확산방지막(160)을 형성하고 나서, 상기 확산방지막(160)이 형성된 트렌치(T)가 매립되도록 상기 층간절연막(140) 상에 금속배선용 구리막을 증착한 후, 상기 구리막을 화학적기계적연마(Chemical Mechanical Polishing: 이하, CMP)하여 상기 트렌치(T) 내에 금속플러그(130)와 콘택되는 금속배선(170)을 형성한다.
그러나, 전술한 바와 같은 싱글 다마신 공정을 이용한 금속배선 형성방법은, 트렌치(T)를 형성하기 위한 저유전 층간절연막 식각 공정시, 저유전 층간절연막 자체에 포함된 나노-기공(nano-pore) 때문에 층간절연막 내의 카본(carbon) 성분이 제거된다. 이로 인해, 본딩(bonding) 구조에 수분이 침투하게 되어 저유전막 층간절연막의 유전상수인 k가 2.5 이상으로 상승하게 되는 현상이 발생하게 된다.
이와 같이, 저유전 층간절연막의 식각 공정 및 후속의 습식 식각 공정 등으로 인해 저유전 층간절연막의 k가 증가하게 되면 초기에 원하는 k를 확보하지 못하게 된다.
또한, 식각된 저유전 층간절연막, 즉, 카본 성분이 제거된 저유전 층간절연막 상에 확산방지막을 형성하게 되는 경우에는, 상기 저유전 층간절연막으로 확산방지막의 확산이 발생하게 되어 브레이크다운 전압(breakdown-voltage) 특성이 열 악해지는 현상도 발생되고 있다.
본 발명은 후속 공정에 대한 저유전 층간절연막의 k를 확보할 수 있는 다마신 공정을 이용한 금속배선 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 저유전 층간절연막으로의 확산방지막 확산을 방지할 수 있는 다마신 공정을 이용한 금속배선 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 콘택플러그 및 상기 콘택플러그 사이를 절연시키는 절연막이 형성된 반도체기판 상에 비정질탄소막을 형성하는 단계; 상기 비정질탄소막을 식각하여 금속배선 형성 영역을 한정하는 트렌치를 형성하는 단계; 상기 트렌치 내에 금속배선을 형성하는 단계; 상기 금속배선을 표면 처리하는 단계; 상기 비정질탄소막을 제거하는 단계; 및 상기 비정질탄소막이 제거된 기판 전면 상에 금속배선 사이를 절연시키는 층간절연막을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 비정질탄소막은 PECVD 방식 또는 스핀-온(Spin-on) 방식에 따라 형성하는 것을 포함한다.
상기 비정질탄소막을 형성하는 단계 후, 상기 비정질탄소막을 식각하여 금속배선 형성 영역을 한정하는 트렌치를 형성하는 단계 전, 상기 비정질탄소막 상에 하드마스크막을 형성하는 단계;를 더 포함하는 것을 포함한다.
상기 하드마스크막은 100∼1000Å 두께로 형성하는 것을 포함한다.
상기 하드마스크막은 PECVD 방식에 따라 실리콘산화질화막 또는 실리콘산화막으로 형성하는 것을 포함한다.
상기 하드마스크막은 PECVD 방식 또는 스핀-온 방식에 따라 실리콘카본막으로 형성하는 것을 포함한다.
상기 하드마스크막을 형성하는 단계 후, 상기 하드마스크막 상에 반사방지막을 형성하는 단계;를 더 포함한다.
상기 비정질탄소막을 식각하여 금속배선 형성 영역을 한정하는 트렌치를 형성하는 단계 후, 상기 트렌치 내에 금속배선을 형성하는 단계 전, 상기 트렌치의 전면 상에 확산방지막을 형성하는 단계;를 더 포함한다.
상기 금속배선은 구리막으로 형성하는 것을 포함한다.
상기 금속배선의 표면 처리는, 100∼400℃의 온도에서 SiH4 가스를 플로우하는 것을 포함한다.
상기 금속배선의 표면 처리는, SiH4 플라즈마 처리하는 것을 포함한다.
상기 금속배선의 표면 처리는, NH3 플라즈마 처리하는 것을 포함한다.
상기 비정질탄소막의 제거는, O2 플라즈마 에싱 공정으로 수행하는 것을 포함한다.
상기 비정질탄소막의 제거는, 습식 감광막 스트립 공정으로 수행하는 것을 포함한다.
상기 비정질탄소막을 제거하는 단계 후, 상기 층간절연막을 형성하는 단계 전, 상기 비정질탄소막 제거시 잔류된 잔류물을 제거하는 단계;를 더 포함한다.
상기 층간절연막은 PECVD 방식에 따라 실리콘산화막으로 형성하는 것을 포함한다.
상기 층간절연막은 PECVD 방식에 따라 저유전절연막으로 형성하는 것을 포함한다.
상기 저유전절연막은 유전상수인 k가 2.7∼3.1인 실리콘산화카본막인 것을 포함한다.
상기 층간절연막 형성시, 상기 금속배선 사이에 보이드(void)가 형성되도록 수행하는 것을 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 비정질탄소막을 사용하여 금속배선 형성 영역을 갖는 트렌치를 형성한 후, 상기 트렌치 내에 확산방지막 및 금속배선을 형성한다. 그런다음, 상기 비정질탄소막을 제거하고 나서, 실리콘산화막 또는 실리콘산화카본막을 사용하여 상기 금속배선 사이를 절연시키는 층간절연막을 형성하되, 금속배선 사이에 보이드가 생성되도록 형성하는 것을 특징으로 한다.
이와 같이, 비정질탄소막을 사용하여 트렌치를 형성하고, 비정질탄소막이 제거된 상태에서 금속배선 사이를 절연시키는 층간절연막을 형성함으로써, 후속 공정 에 대한 층간절연막의 안정성이 향상되고, 층간절연막의 기계적 강도(mechanical strength) 특성이 향상된다.
아울러, 상기 금속배선 사이에 보이드가 생성되도록 층간절연막을 형성함에 따라, 상기 보이드로 인해 층간절연막, 즉, 저유전절연막의 k가 작아지는 현상이 발생되고, 이를 통해, 효과적인(Effective)-k를 감소시킬 수 있어 소망하는 k를 확보할 수 있게 된다.
자세하게, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 싱글 다마신(single damascene) 공정을 이용한 금속배선의 형성방법을 포함하는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 콘택플러그(230) 및 상기 콘택플러그(230) 사이를 절연시키는 절연막(220)이 형성된 반도체기판(210) 상에 비정질탄소막(240)을 형성한다.
이때, 상기 비정질탄소막(240)은 플라즈마 화학적 기상 증착(Plasma-enhanced chemical vapor deposition; 이하, PECVD )방식 또는 스핀-온(Spin-on) 방식으로 형성한다.
한편, 상기 비정질탄소막(240)을 형성하기 전에, 후속 공정에 대한 상기 콘택플러그(230)를 보호하기 위한 보호막을 더 형성할 수 있다.
그런다음, 상기 비정질탄소막(240) 상에 하드마스크막으로서 실리콘절연막(250)을 100∼1000Å 두께로 형성한다.
이때, 상기 실리콘절연막(250)은 PECVD 방식에 따라 실리콘산화막(SiO2막), 또는, 실리콘산화질화막(SiON막)으로 형성하거나, PECVD 방식 또는 스핀-온(Spin-on) 방식에 따라 실리콘카본막(SiC막)으로 형성한다.
다음으로, 상기 실리콘절연막(250) 상에 금속배선 형성 영역을 노출시키는 감광막패턴(PR)을 형성한 후, 상기 감광막패턴(PR)을 식각마스크로 이용해서 상기 실리콘절연막(250)과 비정질탄소막(240)을 식각하여 금속배선 형성 영역을 갖는 트렌치(T)를 형성한다.
여기서, 상기 실리콘절연막(250) 상에 감광막패턴(PR)을 형성하기 전에, 상기 실리콘절연막(250) 상에 반사방지막(미도시)을 더 형성할 수도 있다.
도 2b를 참조하면, 상기 감광막패턴을 제거한 후, 상기 감광막패턴 제거시 잔류된 잔류물을 제거한다.
그런다음, 상기 트렌치(T)를 포함한 실리콘절연막(250) 상에 금속배선용 확산방지막(260)을 형성한 후, 상기 확산방지막(260)이 형성된 트렌치(T)가 매립되도록 확산방지막(260) 상에 구리(Cu막)을 증착한다.
다음으로, 상기 비정질탄소막(240)이 노출될 때까지 상기 구리막을 화학적기계적연마(Chemical Mechanical Polishing; 이하, CMP)하여 상기 트렌치(T) 내에 구리로 이루어진 금속배선(270)을 형성한다.
이처럼, 상기 트렌치(T)를 형성하기 위한 절연막 물질로 비정질탄소막(240)을 사용함에 따라, 확산방지막(260)의 확산을 방지할 수 있다.
다시말하면, 종래 기술에서는 트렌치를 형성하기 위한 물질로 저유전절연막을 사용하였는데, 상기 저유전절연막은 식각 공정시 저유전절연막 자체에 포함된 나노-기공(nano-pore) 때문에 카본(carbon) 성분이 제거되면서 저유전절연막으로의 확산방지막의 확산을 발생시켜 브레이크다운 전압(breakdown-voltage) 특성을 저하시켰으나, 본 발명에서는 비정질탄소막을 사용하여 트렌치를 형성함으로써, 안정적인 트렌치의 형성이 가능하므로, 이로 인해, 확산방지막의 확산을 방지할 수 있게 된다.
도 2c를 참조하면, 후속의 비정질탄소막 제거시 상기 구리로 이루어진 금속배선(270)이 산화되는 것을 방지하기 위하여 상기 금속배선(270)을 표면 처리(treatment)한다.
이때, 상기 표면 처리는 100∼400℃의 온도에서 SiH4 가스를 플로우(flow)시키거나, 또는, SiH4 플라즈마로 처리하거나, 또는, NH3 플라즈마로 처리하도록 한다.
도 2d를 참조하면, 상기 비정질탄소막을 제거하여 금속배선(270)을 노출시킨다.
이때, 상기 비정질탄소막의 제거는 O2 플라즈마 에싱(plasma ashing) 공정으로 수행하거나, 또는, 습식 감광막 스트립(wet photoresist strip) 공정으로 수행한다.
그런다음, 상기 비정질탄소막 제거시 잔류된 잔류물을 제거한다.
도 2e를 참조하면, 상기 비정질탄소막이 제거된 기판 전면 상에 금속배선 사이(270)를 절연시키는 층간절연막을 형성하되, 상기 금속배선 사이에 보이드(void) 가 형성되도록 층간절연막(280)을 형성한다.
바람직하게는, 상기 금속배선 사이에 큰 보이드가 형성되도록 층간절연막을 형성하기 위한 막의 증착(deposition) 공정과 BOE 또는 HF 용액을 이용한 습식 식각(wet etch) 공정을 반복적으로 수행하여 층간절연막을 형성한다.
이때, 상기 층간절연막(280)은 PECVD 방식에 따라 실리콘산화막 또는 k가 2.7∼3.1을 갖는 실리콘산화카본막인 저유전절연막으로 형성한다.
이처럼, 상기 비정질탄소막을 제거하고 나서, 상기 금속배선 사이를 절연시키는 층간절연막을 형성함에 따라, 후속 공정에 대한 층간절연막의 안정성이 향상된다.
또한, 상기 층간절연막 내에 보이드가 생성됨에 따라 층간절연막, 즉, 저유전절연막의 k가 낮아지게 되면서 초기에 원하는 k를 확보할 수 있게 된다.
아울러, 상기 금속배선을 형성한 후에, 금속배선 사이를 절연시키는 층간절연막을 형성함으로써, 이로 인해, 층간절연막의 기계적 강도 특성을 향상시킬 수 있게 된다.
이후, 도시하지는 않았으나 공지된 일련의 제조 공정을 차례로 진행하여 본 발명의 실시예에 따른 싱글 다마신 공정을 이용한 금속배선을 포함하는 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 비정질탄소막을 사용하여 트렌치를 형성하고, 비정질탄소막이 제거된 상태에서 금속배선 사이를 절연시키는 층간절연막을 형성함으로써, 후속 공정에 대한 층간절연막의 안정성이 향상되고, 기계적 강도(mechanical strength)의 특성이 향상된다.
또한, 비정질탄소막을 이용하여 트렌치를 형성함으로써, 안정적인 트렌치를 형성하게 되므로, 이로 인해, 금속배선용 확산방지막의 확산을 방지할 수 있게 된다.
아울러, 금속배선 사이에 보이드가 생성되도록 층간절연막을 형성함으로써, 상기 보이드로 인해 층간절연막, 즉, 저유전절연막의 k가 작아지는 현상이 발생되면서, 이를 통해, Effective-k를 감소시킬 수 있어 소망하는 k를 확보할 수 있게 된다.

Claims (19)

  1. 콘택플러그 및 상기 콘택플러그 사이를 절연시키는 절연막이 형성된 반도체기판 상에 비정질탄소막을 형성하는 단계;
    상기 비정질탄소막을 식각하여 금속배선 형성 영역을 한정하는 트렌치를 형성하는 단계;
    상기 트렌치 내에 금속배선을 형성하는 단계;
    상기 금속배선을 표면 처리하는 단계;
    상기 비정질탄소막을 제거하는 단계; 및
    상기 비정질탄소막이 제거된 기판 전면 상에 금속배선 사이를 절연시키는 층간절연막을 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 비정질탄소막은 PECVD 방식 또는 스핀-온(Spin-on) 방식에 따라 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 비정질탄소막을 형성하는 단계 후, 상기 비정질탄소막을 식각하여 금속배선 형성 영역을 한정하는 트렌치를 형성하는 단계 전,
    상기 비정질탄소막 상에 하드마스크막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 하드마스크막은 100∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 하드마스크막은 PECVD 방식에 따라 실리콘산화질화막 또는 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 3 항에 있어서,
    상기 하드마스크막은 PECVD 방식 또는 스핀-온 방식에 따라 실리콘카본막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 3 항에 있어서,
    상기 하드마스크막을 형성하는 단계 후, 상기 하드마스크막 상에 반사방지막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 비정질탄소막을 식각하여 금속배선 형성 영역을 한정하는 트렌치를 형성하는 단계 후, 상기 트렌치 내에 금속배선을 형성하는 단계 전, 상기 트렌치의 전면 상에 확산방지막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 금속배선은 구리막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 금속배선의 표면 처리는, 100∼400℃의 온도에서 SiH4 가스를 플로우하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 금속배선의 표면 처리는, SiH4 플라즈마 처리하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 금속배선의 표면 처리는, NH3 플라즈마 처리하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 비정질탄소막의 제거는, O2 플라즈마 에싱 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 비정질탄소막의 제거는, 습식 감광막 스트립 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 1 항에 있어서,
    상기 비정질탄소막을 제거하는 단계 후, 상기 층간절연막을 형성하는 단계 전,
    상기 비정질탄소막 제거시 잔류된 잔류물을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 1 항에 있어서,
    상기 층간절연막은 PECVD 방식에 따라 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 1 항에 있어서,
    상기 층간절연막은 PECVD 방식에 따라 저유전절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 저유전절연막은 유전상수인 k가 2.7∼3.1인 실리콘산화카본막인 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 1 항에 있어서,
    상기 층간절연막 형성시, 상기 금속배선 사이에 보이드(void)가 형성되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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