KR20050110538A - 유기성 플루오라이드 계열 완충 용액을 사용해서 반도체장치를 제조하는 방법들 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 104
- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 title claims abstract description 39
- 239000008366 buffered solution Substances 0.000 title claims description 11
- 238000005530 etching Methods 0.000 claims abstract description 59
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 46
- 238000000465 moulding Methods 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000007853 buffer solution Substances 0.000 claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 claims abstract description 23
- 230000001681 protective effect Effects 0.000 claims abstract description 14
- 239000010949 copper Substances 0.000 claims abstract description 11
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052802 copper Inorganic materials 0.000 claims abstract description 9
- 239000000872 buffer Substances 0.000 claims abstract description 8
- 238000001039 wet etching Methods 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 156
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 238000002161 passivation Methods 0.000 claims description 12
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 claims description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 9
- 229910017855 NH 4 F Inorganic materials 0.000 claims description 9
- FXHOOIRPVKKKFG-UHFFFAOYSA-N N,N-Dimethylacetamide Chemical compound CN(C)C(C)=O FXHOOIRPVKKKFG-UHFFFAOYSA-N 0.000 claims description 7
- 229940113088 dimethylacetamide Drugs 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- GSEJCLTVZPLZKY-UHFFFAOYSA-N Triethanolamine Chemical compound OCCN(CCO)CCO GSEJCLTVZPLZKY-UHFFFAOYSA-N 0.000 claims description 6
- 239000008367 deionised water Substances 0.000 claims description 6
- 229910021641 deionized water Inorganic materials 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 6
- 125000000896 monocarboxylic acid group Chemical group 0.000 claims description 6
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 4
- 229910004541 SiN Inorganic materials 0.000 claims description 3
- 229910020177 SiOF Inorganic materials 0.000 claims description 3
- 150000001412 amines Chemical class 0.000 claims description 3
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 3
- 230000003139 buffering effect Effects 0.000 claims description 3
- 239000010432 diamond Substances 0.000 claims description 3
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 claims description 3
- 239000003960 organic solvent Substances 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 3
- UKODFQOELJFMII-UHFFFAOYSA-N pentamethyldiethylenetriamine Chemical compound CN(C)CCN(C)CCN(C)C UKODFQOELJFMII-UHFFFAOYSA-N 0.000 claims description 3
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 claims description 3
- 239000011241 protective layer Substances 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 claims description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims 1
- 229910052739 hydrogen Inorganic materials 0.000 claims 1
- 239000001257 hydrogen Substances 0.000 claims 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 claims 1
- 150000002222 fluorine compounds Chemical class 0.000 abstract description 2
- 239000011229 interlayer Substances 0.000 description 16
- 238000004380 ashing Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 6
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 235000014653 Carica parviflora Nutrition 0.000 description 1
- 241000243321 Cnidaria Species 0.000 description 1
- 229910018557 Si O Inorganic materials 0.000 description 1
- NCZAACDHEJVCBX-UHFFFAOYSA-N [Si]=O.[C] Chemical compound [Si]=O.[C] NCZAACDHEJVCBX-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000005441 aurora Substances 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
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-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
- B01D—SEPARATION
- B01D45/00—Separating dispersed particles from gases or vapours by gravity, inertia, or centrifugal forces
- B01D45/12—Separating dispersed particles from gases or vapours by gravity, inertia, or centrifugal forces by centrifugal forces
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
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- B01D53/00—Separation of gases or vapours; Recovering vapours of volatile solvents from gases; Chemical or biological purification of waste gases, e.g. engine exhaust gases, smoke, fumes, flue gases, aerosols
- B01D53/24—Separation of gases or vapours; Recovering vapours of volatile solvents from gases; Chemical or biological purification of waste gases, e.g. engine exhaust gases, smoke, fumes, flue gases, aerosols by centrifugal force
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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Abstract
유기성 플루오라이드 계열 완충 용액을 사용해서 반도체 장치를 제조하는 방법들을 제공한다. 이 방법들은 반도체 기판의 상부의 차례로 적층된 희생막 및 포토레지스트 패턴에 습식 식각공정을 수행해서 희생막 및 포토레지스트 패턴을 동시에 제거할 수 있는 방안을 제시해준다. 이를 위해서, 반도체 기판의 상부에 구리 배선 및 그 배선을 덮는 보호막을 차례로 형성하고, 상기 보호막 상에 위치해서 구리 배선과 정렬하는 콘택 홀을 형성한다. 상기 콘택 홀은 차례로 적층된 몰딩막 및 식각 저지막으로 고립되도록 형성한다. 상기 콘택 홀을 채우도록 식각 저지막 상에 희생막을 형성하고, 상기 희생막을 노출시키고 동시에 콘택 홀과 동일 중심을 갖는 포토레지스트 패턴을 형성한다. 다음으로, 상기 포토레지스트 패턴을 식각 마스크로 사용해서 희생막, 식각 저지막 및 몰딩막에 제 1 식각공정을 수행하여 반도체 기판의 상부에 트랜치를 형성한다. 상기 트랜치는 희생막 및 식각 저지막을 관통하여 몰딩막에 위치되어서 콘택 홀 내 희생막 패턴을 형성한다. 계속해서, 상기 식각 저지막을 버퍼막으로 사용해서 제 2 공정을 수행하여 포토레지스트 패턴, 희생막, 희생막 패턴을 반도체 기판으로부터 동시에 제거한다. 이때에, 상기 제 2 공정은 유기성 플루오라이드 계열 완충 용액을 사용해서 실시한다. 이를 통해서, 상기 반도체 장치의 제조방법들은 반도체 제조 공정을 단순화시켜서 반도체 장치의 원가를 절감시키고 아울러 몰딩막의 유전 상수를 계속하여 보존해주어서 반도체 장치의 특성을 향상시킬 수 있다.
Description
본 발명은 반도체 장치를 제조하는 방법들에 관한 것으로써, 상세하게는 유기성 플루오라이드 계열 완충 용액(Organic & Fluoride based buffered solution)을 사용해서 반도체 장치를 제조하는 방법들을 제공한다.
일반적으로, 반도체 장치는 그 장치의 시장 욕구를 충족시키기 위해서 고 집적화, 고속화를 추구하는 방향으로 제조되어져 왔다. 상기 반도체 장치의 고 집적화는 반도체 장치의 디자인 룰을 축소하고 이와 더불어 층간절연막들을 사이에 두고 멀티 금속 배선들을 수직적으로 적층해서 구현될 수 있다. 그리고, 상기 반도체 장치의 고속화는 반도체 장치의 디자인 룰의 축소를 바탕으로 저 유전 상수를 갖는 층간절연막 및 저 저항을 갖는 금속 배선을 사용해서 구현될 수 있다.
그러나, 상기 반도체 장치의 고속화는 저 유전 상수를 갖는 층간절연막의 증착 이후에 그 층간절연막을 고려하지 않은 반도체 제조 공정에 의해서 구현되지 않을 수도 있다. 왜냐하면, 반도체 기판의 상부에 저 유전 상수를 갖는 층간절연막 및 포토레지스트 패턴이 적층된 경우, 상기 반도체 제조 공정은 포토레지스트 패턴을 제거하기 위해서 H2 및 He 공정 가스들 또는 H2 및 NH3 공정 가스들을 사용한 플라즈마 에싱 공정을 일 수 있기 때문이다. 상기 플라즈마 에싱 공정은 포토레지스트 패턴 아래에 위치된 저 유전 상수를 갖는 층간절연막에 물리적 어텍을 주어서 그 층간절연막의 상면으로부터 소정 깊이까지 다공성(Porous)의 Si-O 본드들 층을 Si-H 본드들 층으로 만든다. 이때에, 상기 저 유전 상수를 갖는 층간절연막의 Si-H 본드들 층은 반도체 기판이 플라즈마 에싱 장비로부터 노출되는 동안 공기중의 습기(Hume)와 쉽게 상호작용해서 밀집한 산화층(Dense Oxidation Layer)으로 변형된다. 결과적으로, 상기 밀집한 산화막 층은 층간절연막의 초기 저 유전 상수 값을 달라지게 해서 반도체 장치의 고속화에 역행하는 결과를 초래시킨다.
한편, " 저 유전 상수를 갖는 유기성 층간 유전막에 듀얼 하드 마스크 싱글 다마신 집적 방안(DUAL HARDMASK SINGLE DAMASCENE INTEGRATION SCHEME IN AN ORGANIC LOW K ILD)" 이 미국특허공보 제 6,638,851 호(U.S PATENT No. 6,638,851)에 앤디 코울리(Andy Cowley) 등에 의해 개시된 바 있다.
상기 미국특허공보 제 6,638,851 호에 따르면, 이 집적 방안은 반도체 기판의 상부에 저 유전 상수를 갖는 유기성 층간 유전막과 함께 제 1 및 제 2 무기성 하드 마스크 막들(Inorganic Hardmask Layers)을 차례로 적층하는 것을 포함한다. 상기 제 2 무기성 하드 마스크 막 상에 포토레지스트 패턴을 배치하고, 상기 포토레지스트 패턴을 식각 마스크로 사용해서 제 2 하드 마스크 막에 식각공정을 수행한다. 이때에, 상기 식각공정은 제 1 하드 마스크 막에 대해서 선택적 식각률을 가지고 제 2 하드 마스크 막을 패터닝한다. 상기 식각공정 후 포토레지스트 패턴에 플라즈마 에싱 공정을 실시해서 제 2 하드 마스크 막 상의 포토레지스트 패턴을 제거한다.
그러나, 상기 집적 방안은 플라즈마 에싱 공정 동안 제 2 하드 마스크 막을 통해서 노출된 제 1 하드 마스크 막에 플라즈마 이온들에 의한 1 차적 물리적 어텍을 준다. 더불어서, 상기 제 1 하드 마스크 막을 통과한 플라즈마 이온들은 저 유전 상수를 갖는 유기성 층간 유전막에 2 차적 물리적 어텍을 줄 수 있는 확률을 가질 수 있다. 이를 통해서, 상기 집적 방안은 포토레지스트 패턴을 제거하기 위해서플라즈마 에싱 공정을 사용하기 때문에 유기성 층간 유전막의 유전상수 값을 초기보다 높게 할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 포토레지스트 패턴을 제거하는 동안 포토레지스트 패턴의 하부에 위치된 저 유전 상수를 갖는 몰딩막에 물리적 어텍을 주지않는 습식 식각공정을 수행할 수 있도록 유기성 플루오라이드 계열 완충 용액을 사용해서 반도체 장치를 제조하는 방법들을 제공하는데 있다.
상기 기술적 과제를 구현하기 위해서, 본 발명은 유기성 플루오라이드 계열 완충 용액(Organic & Fluoride based buffered solution)을 사용해서 반도체 장치를 제조하는 방법을 제공하는데 있다.
이 방법의 일 양태는 반도체 기판의 상부에 금속배선 및 그 배선을 덮는 보호막을 차례로 형성하는 것을 포함한다. 상기 보호막 상에 위치해서 금속배선과 정렬하는 콘택 홀을 형성하는데, 상기 콘택 홀은 차례로 적층된 몰딩막 및 식각 저지막으로 고립되도록 형성한다. 상기 콘택 홀을 채우도록 식각 저지막 상에 희생막을 형성하고, 상기 희생막을 노출시키고 동시에 콘택 홀과 동일 중심을 갖는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용해서 희생막, 식각 저지막 및 몰딩막에 제 1 식각공정을 수행하여 반도체 기판의 상부에 트랜치를 형성한다. 상기 트랜치는 희생막 및 식각 저지막을 관통하여 몰딩막에 위치되도록 형성한다. 상기 식각 저지막을 버퍼막으로 사용해서 제 2 공정을 수행하여 포토레지스트 패턴 및 희생막을 반도체 기판으로부터 동시에 제거한다.
상기 방법의 다른 양태는 반도체 기판의 상부에 구리 배선 및 그 배선을 덮는 보호막을 차례로 형성하는 것을 포함한다. 상기 보호막 상에 위치해서 구리배선과 정렬하는 콘택 홀을 형성하는데, 상기 콘택 홀은 차례로 적층된 몰딩막 및 식각 저지막으로 고립되도록 형성한다. 상기 콘택 홀을 채우도록 식각 저지막 상에 희생막을 형성하고, 상기 희생막을 노출시키고 동시에 콘택 홀과 동일 중심을 갖는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용해서 희생막, 식각 저지막 및 몰딩막에 제 1 식각공정을 수행하여 반도체 기판의 상부에 트랜치를 형성한다. 상기 트랜치는 희생막 및 식각 저지막을 관통하여 몰딩막에 위치되도록 형성한다. 상기 식각 저지막을 버퍼막으로 사용해서 제 2 공정을 수행하여 포토레지스트 패턴 및 희생막을 반도체 기판으로부터 동시에 제거한다. 이때에, 상기 제 2 공정은 유기성 플루오라이드 계열 완충 용액(Organic & Fluoride based buffered solution)을 사용해서 실시한다.
본 발명의 실시예들은 첨부한 도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명에 따른 반도체 장치의 배치도이고, 도 2 내지 도 12 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 반도체 장치의 제조방법을 설명해주는 단면도들이다.
도 1 내지 도 3 을 참조하면, 반도체 기판(10) 상에 층간절연막(20)을 형성하고, 상기 층간절연막(20)에 그루브(Groove; 30)를 형성한다. 상기 그루브(30)를 채우는 금속 배선(35)을 형성하는데, 상기 금속 배선(30)은 구리(Cu)를 사용해서 형성하는 것이 바람직하다. 상기 금속 배선(30)은 알루미늄(Al)을 포함하여 저 저항을 갖는 금속을 사용해서 형성할 수 있다. 상기 층간절연막(20)은 유전 상수(Dielectric Constant(k))가 3.0 이상인 절연막을 사용해서 형성할 수 있다. 그리고, 상기 층간절연막(20)은 유전 상수가 3.0 미만인 절연막을 사용해서 형성할 수도 있다.
상기 금속 배선(35)을 갖는 반도체 기판 상에 보호막(40) 및 몰딩막(50)을 차례로 형성한다. 상기 몰딩막(50)은 보호막(40)보다 큰 두께를 갖도록 형성하는 것이 바람직하다. 상기 몰딩막(50)은 유전 상수가 3.0 미만인 절연막을 사용해서 형성하는 것이 바람직하다. 상기 몰딩막(50)은, 예를들면, 실리콘 옥사이드 탄소막(SiOC Layer) 계열의 FSG(Fluorine-doped Silicate Glass), Coral, Aurora, Black Diamond, SiLK 및 LKD(Low-k Dielectric) 막 중의 선택된 하나를 사용해서 형성한다. 그리고, 상기 보호막(40)은 몰딩막(50)과 다른 식각률을 갖는 절연막, 예를들면, 실리콘 탄소막(SiC Layer)으로 형성하는 것이 바람직하다.
도 1, 도 4 및 도 5 를 참조하면, 상기 몰딩막(50)을 갖는 반도체 기판 상에 식각 저지막(60)을 형성하고, 상기 보호막(40) 상에 식각 저지막(60) 및 몰딩막(50)을 관통하는 콘택 홀(65)을 형성한다. 상기 콘택 홀의 형성방법은 식각 저지막(60) 상에 포토레지스트 패턴(도면에 미 도시)을 형성하는 것과, 상기 포토레지스트 패턴을 식각 마스크로 사용해서 식각 저지막(60) 및 몰딩막(50)에 식각공정을 수행하여 콘택 홀(65)을 형성하는 것과, 상기 포토레지스트 패턴을 반도체 기판(10)으로부터 제거하는 것을 포함한다. 이때에, 상기 콘택 홀(65)은 금속 배선(35)과 도 1 과 같이 정렬하도록 형성하는 것이 바람직하다. 상기 식각 저지막(60)은 HDP, USG, PE-OXIDE, FSG, BPSG, SiOF, SiON 및 SiN 막 중의 선택된 하나를 사용해서 형성하는 것이 바람직하다.
상기 콘택홀(65)을 갖는 반도체 기판 상에 희생막(70)을 형성하고, 상기 희생막(70) 상에 도 5 의 포토레지스트 패턴(80)을 형성한다. 상기 포토레지스트 패턴(80)은 콘택 홀(65)과 동일 중심을 갖도록 정렬해서 희생막(70)의 상면을 노출시키도록 도 1 과 같이 형성하는 것이 바람직하다. 또한, 상기 포토레지스트 패턴(80)은 콘택 홀(65)보다 큰 직경을 갖도록 형성하는 것이 바람직하다. 상기 포토레지스트 패턴(80)은 콘택 홀(65)보다 작은 직경을 갖도록 형성할 수 있다. 상기 희생막(70)은 콘택 홀(65)을 충분히 채우고 동시에 식각 저지막(60)을 덮도록 형성한다. 상기 희생막(70)은 HSSQ(HydrogenSilsesQuioxane), MSSQ(MethylSilsesQuioxane) 계열의 절연막들 중의 선택된 하나를 사용해서 형성하는 것이 바람직하다. 상기 희생막(70)은 Fox 막(Flowable Oxide Layer)을 사용해서 형성한다. 그리고, 상기 희생막(70)은 증착 후 플라즈마 처리를 해서 그 상면이 경화된 절연막이다.
도 1, 도 6 및 도 7 을 참조하면, 상기 희생막(70) 상의 포토레지스트 패턴(80)을 식각 마스크로 사용해서 희생막(70) 및 식각 저지막(60)과 함께 몰딩막(60)에 제 1 식각공정(100)을 수행하여 반도체 기판(10)의 상부에 트랜치(90)를 형성하는데, 상기 트랜치(90)는 식각 저지막(60)의 상면을 덮는 희생막(70) 및 식각 저지막(60)을 관통해서 몰딩막(50)에 위치되도록 형성한다. 이때에, 상기 트랜치(90)는 포토레지스트 패턴(80)과 동일한 폭을 가지면서 보호막(40) 상에 소정 두께의 희생막 패턴(75)이 남겨지도록 형성한다. 상기 제 1 식각공정(100)은 이방성을 갖는 건식 식각을 사용해서 실시하는 것이 바람직하다.
상기 희생막 패턴(75)을 갖는 반도체 기판의 A 부분을 확대하도록 VSEM 으로 촬영하면 도 7 과 같은 프러파일(Profile)을 갖는 사진을 얻을 수 있는데, 상기 트랜치(90)는 제 1 식각공정(100) 후 희생막(70) 및 식각 저지막(60)과 함께 몰딩막(50)으로 고립되고 동시에 트랜치(90) 상부에 포토레지스트 패턴(80)으로 둘러싸여진 형상을 갖는다. 그리고, 상기 트랜치(90)는 그 하부에 제 1 식각공정(100) 후 남겨진 희생막 패턴(75)의 상면을 노출시키도록 보호막(40) 상에 형성된다.
도 1, 도 8 및 도 9 를 참조하면, 상기 포토레지스트 패턴(80) 및 희생막 패턴(75)을 제거하기 위해서 트랜치(90)를 갖는 반도체 기판에 제 2 식각공정(110)을 실시하는데, 상기 제 2 식각공정(110)은 등방성을 갖는 습식 식각을 사용해서 실시하는 것이 바람직하다. 상기 제 2 식각공정(110)은 온도 35℃ 의 유기성 플루오라이드 계열 완충 용액(Organic & Fluoride Based Buffered Solution)을 5분 사용해서 실시하는 것이 바람직하다. 상기 유기성 플루오라이드 계열 완충 용액은 포토레지스트 패턴(80) 및 희생막 패턴(75) 대비 식각 저지막(60) 및 몰딩막(50)과 함께 보호막(40)에 대해서 식각률을 갖는다. 상기 식각 저지막(60) 상의 희생막(70)은 제거되지 않는데, 상기 희생막(70)이 제거되지 않는 이유는 도 5 에서 희생막(70) 의 상면에 플라즈마 처리가 되어서 경화되었기 때문이다.
상기 유기성 플루오라이드 계열 완충 용액은 다이메틸 아세타미드(N, N-DMAc), 초산(CH3COOH), 암모늄 플루오라이드(NH4F) 및 탈 이온수(DIW) 를 포함한 화학 혼합물(Chemical Mixture)인 것이 바람직하다. 또한, 상기 유기성 플루오라이드 계열 완충 용액은 불산(HF), 버퍼 옥사이드 에천트(BOE) 또는 암모늄 플루오라이드(NH4F) 등의 플루오라이드(F)를 포함하는 화학물질(Chemicals)을 사용해서 형성할 수 있다. 그리고, 상기 유기성 플루오라이드 계열 완충 용액은 다이메틸 아세타미드(DMAc), 트리에탄올아민(TEA), HAD, DGA 또는 PMDETA 등을 포함한 아민(Amine) 계통의 유기성 용제(Organic Solvent)를 사용해서 형성할 수도 있다. 이때에, 상기 유기성 플루오라이드 계열 완충 용액은 암모늄 플루오라이드(NH4F) 및 초산(CH3COOH) 사이의 플루오라이드(F) 완충작용을 갖는 화학 혼합물이다.
상기 제 2 식각공정(110)이 수행된 반도체 기판의 A 부분을 확대하도록 VSEM 으로 촬영하면 도 9 와 같은 프러파일(Profile)을 갖는 사진을 얻을 수 있는데, 상기 트랜치(90)는 희생막(70) 및 식각 저지막(60)과 함께 몰딩막(50)으로 고립되어지고 동시에 트랜치(90) 하부에 희생막 패턴(75)없이 콘택 홀(65)과 연결되는 형상을 갖는다. 이는 제 2 식각공정(110)이 수행되는 동안 트랜치(90) 하부의 희생막 패턴(75)을 모두 제거해서 보호막(40)의 상면을 노출시키도록 수행되었기 때문이다.
도 1 및 도 10 내지 도 12 를 참조하면, 상기 식각 저지막(60) 상의 희생막(70)을 제거하기 위해서 트랜치(90)를 갖는 반도체 기판에 제 2 식각공정(110)을 계속해서 실시하는데, 상기 제 2 식각공정(110)은 온도 35℃ 의 유기성 플루오라이드 계열 완충 용액(Organic & Fluoride Based Buffered Solution)을 15 분 더 사용해서 실시하는 것이 바람직하다. 이때에, 상기 유기성 플루오라이드 계열 완충 용액은 희생막(70) 대비 식각 저지막(60) 및 몰딩막(50)과 함께 보호막에 대해서 식각률을 갖는다. 따라서, 상기 제 2 식각공정(110)은 식각 저지막(60) 상의 희생막(70)을 완전히 제거하고 동시에 도 8 에서 남을 수 있는 포토레지스트 패턴(80) 및 희생막 패턴(75)의 찌꺼기들도 같이 제거시킬 수 있도록 수행한다.
상기 제 2 식각공정(110)이 수행된 반도체 기판의 A 부분을 확대하도록 VSEM 으로 촬영하면 도 11 과 같은 프러파일(Profile)을 갖는 사진을 얻을 수 있는데, 상기 트랜치(95)는 식각 저지막(60) 및 몰딩막(50)으로 고립되어지고 동시에 콘택 홀(65)과 연결되는 형상을 갖는다. 또한, 상기 제 2 식각공정(110)은 그 공정이 수행되는 동안 식각 저지막(60) 및 몰딩막(50) 사이(B)의 계면을 따라 식각하지 않기 때문에 식각 저지막(60) 아래의 도 6 의 트랜치 형상을 그대로 유지할 수 있게 해준다. 결론적으로, 상기 제 2 식각공정(110)은 도 8 내지 도 11 을 따라서 포토레지스트 패턴(80) 및 희생막 패턴(75)과 함께 희생막(70)을 제거하는 동안 몰딩막(50)에 물리적 어텍을 주지 않기 때문에 몰딩막(50)의 초기의 저 유전 상수의 값이 종래 기술대비 계속적으로 유지될 수 있도록 해준다. 더불어서, 상기 제 2 식각공정(110)은 그 공정 동안 유기성 플루오라이드 계열 완충 용액의 사용으로 인해서 식각 저지막(60) 및 몰딩막(50)을 식각하지 않기 때문에 트랜치(90)를 초기 형상대로 계속 유지시킬 수 있도록 하는 장점을 갖는다.
상기 제 2 식각공정(110)이 수행된 반도체 기판에 제 3 식각공정(120)을 수행해서 보호막(40)을 식각하는데, 상기 제 3 식각공정(120)은 트랜치(90) 및 콘택 홀(65)을 통하여 보호막(40)을 제거해서 금속 배선(35)을 노출시키도록 수행한다. 상기 제 3 식각 공정(120)은 이방성을 갖는 건식 식각을 사용해서 수행한다.
상술한 바와 같이, 본 발명은 포토레지스트 패턴 및 희생막과 함께 몰딩막을 포함하는 반도체 기판에 습식 식각공정을 통하여 유기성 플루오라이드 계열 완충 용액을 사용해서 포토레지스트 패턴 및 희생막을 동시에 제거하는 반도체 장치를 제조하는 방법들을 제공한다. 이를 통해서, 상기 반도체 장치를 제조하는 방법은 플라즈마 에싱 공정을 사용했을 때보다 그 장치의 반도체 제조 공정을 단순화시켜서 제조 원가를 낮추게 해주며 아울러서 몰딩막에 물리적 어텍을 주지 않아서 그 장치의 전기적 특성을 향상시킬 수 있게 해준다.
도 1 은 본 발명에 따른 반도체 장치의 배치도.
도 2 내지 도 12 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 반도체 장치의 제조방법을 설명해주는 단면도들.
Claims (29)
- 반도체 기판의 상부에 금속 배선 및 그 배선을 덮는 보호막을 차례로 형성하고,상기 보호막 상에 위치해서 상기 금속 배선과 정렬하는 콘택 홀을 형성하되, 상기 콘택 홀은 차례로 적층된 몰딩막 및 식각 저지막으로 고립되도록 형성하고,상기 콘택 홀을 채우도록 상기 식각 저지막 상에 희생막을 형성하고,상기 희생막을 노출시키고 동시에 상기 콘택 홀과 동일 중심을 갖는 포토레지스트 패턴을 형성하고,상기 포토레지스트 패턴을 식각 마스크로 사용해서 상기 희생막, 상기 식각 저지막 및 몰딩막에 제 1 식각공정을 수행하여 상기 반도체 기판의 상부에 트랜치를 형성하되, 상기 트랜치는 상기 희생막 및 상기 식각 저지막을 관통하여 상기 몰딩막에 위치되어서 상기 콘택 홀 내 희생막 패턴을 형성하고,상기 식각 저지막을 버퍼막으로 사용해서 제 2 식각공정을 수행하여 상기 포토레지스트 패턴, 상기 희생막 및 상기 희생막 패턴을 상기 반도체 기판으로부터 동시에 제거하는 것을 포함하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 제 1 식각공정은 이방성을 갖는 건식 식각을 사용해서 실시하는 것을 포함하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 제 2 식각공정은 등방성을 갖는 습식 식각을 사용해서 실시하는 것을 포함하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 제 2 식각공정은 유기성 플루오라이드 계열 완충 용액(Organic & Fluoride based buffered solution)을 사용해서 실시하되,상기 유기성 플루오라이드 계열 완충 용액은 다이메틸 아세타미드(N, N-DMAc), 초산(CH3COOH), 암모늄 플루오라이드(NH4F) 및 탈 이온수(DIW) 를 포함하는 화학 혼합물(Chemical Mixture)인 것이 특징인 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 제 2 식각공정은 유기성 플루오라이드 계열 완충 용액을 사용해서 실시하되,상기 유기성 플루오라이드 계열 완충 용액은 불산(HF), 버퍼 옥사이드 에천트(BOE) 또는 암모늄 플루오라이드(NH4F) 등의 플루오라이드(F)를 포함하는 화학물질(Chemicals)을 사용해서 형성하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 제 2 식각공정은 유기성 플루오라이드 계열 완충 용액을 사용해서 실시하되,상기 유기성 플루오라이드 계열 완충 용액은 다이메틸 아세타미드(N, N-DMAc), 트리에탄올아민(TEA), HAD, DGA 또는 PMDETA 등을 포함한 아민(Amine) 계통의 유기성 용제(Organic Solvent)를 사용해서 형성하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 제 2 식각공정은 유기성 플루오라이드 계열 완충 용액을 사용해서 실시하되,상기 유기성 플루오라이드 계열 완충 용액은 암모늄 플루오라이드(NH4F) 및 초산(CH3COOH) 사이의 플루오라이드(F) 완충작용을 이용하는 것을 포함하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 희생막 및 상기 희생막 패턴은 HSSQ(HydrogenSilsesQuioxane), MSSQ(MethylSilsesQuioxane) 계열의 절연막들 중의 선택된 하나를 사용해서 형성하는 것을 포함하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 식각 저지막은 HDP, USG, PE-OXIDE, FSG, BPSG, SiOF, SiON 및 SiN 막 중의 선택된 하나를 사용해서 형성하는 것을 포함하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 몰딩막은 FSG, Coral, Aurora, Black Diamond, SiLK 및 LKD 막 중의 선택된 하나를 사용해서 형성하는 것을 포함하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 보호막은 상기 몰딩막과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것을 포함하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 보호막은 실리콘 탄소막(SiC Layer)을 사용해서 형성하는 것을 포함하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 유기성 플루오라이드 계열 완충 용액은 포토레지스트 패턴, 희생막 및 희생막 패턴 대비 식각 저지막, 몰딩막 및 보호막에 대해서 식각률을 갖는 것을 포함하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 금속 배선은 구리(Cu)를 사용해서 형성하는 것을 포함하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 제 2 식각공정을 수행한 후,상기 식각 저지막 및 상기 몰딩막을 식각 마스크로 사용해서 상기 보호막에 제 3 식각공정을 수행하는 것을 더 포함하되,상기 제 3 식각공정은 상기 보호막을 식각해서 상기 금속 배선의 상면을 노출시키도록 수행하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 1 항에 있어서,상기 제 3 식각 공정은 이방성을 갖는 건식 식각을 사용해서 실시하는 것을 포함하는 것이 특징인 반도체 장치를 제조하는 방법.
- 반도체 기판의 상부에 구리 배선 및 그 배선을 덮는 보호막을 차례로 형성하고,상기 보호막 상에 위치해서 상기 구리배선과 정렬하는 콘택 홀을 형성하되, 상기 콘택 홀은 차례로 적층된 몰딩막 및 식각 저지막으로 고립되도록 형성하고,상기 콘택 홀을 채우도록 상기 식각 저지막 상에 희생막을 형성하고,상기 희생막을 노출시키고 동시에 상기 콘택 홀과 동일 중심을 갖는 포토레지스트 패턴을 형성하고,상기 포토레지스트 패턴을 식각 마스크로 사용해서 상기 희생막, 상기 식각 저지막 및 몰딩막에 제 1 식각공정을 수행하여 상기 반도체 기판의 상부에 트랜치를 형성하되, 상기 트랜치는 상기 희생막 및 상기 식각 저지막을 관통하여 상기 몰딩막에 위치되어서 상기 콘택 홀 내 희생막 패턴을 형성하고,상기 식각 저지막을 버퍼막으로 사용해서 제 2 공정을 수행하여 상기 포토레지스트 패턴, 상기 희생막 및 상기 희생막 패턴을 상기 반도체 기판으로부터 동시에 제거하는 것을 포함하되,상기 제 2 공정은 유기성 플루오라이드 계열 완충 용액(Organic & Fluoride based buffered solution)을 사용해서 실시하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 17 항에 있어서,상기 제 1 식각공정은 이방성을 갖는 건식 식각을 사용해서 실시하는 것을 포함하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 17 항에 있어서,상기 제 2 식각공정은 등방성을 갖는 습식 식각을 사용해서 실시하는 것을 포함하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 17 항에 있어서,상기 유기성 플루오라이드 계열 완충 용액은 다이메틸 아세타미드(N, N-DMAc), 초산(CH3COOH), 암모늄 플루오라이드(NH4F) 및 탈 이온수(DIW) 를 포함하는 화학 혼합물(Chemical Mixture)을 사용하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 17 항에 있어서,상기 유기성 플루오라이드 계열 완충 용액은 불산(HF), 버퍼 옥사이드 에천트(BOE) 또는 암모늄 플루오라이드(NH4F) 등의 플루오라이드(F)를 포함하는 화학물질(Chemicals)을 사용해서 형성하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 17 항에 있어서,상기 유기성 플루오라이드 계열 완충 용액은 다이메틸 아세타미드(N, N-DMAc), 트리에탄올아민(TEA), HAD, DGA 또는 PMDETA 등을 포함한 아민(Amine) 계통의 유기성 용제(Organic Solvent)를 사용해서 형성하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 17 항에 있어서,상기 유기성 플루오라이드 계열 완충 용액은 암모늄 플루오라이드(NH4F) 및 초산(CH3COOH)) 사이의 플루오라이드(F) 완충작용을 이용하는 것을 포함하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 17 항에 있어서,상기 유기성 플루오라이드 계열 완충 용액은 포토레지스트 패턴, 희생막 및 희생막 패턴 대비 식각 저지막, 몰딩막 및 보호막에 대해서 식각률을 갖는 것을 포함하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 17 항에 있어서,상기 희생막 및 상기 희생막 패턴은 HSSQ(HydrogenSilsesQuioxane), MSSQ(MethylSilsesQuioxane) 계열의 절연막들 중의 선택된 하나를 사용해서 형성하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 17 항에 있어서,상기 식각 저지막은 HDP, USG, PE-OXIDE, FSG, BPSG, SiOF, SiON 및 SiN 막 중의 선택된 하나를 사용해서 형성하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 17 항에 있어서,상기 몰딩막은 FSG, Coral, Aurora, Black Diamond, SiLK 및 LKD 막 중의 선택된 하나를 사용해서 형성하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 17 항에 있어서,상기 제 2 식각공정을 수행한 후,상기 식각 저지막 및 상기 몰딩막을 식각 마스크로 사용해서 상기 보호막에 제 3 식각공정을 수행하는 것을 더 포함하되,상기 제 3 식각공정은 상기 보호막을 식각해서 상기 구리 배선의 상면을 노출시키도록 수행하는 것이 특징인 반도체 장치를 제조하는 방법.
- 제 17 항에 있어서,상기 제 3 식각 공정은 이방성을 갖는 건식 식각을 사용해서 실시하는 것을 포함하는 것이 특징인 반도체 장치를 제조하는 방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040035737A KR100593446B1 (ko) | 2004-05-19 | 2004-05-19 | 유기성 플루오라이드 계열 완충 용액을 사용해서 반도체장치를 제조하는 방법들 |
US11/122,881 US7365021B2 (en) | 2004-05-19 | 2005-05-05 | Methods of fabricating a semiconductor device using an organic compound and fluoride-based buffered solution |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
KR20050110538A true KR20050110538A (ko) | 2005-11-23 |
KR100593446B1 KR100593446B1 (ko) | 2006-06-28 |
Family
ID=35375755
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (2)
Country | Link |
---|---|
US (1) | US7365021B2 (ko) |
KR (1) | KR100593446B1 (ko) |
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Publication number | Publication date |
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KR100593446B1 (ko) | 2006-06-28 |
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