KR20080022316A - 반도체 장치의 금속 배선 형성 방법 - Google Patents
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Abstract
반도체 장치의 금속 배선 형성 방법에 있어서, 반도체 기판 상에 기판을 노출시키는 개구부를 포함하는 산화막 패턴들을 형성한다. 개구부를 매몰하면서, 산화막 패턴들을 덮는 다공성 저유전막을 형성한다. 산화막 패턴들의 상면이 노출될 때까지 다공성 저유전막의 상부를 제거하여 다공성 저유전막 패턴들을 형성한다. 다공성 저유전막 패턴들 사이의 산화막 패턴들을 제거한다. 다공성 저유전막 패턴들 사이에 금속 배선을 형성한다. 다공성 저유전막의 손상 없이 효과적으로 금속 배선들을 절연시킬 수 있다.
Description
도 1 내지 도 2는 반도체 장치의 금속 배선 형성 방법을 나타내는 단면도들이다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 나타내는 단면도들이다.
도 8 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 나타내는 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판 102, 202 : 산화막 패턴
104, 204 : 개구부 108, 208 : 다공성 저유전막
108a, 208a : 다공성 저유전막 패턴 110, 210 : 금속 배선
204a : 제1 개구부 204b : 제2 개구부
206 : 베리어막
본 발명은 반도체 장치의 금속 배선 형성 방법에 관한 것이다. 보다 상세하게는, 반도체 장치의 금속 배선 형성공정에서 다공성 저유전막을 손상시키지 않는 반도체 장치의 금속 배선 형성 방법에 관한 것이다.
최근, 반도체 장치가 고속화, 대용량화 및 고집적화에 대한 요구에 부응하여 90nm 이하의 디자인 룰이 적용된 반도체 장치들이 개발되고 있다. 상기와 같이 미세 패턴들을 갖는 반도체 장치의 집적 회로 기술에 있어서, 단위 소자들을 전기적으로 연결하기 위한 금속 배선들은 다층 구조로 형성되며, 상기 다층 구조에서 금속 배선들 각각의 단면적 및 금속 배선들 사이의 간격은 점차 감소되고 있다.
상기와 같이 고집적화된 반도체 장치의 동작 속도는 각각의 셀 트랜지스터들의 동작 속도보다는 금속 배선의 저항과 금속 배선들 사이에 존재하는 층간 절연막에 기인하는 기생 커패시턴스에 의해 결정될 수 있다. 따라서, 고속 소자를 구현하기 위해 저유전 절연막을 반도체 제조 공정에 적용하려는 연구가 활발하게 진행되고 있다.
현재 알려진 저유전 절연막의 종류는 크게 유기물계의 폴리머막, 무기물계의 SiOC막 및 막 내부에 기공(pore)을 포함하는 다공성막으로 분류될 수 있다. 여기서, 상기 폴리머막 및 SiOC막은 2.5 내지 2.7 정도의 낮은 유전율을 갖고 있으며, 특히 상기 다공성막은 막 내부에 미세한 기공이 형성되어 2.2 이하의 낮은 유전율을 갖고 있어 금속 배선의 층간 절연막으로 널리 사용되고 있다.
도 1 내지 도 2는 반도체 장치의 금속 배선 형성 방법을 나타내는 단면도들이다.
도 1을 참조하면, 반도체 기판(10) 상에 다공성 저유전막(미도시)을 형성하고, 상기 기판(10) 상에 기판(10)을 노출시키는 개구부(14)들을 포함하는 다공성 저유전막 패턴(12)을 형성한다.
도 2를 참조하면, 상기 개구부(16) 및 다공성 저유전막 패턴(12)에 상에 실질적으로 균일한 두께를 갖는 베리어막(16)을 증착한다. 이어서, 상기 개구부(16)들을 매몰하면서, 상기 베리어막(16)을 덮는 금속층(미도시)을 형성한다. 이어서, 상기 다공성 저유전막 패턴(12)이 노출될 때까지, 연마 공정을 수행한다. 그 결과, 상기 개구부 내에 존재하는 금속 배선(18)이 형성한다.
그러나, 상기 다공성 저유전막 패턴(12)을 구성하는 다공성 물질은 기공을 함유하기 때문에, 종래의 금속 배선의 절연막으로 사용되고 있는 산화막에 비하여, 기계적 물성이 약하다. 따라서, 상기 다공성 저유전막 패턴(12)을 형성하기 위한 식각 공정 및 포토레지스트 패턴을 제거하기 위한 애싱(ashing) 및 스크립(strip)공정을 수행할 경우, 상기 다공성 저유전막 패턴(12)에는 손상이 초래된다. 또한, 보잉(bowing)현상이 나타나게 되고, 후속 금속 배선 공정 시, 금속 침투에 의해 리프팅(lifting)현상 및 유전 상수값을 높이는 주된 문제점이 초래된다.
상기 보잉현상 및 금속 침투를 개선하는 방법으로써, 기공 실링(pore sealing) 공정이 대한민국 특허 공개 공보 2005-0101873호에 개시되어 있다. 그러나, 상기 기공 실링(pore sealing)공정은 다공성 저유전막이 손상을 받은 후에 진행되는 공정으로써, 다공성 저유전막의 식각, 애싱(ashing) 및 스크립(strip) 공정이 진행됨에 따른 보잉(bowing)현상과 같은 근본적인 문제점은 여전히 존재한다.
따라서, 상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 다공성 저유전막(porous low-k dielectrics)의 손상 없이, 반도체 장치의 금속 배선을 형성하는 방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 금속 배선 형성 방법에 따르면, 먼저 반도체 기판 상에 상기 기판을 노출시키는 개구부를 포함하는 산화막 패턴들을 형성한다. 이어서, 상기 개구부를 매몰하면서, 상기 산화막 패턴들을 덮는 다공성 저유전막을 형성한다. 이어서, 상기 산화막 패턴들의 상면이 노출될 때까지 상기 다공성 저유전막의 상부를 제거하여 다공성 저유전막 패턴들을 형성한다. 이어서, 상기 다공성 저유전막 패턴들 사이에 존재하는 산화막 패턴들을 제거한다. 이어서, 상기 산화막 패턴들이 제거됨으로 인해 형성된 상기 다공성 저유전막 패턴들 사이 공간 내에 금속 배선을 형성한다.
본 발명의 일 실시예에 따른 반도체 장치의 금속 배선 형성 방법은 산화막 패턴의 형성 및 제거공정을 이용하여 다공성 저유전막의 식각 공정 없이 다공성 저유전막 패턴의 주형을 간접적으로 형성하는 것을 특징으로 한다. 따라서, 다공성 저유전막의 손상 및 유전 상수값의 증가를 막을 수 있고, 금속 배선을 효과적으로 절연시킴으로써, 금속 배선들 사이에서의 기생 커패시턴스를 크게 감소시킬 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치의 금속 배선 형성 방법은 상기 다공성 저유전막을 형성하는 단계 전에 실질적으로 균일한 두께를 갖는 베리어막을 형성하는 단계를 더 수행함으로써, 후속 공정 진행 시 금속의 확산을 억제할 수 있는 금속 배선을 형성할 수 있는 효과가 더해진다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 금속 배선 형성 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막) 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막) 또는 패턴들이 기판, 각 층(막) 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막) 또는 패턴들이 직접 기판, 각 층(막) 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막) 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 나타내는 단면도들이다.
도 3을 참조하면, 반도체 기판(100) 상에 상기 기판(100)을 노출시키는 개구부(104)를 포함하는 산화막 패턴(102)들을 형성한다.
상기 산화막 패턴(102)들을 형성하는 과정을 구체적으로 설명하면, 상기 기판(100) 상에 실리콘 산화물을 포함하는 실리콘 산화막(미도시)을 형성한다. 상기 기판(100)은 트랜지스터(미도시) 및 도전성 구조물(미도시)이 형성되어 있다. 상기 산화막은 예를 들어, SOG(spin on glass), BPSG(borophospho-silicate glass), USG(undoped-silicate glass), TEOS(tetra ethyl-ortho-silicate glass) 등과 같은 산화물을 이용하여 형성할 수 있다.
이어서, 상기 산화막 상에 포토레지스트막(미도시)을 형성한 후, 노광 및 현상 공정을 수행하여 포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴에 노출된 산화막을 건식 또는 습식 식각하고, 상기 포토레지스트 패턴을 제거하기 위한 애싱 및 스트립 공정을 수행한다. 그 결과, 상기 산화막에 개구부(104)가 형성됨으로 인해 상기 산화막은 산화막 패턴(102)으로 형성된다. 상기 산화막 패턴(102)은 후속 공정에 의해 형성되는 다공성 저유전막 패턴을 다마신 방법으로 형성하기 위한 몰드막으로 사용된다.
도 4를 참조하면, 상기 개구부(104)를 매몰하면서, 상기 산화막 패턴(102)들을 덮는 다공성 저유전막(108)을 형성한다.
상기 다공성 저유전막(108)의 유전율은 약 1 내지 약 2.7 정도이고, 예를 들면, 메틸실세스퀴옥산(Methyl-Silsesquioxane; MSQ)막, 하이드로젠실세스퀴옥산(Hydrogen-Silsesquioxane; HSQ)막, 플루오르화실리콘다이옥사이드(Fluorinated-Silicon dioxide; FSG)막, 폴리머(polymers)막, 크세로겔(xerogel)막 등을 사용하여 형성된다.
일 예로서, 상기 다공성 저유전막(108)은 스핀 코팅(spin coating) 공정을 이용하여, 상기 기판 상에 다공성 저유전막 조성물을 예비 다공성 저유전막(미도 시)으로 형성한다. 상기 다공성 저유전막 조성물은 실세스 퀴옥산 올리고머와 기공 생성제 및 용매를 포함하는 조성을 갖는다.
이어서, 상기 예비 다공성 저유전막을 열처리하여 다공성 저유전막(108_을 형성한다. 상기 예비 다공성 저유전막의 열처리는 경화(curing) 공정을 거쳐서 형성하고, 상기 경화 공정은 예비 베이킹(baking) 공정 및 주 베이킹(baking) 공정에 의해 수행된다. 상기 예비 베이킹 공정은, 상기 예비 다공성 저유전막에 포함된 용매를 제거하고 기공 생성제를 열 분해시키는 동시에 실리콘 산화물을 형성하기 위하여 약 70 내지 350℃ 의 온도에서 수행된다. 이어서, 상기 주 베이킹 공정은, 실세스 퀴옥산 올리고머를 공중 합체하여 실리콘 산화물로 전환시키는 동시에 전환된 실리콘 산화물의 조직을 치밀하게 하는 공정으로 예비 베이킹된 예비 다공성 저유전막을 약 350 내지 550℃의 온도에서 수행된다. 그 결과, 상기 예비 다공성 저유전막은 다공성 저유전막(108)으로 형성될 수 있다.
도 5를 참조하면, 상기 산화막 패턴(102)들의 상면이 노출될 때까지 상기 다공성 저유전막(108)의 상부를 제거하여 다공성 저유전막 패턴(108a)들을 형성한다. 상기 다공성 저유전막 패턴(108a)들은 화학 기계적 연마(CMP) 공정 또는 에치백 공정을 수행하여 형성할 수 있다.
도 6을 참조하면, 상기 다공성 저유전막 패턴(108a)들 사이의 산화막 패턴(102)들을 제거한다.
상기 산화막 패턴(102)들은 습식 식각 공정을 이용하여 제거되고, 상기 습식 식각 공정에 사용되는 식각액은 LAL용액으로서, LAL 용액은 불화암모늄, 불산 및 탈이온수의 혼합액이다.
도 7을 참조하면, 상기 다공성 저유전막 패턴(108a)들 사이에 금속 배선(110)을 형성한다.
상기 금속 배선(110)은 불규칙한 두께를 갖기 때문에, 상기 다공성 저유전막 패턴(108a)의 상면이 노출되도록 화학 기계적 연마(CMP) 공정 또는 에치백 공정을 수행함으로써 형성한다.
도 8 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 나타내는 단면도들이다.
본 발명의 다른 실시예에 따른 금속 배선 형성 방법은 상기 다공성 저유전막을 형성하는 단계 전에, 베리어막을 형성하는 단계를 제외하고는 상기 실시예와 동일하므로, 중복되는 설명은 생략한다.
도 8을 참조하면, 반도체 기판(200) 상에 상기 기판(200)을 노출시키는 개구부(204)를 포함하는 산화막 패턴(202)들을 형성한다. 상기 기판(200) 상에는 도시하지 않았지만, 트랜지스터와 같은 소자들 및 후속 공정에 의해 형성되는 금속 배선과 접속하기 위한 도전 패턴이 형성되어 있다.
상기 개구부(204)는 기판(200)에 형성되어 있는 각 위치 별로 개구부 폭이 다르게 형성된다. 구체적으로, 반도체 장치에서 패턴이 매우 조밀하게 형성되는 셀 영역에는 상대적으로 작은 폭을 갖는 제 1 개구부(204a)가 형성되고, 페리 및 코아 영역에는 상기 셀 영역에 비해 상대적으로 넓은 폭을 갖는 제 2 개구부(204b)가 형 성된다.
상기 개구부(204)는 각각 트렌치(trench)와 비아 홀(via hole)이 동시에 구비되는 듀얼 다마신 구조를 가지며, 도 8 내지 도 11에 도시된 도면들은 트렌치만이 형성되어 있는 부위를 절단한 단면도들이다. 즉, 각 단면도들에는 비아 홀을 도시하지 않았다.
도 9를 참조하면, 상기 개구부(204) 및 산화막 패턴(202)들 상에 베리어막(206)을 형성한다.
상기 베리어막(206)은 금속 배선 형성 시, 금속 배선을 구성하는 금속 물질들이 절연막내로 확산되는 것을 방지하는 역할을 한다. 상기 베리어막(206)으로 사용할 수 있는 물질의 예로서는, 실리콘 옥사이드(Si02), 실리콘 카본 나이트라이드(SiCN), 실리콘 보론 나이트라이드(SiBN), 실리콘 보론 카본 나이트라이드(SiBCN) 등의 물질을 들 수 있다.
상기 베리어막(206)은 화학기상증착(CVD), 스퍼터링증착, 물리적기상증착(PVD), 원자층증착(ALD), E-beam evaporation, Electroless- chemical deposition, Electrochemical deposition 등의 방법을 적용하여 형성할 수 있다.
도 10을 참조하면, 상기 개구부(204)를 매몰하면서, 상기 베리어막(206)을 덮는 다공성 저유전막(208)을 형성한다.
도 11을 참조하면, 상기 산화막 패턴(202)들의 상면이 노출될 때까지 상기 다공성 저유전막(208) 및 베리어막(206)의 상부를 순차적으로 제거하여 다공성 저 유전막 패턴(208a)들을 형성한다.
상기 다공성 저유전막 패턴(208a)들은 먼저, 상기 베리어막(206)의 상면이 노출될 때까지 상기 다공성 저유전막(208)의 상부를 화학 기계적 연마(CMP) 공정 또는 에치백 공정을 수행하여 제거하고, 상기 산화막 패턴(202)들의 상면이 노출될 때까지 상기 베리어막(206)의 상부를 화학 기계적 연마(CMP) 공정 또는 에치백 공정을 수행하여 형성할 수 있다.
도 12를 참조하면, 상기 다공성 저유전막 패턴(208a)들 사이의 산화막 패턴(202)들을 제거한다.
도 13을 참조하면, 상기 다공성 저유전막 패턴(208a)들 사이의 공간 내에 금속 배선(210)을 형성한다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 금속 배선 형성 방법은 다공성 저유전막의 손상 및 유전율의 증가를 막고, 효과적으로 금속 배선들을 절연시킴으로써, 금속 배선들 사이에서의 기생 커패시턴스를 크게 감소시킬 수 있다.
또한, 다공성 저유전막을 형성하는 단계 전에 베리어막을 형성하는 단계를 더 수행함으로써, 실질적으로 후속 공정 진행 시 금속의 확산을 억제할 수 있는 금속 배선을 형성할 수 있는 효과가 더해진다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (8)
- 반도체 기판 상에 상기 기판을 노출시키는 개구부를 포함하는 산화막 패턴들을 형성하는 단계;상기 개구부를 매몰하면서, 상기 산화막 패턴들을 덮는 다공성 저유전막을 형성하는 단계;상기 산화막 패턴들의 상면이 노출될 때까지 상기 다공성 저유전막의 상부를 제거하여 다공성 저유전막 패턴들을 형성하는 단계;상기 다공성 저유전막 패턴들 사이의 산화막 패턴들을 제거하는 단계; 및상기 다공성 저유전막 패턴들 사이에 금속 배선을 형성하는 단계를 포함하는 반도체 장치의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 다공성 저유전막은 1 내지 2.7의 유전율을 갖는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
- 제 2 항에 있어서, 상기 다공성 저유전막은 메틸실세스퀴옥산(Methyl-Silsesquioxane; MSQ)막, 하이드로젠실세스퀴옥산(Hydrogen-Silsesquioxane; HSQ)막, 플루오르화실리콘다이옥사이드(Fluorinated-Silicon dioxide;FSG)막, 폴리머(polymers)막 또는 크세로겔(xerogel)막으로 이루어지는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 다공성 저유전막을 형성하는 단계는,상기 기판 상에 다공성 저유전막 조성물을 예비 다공성 저유전막으로 형성하는 단계; 및상기 예비 다공성 저유전막을 열처리하여 다공성 저유전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
- 제 4 항에 있어서, 상기 예비 다공성 저유전막은 스핀 코팅(spin coating) 공정으로 형성되는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
- 제 1 항에 있어서, 화학 기계적 연마(CMP) 공정 또는 에치백 공정을 수행하여 상기 다공성 저유전막의 상부를 식각하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
- 반도체 기판 상에 상기 기판을 노출시키는 개구부를 포함하는 산화막 패턴들을 형성하는 단계;상기 개구부 및 산화막 패턴들 상에 베리어막을 형성하는 단계;상기 개구부를 매몰하면서, 상기 베리어막을 덮는 다공성 저유전막을 형성하는 단계;상기 산화막 패턴들의 상면이 노출될 때까지 상기 다공성 저유전막 및 베리 어막의 상부를 제거하여 다공성 저유전막 패턴들을 형성하는 단계;상기 다공성 저유전막 패턴들 사이의 산화막 패턴들을 제거하는 단계; 및상기 다공성 저유전막 패턴들 사이에 금속 배선을 형성하는 단계를 포함하는 반도체 장치의 금속 배선 형성 방법.
- 제 7 항에 있어서, 상기 베리어막은 실리콘 옥사이드(Si02), 실리콘 카본 나이트라이드(SiCN), 실리콘 보론 나이트라이드(SiBN) 또는 실리콘 보론 카본 나이트라이드(SiBCN)로 이루어지는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
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| JP2010267716A (ja) * | 2009-05-13 | 2010-11-25 | Elpida Memory Inc | 低誘電率絶縁膜の作製方法、半導体装置およびその製造方法 |
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2006
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| US8030221B2 (en) | 2009-05-13 | 2011-10-04 | Elpida Memory, Inc. | Method for producing low-k l film, semiconductor device, and method for manufacturing the same |
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