KR100850137B1 - 반도체 소자의 층간 절연막 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 층간 절연막 제조방법에 관한 것으로, 특히 반도체 소자 또는 금속 배선이 형성된 반도체 기판 전면에 플로린 함유 절연 물질(FSG)로 제 1층간 절연막을 형성하고, 제 1층간 절연막 상부에 실리콘이 풍부한 산화막(SRO)으로 제 2층간 절연막을 형성하고, 제 2층간 절연막 표면을 평탄화한다. 그러므로, 본 발명은 FSG막을 사용하는 층간 절연막 상부면에 실리콘이 풍부한 산화막(SRO)을 추가 형성함으로써, 실리콘이 풍부한 산화막(SRO)의 댕글링 본드 구조에 의해 FSG막의 플로린(F)을 캡쳐링시켜 FSG막의 플로린(F) 아웃 개싱에 의해 발생되는 디라미네이션 현상과 층간 절연막과 금속 배선 사이의 접착 불량을 방지할 수 있다.
층간 절연막, FSG, 아웃개싱, 실리콘이 풍부한 산화막, 접착 불량
Description
도 1은 종래 기술에 의한 반도체 소자의 층간 절연막내 FSG의 아웃개싱에 의해 발생하는 불량을 나타낸 도면,
도 2는 본 발명에 따른 반도체 소자내 금속 배선 사이의 층간 절연막 제조 방법을 설명하기 위한 흐름도,
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 소자내 금속 배선 사이의 층간 절연막을 제조하는 공정을 순차적으로 나타낸 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
10 : 반도체 기판 20 : 금속 배선
30 : 라이너 박막 40 : 제 1층간 절연막(FSG)
50 : 제 2층간 절연막(SRO) 50a : 평탄화된 제 2층간 절연막
60 : 캐핑막(SRO)
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 플로린을 함유한 산화막(Fluorine doped Silicate Glass : 이하, FSG라 함)의 아웃개싱으로 인한 문제를 개선할 수 있는 반도체 소자의 층간 절연막 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 금속 배선의 간격(pitch)이 점점 감소하게 되고, 이에 따른 기생 정전 용량으로 인한 신호 지연과 전력 소모가 커지게 되어 이를 감소시키기 위해 금속 배선 사이를 층간 절연하는 층간 절연막을 저유전율을 갖는 절연 물질로 대체하고 있다.
이에 따라, 0.18㎛ 이하의 금속 배선 공정을 적용하는 반도체 소자에서는, 우수한 갭필(gap fill) 능력과 낮은 유전 상수(예를 들어, 3∼3.5)의 특성으로 인해 금속간 층간 절연막으로서, FSG가 널리 사용하고 있다.
일반적으로 FSG를 이용한 층간 절연막 제조 공정은, 금속 배선이 있는 반도체 기판 상부에 고밀도 플라즈마 화학기상증착(HDP-CVD : High Density Plasma Chemical Vapor Deposition) 공정으로 FSG를 증착하고, 그 표면을 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 평탄화한다. 혹은, 고밀도 플라즈마 화학기상증착(HDP-CVD) 공정으로 FSG를 증착하고, 그 위에 플라즈마 인핸스드 화학기상증착(PE-CVD : Plasma Enhanced CVD) 공정으로 TEOS를 증착하고 이를 화학적기계적연마(CMP) 공정으로 평탄화한다.
하지만, FSG막은 갭필 특성 개선 및 유전 상수 개선을 위하여 일반적으로 3%∼5% 정도의 플로린(F) 성분을 막내에 포함하게 된다. 이 플로린(F)은 후속 공정이 진행되면서 아웃개싱(outgassing)에 취약하게 된다.
도 1은 종래 기술에 의한 반도체 소자의 층간 절연막내 FSG의 아웃개싱에 의 해 발생하는 불량을 나타낸 도면이다.
도 1에 도시된 바와 같이, FSG막내 플로린(F)은 아웃개싱에 의해 층간 절연막 계면에서 금속 배선 사이로 이동하게 되고, 이후 열처리 공정시 층간 절연막과 금속 배선 사이가 들뜨는 디라미네이션(delamination) 현상(도면 부호 A)을 유발시키고 이로 인해 막 사이의 접착(adhesion) 불량을 일으킨다. 게다가, 층간 절연막 계면을 통해 금속 배선 사이로 확산된 이동된 플로린(F)은 금속 부식(metal corrosion)을 유발시키는 문제점이 있다.
본 발명의 목적은, 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, FSG막을 증착하고 그 위에 실리콘이 풍부한 산화막을 추가 형성함으로써, 실리콘이 풍부한 산화막에 의해 FSG막의 플로린(F)을 캡쳐링하여 플로린 확산으로 인한 디라미네이션 현상과 막 사이의 접착 불량을 미연에 방지할 수 있는 반도체 소자의 층간 절연막 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 소자 또는 금속 배선 사이를 층간 절연하는 층간 절연막의 제조 방법에 있어서, 반도체 소자 또는 금속 배선이 형성된 반도체 기판 전면에 USG 물질로 라이너 박막을 형성하는 단계와, 상기 라이너 박막과 인시튜로 그 상부에 플로린 함유 절연 물질(FSG)로 제 1층간 절연막을 형성하는 단계와, 상기 제 1층간 절연막과 인시튜로 그 상부에 실리콘이 풍부한 산화막(SRO)으로 제 2층간 절연막을 형성하는 단계와, 제 2층간 절연막 표면을 평탄화하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자내 금속 배선 사이의 층간 절연막 제조 방법을 설명하기 위한 흐름도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자내 금속 배선 사이의 층간 절연막 제조 방법은, 다음과 같이 순차적으로 진행된다.
우선, 반도체 소자 또는 금속 배선이 형성된 반도체 기판 전면에 반도체 기판 전면에 USG 물질로 라이너박막을 형성한다.(S10∼S20) 이때, 라이너박막은 고밀도 플라즈마 화학기상증착(HDP-CVD) 공정으로 형성한다.
그리고 라이너 박막 상부면에 플로린 함유 절연 물질(FSG)로 제 1층간 절연막을 형성한다.(S30) 이때, 제 1층간 절연막은 고밀도 플라즈마 화학기상증착(HDP-CVD) 공정으로 형성한다.
그 다음 제 1층간 절연막 상부에 실리콘이 풍부한 산화막(SRO : Silicon Rich Oxide)으로 제 2층간 절연막을 형성한다.(S40) 이때, 제 2층간 절연막은 고밀도 플라즈마 화학기상증착(HDP-CVD) 공정으로 형성한다.
화학적기계적연마(CMP) 공정 등으로 제 2층간 절연막 표면을 평탄화한다.(S50)
제 2층간 절연막 표면을 평탄화한 이후에, 제 2층간 절연막 상부면에 실리콘이 풍부한 산화막(SRO)으로 캐핑막을 형성한다.(S60)
그러므로, 본 발명에 따른 층간 절연막 제조 방법은, FSG막으로 제 1층간 절연막을 형성하고 그 위에 실리콘이 풍부한 산화막(SRO)으로 제 2층간 절연막을 추가 형성함으로써, 실리콘이 풍부한 산화막(SRO)에 의해 FSG막의 플로린(F)이 캡쳐링되어 FSG막의 플로린(F) 아웃 개싱에 의해 발생되는 디라미네이션 현상과 층간 절연막과 금속 배선 사이의 접착 불량을 방지할 수 있다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 소자내 금속 배선 사이의 층간 절연막을 제조하는 공정을 순차적으로 나타낸 공정 순서도이다. 이들 도면을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자내 금속 배선의 층간 절연막 제조 공정은 다음과 같이 진행된다.
우선, 도 3a에 도시된 바와 같이, 반도체 기판(10)으로서, 실리콘 기판에 MOSFET 등과 같은 반도체 소자 공정을 진행하고 반도체 소자와 연결되는 금속 배선(20)을 형성한다.
도 3b에 도시된 바와 같이, 금속 배선(20)이 있는 반도체 기판(10) 전면에 고밀도 플라즈마 화학기상증착(HDP-CVD) 공정으로 USG 물질을 증착하여 라이너 박막(30)을 형성한다. 여기서, 라이너 박막(30)은, 그 두께를 100Å∼500Å 두께 범위로 형성한다.
라이너 박막(30)으로 사용된 USG 증착 공정은, SiH4, Ar, O2 가스를 사용하여 고밀도 플라즈마 화학기상증착(HDP-CVD) 장비에서 스퍼터링 에칭(sputtering etching)없이 증착만 이루어지도록 한다.
라이너 박막(30)의 역할은, 후속 저유전율의 FSG를 증착할 때 플로린(F)에 의해 금속 배선이 부식되는 것을 방지하며 스퍼터 에칭없이 금속 배선의 침식(attack)을 방지할 뿐만 아니라, 그 두께를 얇게 하여 금속 배선간의 기생 정전 용량을 줄이도록 한다.
그리고 도 3c에 도시된 바와 같이, 라이너 박막(30) 상부면에 고밀도 플라즈마 화학기상증착(HDP-CVD) 공정으로 FSG 물질을 증착하여 제 1층간 절연막(40)을 형성한다. 여기서, 제 1층간 절연막(40)인 FSG막내 플로린(F)의 농도를 4%∼7% 범위로 한다. 그리고, 제 1층간 절연막(40) 두께는 금속 배선(20) 두께의 50%∼70% 범위로 하여 이후 형성될 금속 배선에 제 1층간 절연막(40)인 고농도의 FSG막의 접촉이 이루어지지 않도록 한다. 예를 들어, 금속 배선의 두께가 1000Å일 경우 제 1층간 절연막(40) 두께는 500Å∼700Å 두께 범위로 한다.
계속해서 도 3d에 도시된 바와 같이, 제 1층간 절연막(40) 상부면에 고밀도 플라즈마 화학기상증착(HDP-CVD) 공정으로 실리콘이 풍부한 산화막(SRO)으로 제 2층간 절연막(50)을 형성한다. 여기서, 제 2층간 절연막(50)인 실리콘이 풍부한 산화막은 굴절률을 1.5∼1.7로 한다.
실리콘이 풍부한 산화막(SRO)의 제 2층간 절연막(50)은, 플로린(F) 소오스 가스없이, SiH4, O2 가스만을 이용하여 증착한다.
제 2층간 절연막(50)인 실리콘이 풍부한 산화막(SRO)은, 댕글링 본드(dangling bond)가 존재하여 하부의 제 1층간 절연막(40)인 FSG의 플로린(F)이 아웃개싱되어 확산될 경우 이를 캐쳐링하는 역할을 한다.
그리고 도 3e에 도시된 바와 같이, 화학적기계적연마(CMP) 공정, 전면 식각(etch back) 등으로 제 2층간 절연막 표면을 평탄화(50a)한다. 이때, 평탄화 공정시 하부에 있는 고농도 FSG의 제 1층간 절연막(40)이 노출되지 않도록 제 2층간 절연막 표면에서 식각 정지가 이루어지도록 한다.
그리고나서, 도 3f에 도시된 바와 같이, 평탄화된 제 2층간 절연막(50a) 상부 전면에 플라즈마 인핸스드 화학기상증착(PE-CVD) 공정으로 실리콘이 풍부한 산화막(SRO)을 증착하여 캐핑막(capping layer)(60)을 형성한다. 이때, 캐핑막(60)인 실리콘이 풍부한 산화막의 두께는 1000Å∼3000Å 범위로 한다.
본 발명의 제조 공정에서는, 라이너 박막(30), 제 1층간 절연막(40) 및 제 2층간 절연막을 고밀도 플라즈마 화학기상증착(HDP-CVD) 공정으로 진행할 경우 동일한 증착 장비에서 인시튜(in-situ)로 진행할 수 있다.
이상 설명한 바와 같이, 본 발명은 FSG막으로 제 1층간 절연막을 형성하고 그 위에 실리콘이 풍부한 산화막(SRO)으로 제 2층간 절연막을 추가 형성함으로써, 실리콘이 풍부한 산화막(SRO)의 댕글링 본드 구조에 의해 FSG막의 플로린(F)이 캡쳐되어 FSG막의 플로린(F) 아웃 개싱에 의해 발생되는 디라미네이션 현상과 층간 절연막과 금속 배선 사이의 접착 불량을 방지할 수 있다.
따라서, 본 발명은 FSG막을 사용하는 층간 절연막에서 발생하는 층간 절연막과 금속 배선 사이가 들뜨는 디라미네이션 현상을 막아 금속 배선과 층간 절연막 사이의 접착 불량을 방지할 수 있다. 게다가, 층간 절연막 계면을 통해 금속 배선 사이로 플로린(F)의 확산을 막아 금속 배선의 부식 불량을 방지할 수 있어 반도체 소자의 제조 수율을 크게 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (8)
- 반도체 소자 또는 금속 배선 사이를 층간 절연하는 층간 절연막의 제조 방법에 있어서,상기 반도체 소자 또는 금속 배선이 형성된 반도체 기판 전면에 USG 물질로 라이너 박막을 형성하는 단계와,상기 라이너 박막과 인시튜로 그 상부에 플로린 함유 절연 물질(FSG)로 제 1층간 절연막을 형성하는 단계와,상기 제 1층간 절연막과 인시튜로 그 상부에 실리콘이 풍부한 산화막(SRO)으로 제 2층간 절연막을 형성하는 단계와,상기 제 2층간 절연막 표면을 평탄화하는 단계를 포함하는 반도체 소자의 층간 절연막 제조방법.
- 삭제
- 제 1항에 있어서,상기 라이너 박막은, 100Å∼500Å 두께 범위인 것을 특징으로 하는 반도체 소자의 층간 절연막 제조방법.
- 삭제
- 제 1항에 있어서,상기 제 1층간 절연막은, 플로린(F)의 농도를 4%∼7% 범위로 하여 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 제조방법.
- 제 1항에 있어서,상기 제 2층간 절연막은, 굴절률이 1.5∼1.7인 것을 특징으로 하는 반도체 소자의 층간 절연막 제조방법.
- 제 1항에 있어서,상기 방법은,상기 제 2층간 절연막 표면을 평탄화하는 단계 이후에, 상기 제 2층간 절연막 상부면에 캐핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 층간 절연막 제조방법.
- 제 7항에 있어서,상기 캐핑막은, 실리콘이 풍부한 산화막으로 형성되며 그 두께를 1000Å∼3000Å로 하는 것을 특징으로 하는 반도체 소자의 층간 절연막 제조방법.
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