JP2010016039A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】導電性プラグの上に低誘電率絶縁膜を堆積させる場合、低誘電率絶縁膜の膜厚均一性の悪化による配線のオープン不良もしくはショート不良の発生を抑え、また低誘電率絶縁膜の機械強度や密着性の低下による信頼性の低下を抑えることを目的とする。
【解決手段】半導体装置の製造方法は、半導体基板の上に、第１の絶縁膜を形成する工程（ａ）と、工程（ａ）の後に、第１の絶縁膜を貫通する導電性プラグを形成する工程（ｂ）と、工程（ｂ）の後に、導電性プラグの上面に保護膜を形成する工程（ｃ）と、工程（ｃ）の後に、第１の絶縁膜の上および保護膜の上に第２の絶縁膜を形成する工程（ｄ）と、工程（ｄ）の後に、保護膜の上面に達するように第２の絶縁膜を貫通する配線溝を形成する工程（ｅ）と、工程（ｅ）の後に、保護膜を除去する工程（ｆ）と、工程（ｆ）の後に、配線溝内に配線を形成する工程（ｇ）とを備えている。
【選択図】 図２

Description

本発明は、半導体装置の製造方法に関し、特に、タングステンプラグの上に形成された低誘電率絶縁膜に銅配線を形成する配線技術に関するものである。

タングステン（Ｗ）プラグの上に銅（Ｃｕ）配線を形成する場合、Ｗプラグの上に層間絶縁膜を堆積させ、その後、リソグラフィー工程、エッチング工程、バリアメタル膜／シード層の堆積工程、Ｃｕめっき膜の堆積工程およびＣｕ膜のＣＭＰ（Chemical Mechanical Polishing）工程を経ることで、Ｃｕ配線が形成される。しかし、上記のような従来技術には、Ｗプラグの上に層間絶縁膜を堆積させる時に、Ｗプラグの上に形成された層間絶縁膜の上面に凹凸が形成され、その凹凸が、ＷプラグとＣｕ配線との間のオープン不良や後工程のＣｕ−ＣＭＰ時のＣｕ研磨残りによるショート不良など、半導体装置の著しい歩留まり低下を引き起こすという問題があった。

上記課題を解決する方法として、Ｗプラグの上に、高密度プラズマを用いない手法で第１絶縁膜を堆積させたのち高密度プラズマを用いる手法で第２絶縁膜を堆積させることで層間絶縁膜を堆積させるという手法が知られている（特許文献１参照）。上記堆積手法によると、Ｗプラグの上に２層以上の絶縁膜を形成することにより、Ｗプラグの上に層間絶縁膜を平坦に堆積させることが可能となる。その結果、従来の課題（上述の課題）を解決することができる。

一方、近年、半導体装置の高集積化に伴う配線寸法の減少により、配線容量が増加し、配線のＲＣ遅延が問題となってきており、４５ｎｍ世代以降の配線においては顕著な問題となっている。その解決策として、配線間における層間絶縁膜の低誘電率化が考えられている。一般的に、低誘電率絶縁膜の堆積手法として、プラズマＣＶＤ（Chemical Vapor Deposition）を用いることが選択肢の一つであり、この手法を用いる場合には、高出力なパワーを用いて低誘電率絶縁膜を堆積させることとなる。

以上のことから分かるように、半導体装置の高集積化に伴う配線のＲＣ遅延を抑制させるために、Ｗプラグが形成された絶縁膜の上に形成する層間絶縁膜として低誘電率絶縁膜を使用することが、４５ｎｍ世代以降のデバイスにおいて必要である。
特開２００４−３９９６４号公報

しかし、従来技術を用いてＷプラグの上に低誘電率絶縁膜を堆積させると、二つの課題が発生する。一つ目の課題は、プラズマＣＶＤ法を用いてＷプラグの上に低誘電率絶縁膜を直接的に堆積させた場合、面内の低誘電率絶縁膜の膜厚分布が大きく悪化してしまうということである。詳細には、プラズマによりウェハが帯電すると、その電荷がＷプラグの表面に集まり、Ｗプラグの表面に局所的に高電位が発生する。この局所的な高電位の発生に起因して、ウェハと電極との間で異常放電が発生し、その結果、成膜チャンバー内でプラズマ分布が不均一となり、局所的にＷプラグ上の低誘電率絶縁膜が厚くなり、面内の低誘電率絶縁膜の膜厚分布が悪化する。

二つ目の課題は、特許文献１の技術を使ってＷプラグの上に低誘電率絶縁膜を堆積させた場合、Ｗプラグの上のＣｕ配線の信頼性低下やワイヤーボンディング時の層間膜クラックの発生などのアセンブリ不良の課題が発生することである。これは、Ｗプラグの上の第１絶縁膜として高出力なプラズマを用いない手法で低誘電率絶縁膜を堆積させた場合、低誘電率絶縁膜の機械強度や密着性が低下するためである。よって、特許文献１の発明は、Ｗプラグの上に低誘電率絶縁膜を必要としない世代（６５ｎｍ世代以前）に対して有効であるが、Ｗプラグの上に低誘電率絶縁膜を必要とする世代（４５ｎｍ世代以降）に対しては有効とは言い難い。

本発明は上記の課題を鑑みて為されたものであり、導電性プラグの上に機械強度且つ密着性の高い低誘電率絶縁膜を平坦に堆積させ、その低誘電率絶縁膜に配線を高歩留まりで形成する半導体装置の製造方法を提供することである。

上記の目的を達成するために、本発明の半導体装置の製造方法は、半導体基板の上に、第１の絶縁膜を形成する工程（ａ）と、工程（ａ）の後に、第１の絶縁膜を貫通する導電性プラグを形成する工程（ｂ）と、工程（ｂ）の後に、導電性プラグの上面に保護膜を形成する工程（ｃ）と、工程（ｃ）の後に、第１の絶縁膜の上および保護膜の上に第２の絶縁膜を形成する工程（ｄ）と、工程（ｄ）の後に、保護膜の上面に達するように第２の絶縁膜を貫通する配線溝を形成する工程（ｅ）と、工程（ｅ）の後に、保護膜を除去する工程（ｆ）と、工程（ｆ）の後に、配線溝内に配線を形成する工程（ｇ）とを備えている。

以上の構成により、導電性プラグの上に平坦な低誘電率絶縁膜を形成することが可能となり、配線と導電性プラグとのオープン不良または配線間のショート不良を防ぎ、半導体装置の高歩留まりを実現することができる。しかも、その低誘電率絶縁膜は機械強度と密着性とが低下しないため、配線の信頼性やアセンブリ耐性の劣化を防ぐことが可能となる。

本発明の半導体装置の製造方法では、工程（ｄ）は、高出力なプラズマ処理により、第２の絶縁膜を第１の絶縁膜の上および保護膜の上に堆積させる工程であり、第２の絶縁膜は、低誘電率な絶縁膜であることが好ましい。ここで、高出力なプラズマ処理は、ＲＦパワーが２５００Ｗ以上であり、また、出力が工程（ａ）におけるプラズマ処理の出力よりも大きい。

本発明の半導体装置の製造方法では、工程（ｂ）よりも後であって工程（ｄ）の前に、隣り合う導電性プラグの間に存在する第１の絶縁膜の上面に窪みを形成する工程（ｈ）を備えていることが好ましい。

後述の好ましい第１の実施形態では、工程（ｃ）は、導電性プラグの上面の酸化により保護膜を形成する工程であり、導電性プラグの上面の酸化は、Ｏ_３雰囲気又は酸素を含むプラズマ雰囲気に前記導電性プラグの前記上面を暴露させることである。また、工程（ｆ）は、還元処理により保護膜を除去する工程であり、還元処理は、Ｈ_２雰囲気において行う。

後述の好ましい第２の実施形態では、工程（ｃ）は、導電性プラグの上面の窒化により保護膜を形成する工程であり、導電性プラグの上面の窒化は、窒素を含むプラズマ雰囲気に導電性プラグの上面を暴露させることである。また、工程（ｆ）は、エッチングにより保護膜を除去する工程であり、エッチングは、Ａｒガスを用いたスパッターである。

本発明によれば、導電性プラグの上に機械強度且つ密着性の高い低誘電率絶縁膜を平坦に堆積させることができるので、低誘電率絶縁膜に配線を高歩留まりで形成することができる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下では、実質的に同一の部材に対しては同一の符号を付し、その説明を省略する場合がある。また、本発明は、以下に記載の実施形態に限定されない。

（第１の実施形態）
以下に本発明の第１の実施形態について、図１（ａ）〜（ｄ）および図２（ａ）〜（ｄ）を参照しながら説明する。図１（ａ）〜（ｄ）および図２（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、以下に示す材料及び数値はあくまで好ましい例示に過ぎず、これらに限定されることはない。

まず、公知の方法に従って、半導体基板１００にトランジスタを形成する。具体的には、半導体基板１００内に素子分離領域（不図示）を形成したのち、半導体基板１００の上にゲート絶縁膜１０１およびゲート電極１０２を順に形成する。このとき、素子分離領域を図１（ａ）の手前から奥へ向かう方向に互いに間隔を開けて形成し（図６（ｃ）を参照）、ゲート絶縁膜１０１およびゲート電極１０２を図１（ａ）の横方向に互いに間隔を開けて形成する。次に、ゲート絶縁膜１０１の側面およびゲート電極１０２の側面にサイドウォール１０３を形成し、サイドウォール１０３をマスクとして半導体基板１００内のうちゲート電極１０２の側方下にソースドレイン領域（不図示）を形成する。その後、ゲート電極１０２の上およびソースドレイン領域の上にシリサイド層１０４を形成する。

次に、図１（ａ）に示すように、トランジスタが形成された半導体基板１００の上に、高密度プラズマＣＶＤ（工程（ａ）におけるプラズマ処理）によりＮＳＧ（nondoped silicate glass）膜を堆積させる。ここで、半導体基板１００の上にはゲート電極１０２が形成されているので、ＮＳＧ膜の上面には凹凸が生じる。そこで、ＣＭＰ工程によりＮＳＧ膜の上面を平坦化することで、膜厚が４５０ｎｍのＮＳＧ膜からなる第１の絶縁膜１０５が形成される（工程（ａ））。

このとき、ＮＳＧ膜の成膜条件の一例としては、Top power が２７００〜３３００Ｗ，であり、Side power が５５００〜６５００Ｗ，であり、Bias power が７５００〜８０００Ｗであり、成膜圧力が４００〜６００Ｐａであり、SiH₄ の流量が１５０〜２００ｓｃｃｍであり、O₂ の流量が２５０〜３００ｓｃｃｍである。

また、ＮＳＧ膜は、比誘電率が３．９〜４．４の範囲にある二酸化シリコン膜を想定しており、高密度プラズマＣＶＤにより隣り合うゲート電極の間への埋め込みを確実におこなうことができるという利点を有する。また、高密度プラズマＣＶＤとは、誘導結合方式(chamber側壁のコイルによりプラズマを発生させる方法)により高密度プラズマを発生させて絶縁膜を堆積させる手法のことを指し、隣り合うゲート電極の間への埋め込みを確実におこなうことができるという効果を奏する。

次に、図１（ｂ）に示すように、リソグラフィー工程、ドライエッチング工程および密着層の堆積工程を経て、タングステン（Ｗ）層１０８を堆積させる。具体的には、フォトリソグラフィー法により第１の絶縁膜１０５の上にレジストパターン（不図示）を形成した後（リソグラフィー工程）、レジストパターンをマスクとして第１の絶縁膜１０５をドライエッチングする（ドライエッチング工程）。これにより、第１の絶縁膜１０５には、ソースドレイン領域の上に設けられたシリサイド層１０４の上面に達する溝１０５ａが形成される。その後、第１の絶縁膜１０５の上に形成したレジストパターンを除去し、第１の絶縁膜１０５の上および溝１０５ａの内面に第１のバリアメタル膜（例えばＴｉ膜）１０６および第２のバリアメタル膜（例えばＴｉＮ膜）１０７を順次形成し（密着層の堆積工程）、第２のバリアメタル膜１０７の上にタングステン層１０８を堆積させる。これにより、溝１０５ａ内にはタングステン層１０８が充填される。

次に、図１（ｃ）に示すように、ＣＭＰ工程により過剰なタングステン層（タングステン層１０８のうち溝１０５ａからはみ出た部分）を研磨して、Ｗプラグ（導電性プラグ）１０９を形成する（工程（ｂ））。このＣＭＰ工程では、タングステン層１０８だけでなく第１のバリアメタル膜１０６および第２のバリアメタル膜１０７のそれぞれのうち溝１０５ａからはみ出た部分も研磨することが好ましい。ここで、Ｗプラグ１０９の高さは例えば３００ｎｍであり、Ｗプラグ１０９の上部における径は例えば７０ｎｍであり、隣り合うＷプラグ１０９，１０９間の最小間隔は例えば７０ｎｍである。

次に、図１（ｄ）に示すように、第１の絶縁膜１０５の上およびＷプラグ１０９の上面に酸素を用いたプラズマ処理を行い、Ｗプラグ１０９の上面に酸化タングステン膜（保護膜）１１０を形成する（工程（ｃ））。このとき、酸化タングステン膜１１０の膜厚としては２０ｎｍ以上が必要である。この酸素を用いたプラズマ処理の条件の一例としては、酸素流量が３０００ｓｃｃｍであり、圧力が６００Ｐａであり、電力が１０００Ｗであり、基板温度が３５０℃であり、処理時間が１２０ｓｅｃである。また、酸素を用いたプラズマ処理の代わりにＯ_３雰囲気で酸化タングステン膜１１０を形成することもできる。このときのＯ_３雰囲気の条件の一例としては、Ｏ_３の流量が５０００ｓｃｃｍであり、圧力が１０００Ｐａであり、基板温度が３５０℃であり、処理時間が３００ｓｅｃである。このような厚膜の酸化タングステン膜１１０をＷプラグ１０９の上面に形成する理由は、後工程（図２（ａ）に示す工程）における高出力なプラズマ処理の影響がＷプラグ１０９に及ばないようにするため、具体的には、後工程における高出力なプラズマ処理においてＷプラグ１０９の表面に局所的な高電位が発生しないようにするためである。

次に、図２（ａ）に示すように、第１の絶縁膜１０５の上および酸化タングステン膜１１０の上に、膜厚が１２０ｎｍの低誘電率絶縁膜（第２の絶縁膜）１１１を堆積させる（工程（ｄ））。上述のようにＷプラグ１０９の上面には酸化タングステン膜１１０が形成されており、酸化タングステン膜１１０は絶縁膜であるので、高出力なプラズマ処理を用いて第１の絶縁膜１０５の上および酸化タングステン膜１１０の上に低誘電率絶縁膜１１１を形成しても、Ｗプラグ１０９の表面に局所的に高電位が発生することを防止できる。よって、Ｗプラグ１０９の上においてのみ低誘電率絶縁膜１１１が分厚くなることを防止できる。さらに、高出力なプラズマ処理を用いて低誘電率絶縁膜１１１を形成することができるので、機械強度且つ密着性に優れた低誘電率絶縁膜１１１を平坦に堆積させることができる。

このとき、高出力なプラズマ処理の成膜条件の一例としては、ＲＦパワーが２５００〜３５００Ｗであり、成膜圧力が５００Ｐａであり、材料ガスの流量が１５０〜３００ｓｓｃｍであり、材料ガスとしては、４ＭＳ（テトラメチルシラン；tetramethylsilane），ＤＭＤＭＯＳ（ジメチルジメトキシシラン；dimethyldimethoxysilane），ＴＭＣＴＳ（テトラメチルシクロテトラシロキサン；Tetramethylcyclotetrasiloxane）などを挙げることができる。

また、高出力なプラズマ処理とは、容量結合方式(chamber内に平行に電極を設けプラズマを発生させる方法）により、プラズマを発生させて絶縁膜を堆積させる処理方法のことを指す。ここで、高出力とは、ＲＦ（Radio Frequency）パワーが２５００Ｗ以上であることを言う。ＲＦパワーが２５００Ｗより小さいと、膜（本実施形態では、低誘電率絶縁膜１１１）の機械的強度が低下し、信頼性不良やアセンブリ不良の課題が発生してしまうため、ＲＦパワーが２５００Ｗ以上の高出力なプラズマ処理により低誘電率絶縁膜を堆積させることが必要である。また、低誘電率でない絶縁膜（比誘電率k＝３．９〜４．４）を容量結合方式で堆積させる場合のRFパワーは800W〜1100Wくらいであるので、第１の絶縁膜１０５を堆積させる際の出力よりも、低誘電率絶縁膜１１１を堆積させる際の出力の方が高い。

また、低誘電率絶縁膜とは、二酸化シリコン（ＳｉＯ_２）よりも比誘電率が小さな材料からなる絶縁膜であり、比誘電率が３．９未満好ましくは３以下の材料からなる絶縁膜であり、具体的にはＳｉＯＣ膜などを挙げることができる。

次に、図２（ｂ）に示すように、リソグラフィー工程およびドライエッチング工程により低誘電率絶縁膜１１１に配線溝１１１ａを形成する。具体的には、フォトリソグラフィー法により低誘電率絶縁膜１１１の上にレジストパターン（不図示）を形成し（リソグラフィー工程）、その後、レジストパターンをマスクとして低誘電率絶縁膜１１１をドライエッチングする（ドライエッチング工程）。これにより、酸化タングステン膜１１０の上面に達する配線溝１１１ａが低誘電率絶縁膜１１１に形成される（工程（ｅ））。その後、低誘電率絶縁膜１１１の上に形成したレジストパターンを除去する。

次に、図２（ｃ）に示すように、Ｈ_２を含む雰囲気で還元することにより、酸化タングステン膜１１０を除去する（工程（ｆ））。このときのＨ_２雰囲気の条件の一例としては、Ｈ_２の流量が５００ｓｃｃｍであり、圧力が１０００Ｐａであり、基板温度が２５０℃であり、処理時間が３０ｍｉｎである。一般に、Ｃｕ配線を形成する前に酸化膜の還元処理としてＨ_２雰囲気を用いることが多いが、通常の方法で行うと、酸化タングステン膜１１０を完全に除去することができず配線抵抗の上昇を引き起こしてしまう。そのため、本実施形態では、３０ｍｉｎ以上の還元処理が必要となる。また、ここでは、還元反応を利用することにより、酸化タングステン膜１１０を除去する例について説明したが、電気抵抗の比較的高い酸化タングステン膜１１０を除去することができれば、還元処理以外の除去方法をとってもよい。

次に、図２（ｄ）に示すように、バリアメタル膜の形成工程、Ｃｕシード膜の形成工程、Ｃｕの電解めっき工程、Ｃｕのアニール工程およびＣｕ−ＣＭＰ工程を経て、配線溝１１１ａにＣｕ配線１１４を形成する。具体的には、まず、低誘電率絶縁膜１１１の上および配線溝１１１ａの内面に第３のバリアメタル膜（例えばＴｉ膜）１１２および第４のバリアメタル膜（例えばＴｉＮ膜）１１３を順次形成する（バリアメタル膜の形成工程）。次に、第４のバリアメタル膜１１３の上にＣｕシード膜（不図示）を形成した後（Ｃｕのシード膜の形成工程）、電解めっき法によりＣｕシード膜の上にＣｕ層を形成する（Ｃｕの電解めっき工程）。これにより、Ｃｕシード膜とＣｕ層とが一体化される。その後、Ｃｕシード膜と一体化されたＣｕ層をアニールさせた後（Ｃｕのアニール工程）、第３のバリアメタル膜１１２、第４のバリアメタル膜１１３およびＣｕ層のそれぞれのうち配線溝１１１ａからはみ出た部分を研磨する（Ｃｕ−ＣＭＰ工程）。これにより、配線溝１１１ａ内に、第３のバリアメタル膜１１２および第４のバリアメタル膜１１３を介してＣｕ配線１１４が形成される（工程（ｇ））。

本発明に係る第１の実施形態では、図１（ｄ）の断面図を形成する工程で説明したように、Ｗプラグ１０９の上面に酸化タングステン膜１１０を形成している。その結果、図２（ａ）の断面図を形成する工程で説明したように、高出力なプラズマ処理を用いて低誘電率絶縁膜１１１を堆積させたとしても、Ｗプラグ１０９の表面に局所的な高電位が発生することを防止でき、その結果、膜厚が均一になるように低誘電率絶縁膜１１１を形成することができる。また、高出力なプラズマ処理を用いて低誘電率絶縁膜１１１を形成した結果、機械強度且つ密着性の高い低誘電率絶縁膜１１１を形成することが可能となる。以上のように、Ｗプラグ１０９の上に平坦な低誘電率絶縁膜１１１を形成することが可能となるので、Ｃｕ配線（上層配線）１１４とＷプラグ（下層配線）１０９とのオープン不良またはＣｕ配線１１４，１１４間のショート不良を防ぎ、半導体装置の高歩留まりを実現することができる。しかも、その低誘電率絶縁膜１１１は機械強度且つ密着性が低下しないため、配線の信頼性の劣化やアセンブリ耐性の劣化を防ぐことが可能となる。

（第２の実施形態）
以下に本発明の第２の実施形態について、図３（ａ）〜（ｄ）および図４（ａ）〜（ｄ）を参照しながら説明する。図３（ａ）〜（ｄ）および図４（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。ここで、以下に示す材料及び数値はあくまで好ましい例示に過ぎず、これらに限定されることはない。

まず、上記第１の実施形態に記載の方法に従って、素子分離領域（不図示）、ゲート絶縁膜２０１、ゲート電極２０２、サイドウォール２０３、ソースドレイン領域（不図示）およびシリサイド層２０４を有するトランジスタを半導体基板２００に形成する。そして、トランジスタが形成された半導体基板２００の上に、高密度プラズマＣＶＤによりＮＳＧ膜を堆積させる。ここで、半導体基板２００の上にはゲート電極２０２が形成されているので、ＮＳＧ膜の上面には凹凸が生じる。そこで、ＣＭＰ工程によりＮＳＧ膜の上面を平坦化することで、膜厚が４５０ｎｍのＮＳＧ膜からなる第１の絶縁膜２０５が形成される（工程（ａ））。

このとき、ＮＳＧ膜の成膜条件の一例としては、Top power が２７００〜３３００Ｗ，であり、Side power が５５００〜６５００Ｗ，であり、Bias power が７５００〜８０００Ｗであり、成膜圧力が４００〜６００Ｐａであり、SiH₄ の流量が１５０〜２００ｓｃｃｍであり、O₂ の流量が２５０〜３００ｓｃｃｍである。

また、ＮＳＧ膜は、比誘電率が３．９〜４．４の範囲にある二酸化シリコン膜を想定しており、高密度プラズマＣＶＤにより隣り合うゲート電極の間への埋め込みを確実におこなうことができるという利点を有する。また、高密度プラズマＣＶＤは、誘導結合方式(chamber側壁のコイルによりプラズマを発生させる方法)により高密度プラズマを発生させて絶縁膜を堆積させる手法のことを指し、隣り合うゲート電極の間への埋め込みを確実におこなうことができるという効果を奏する。

次に、図３（ｂ）に示すように、上記第１の実施形態における図１（ｂ）に示す工程と同じく、リソグラフィー工程およびドライエッチング工程により、ソースドレイン領域の上に形成されたシリサイド層２０４の上面に達する溝２０５ａを第１の絶縁膜２０５に形成し、その後、密着層の堆積工程により、第１の絶縁膜２０５の上および溝２０５ａの内面に第１のバリアメタル膜２０６と第２のバリアメタル膜２０７とを順に形成する。そして、第２のバリアメタル膜２０７の上にタングステン層２０８を堆積させる。

次に、図３（ｃ）に示すように、ＣＭＰ工程により過剰なタングステン層（タングステン層２０８のうち溝２０５ａからはみ出た部分）を研磨して、Ｗプラグ（導電性プラグ）２０９を形成する（工程（ｂ））。なお、上記第１の実施形態における図１（ｃ）に示す工程と同じく、このＣＭＰ工程では、タングステン層２０８だけでなく第１のバリアメタル膜２０６および第２のバリアメタル膜２０７のそれぞれのうち溝２０５ａからはみ出た部分も研磨することが好ましい。ここで、Ｗプラグ２０９の高さは例えば３００ｎｍであり、Ｗプラグ２０９の上部における径は例えば７０ｎｍであり、隣り合うＷプラグ２０９，２０９間の最小間隔は例えば７０ｎｍである。

次に、図３（ｄ）に示すように、第１の絶縁膜２０５の上およびＷプラグ２０９の上面にアンモニアを用いたプラズマ処理を行い、Ｗプラグ２０９の上面に窒化タングステン膜（保護膜）２１０を形成する（工程（ｃ））。このとき、窒化タングステン膜２１０の膜厚としては２０ｎｍ以上が必要である。このアンモニアを用いたプラズマ処理の条件の一例としては、アンモニア流量が１５００ｓｃｃｍであり、圧力が５００Ｐａであり、電力が９００Ｗであり、基板温度が３５０℃であり、処理時間が１００ｓｅｃである。上記のような厚膜の窒化タングステン膜２１０を形成する理由は、上記第１の実施形態と同様、後工程（図４（ａ）に示す工程）における高出力なプラズマ処理の影響が確実に及ばないようにするため、具体的には、後工程における高出力なプラズマ処理においてＷプラグ２０９の表面に局所的な高電位が発生しないようにするためである。

次に、図４（ａ）に示すように、第１の絶縁膜２０５の上および窒化タングステン膜２１０の上に、膜厚が１２０ｎｍの低誘電率絶縁膜（第２の絶縁膜）２１１を堆積させる（工程（ｄ））。上述のようにＷプラグ２０９の上面には窒化タングステン膜２１０が形成されており、窒化タングステン膜２１０は絶縁膜であるので、高出力なプラズマ処理を用いて第１の絶縁膜２０５の上および窒化タングステン膜２１０の上に低誘電率絶縁膜２１１を形成しても、Ｗプラグ２０９の表面に局所的に高電位が発生することを防止することができる。よって、Ｗプラグ２０９の上においてのみ低誘電率絶縁膜２１１が分厚くなることを防止できる。さらに、高出力なプラズマ処理を用いて低誘電率絶縁膜２１１を形成することができるので、機械強度且つ密着性に優れた低誘電率絶縁膜２１１を平坦に堆積させることができる。

このとき、高出力なプラズマ処理の成膜条件の一例としては、ＲＦパワーが２５００〜３５００Ｗであり、成膜圧力が５００Ｐａであり、材料ガスの流量が１５０〜３００ｓｓｃｍであり、材料ガスとしては、４ＭＳ（テトラメチルシラン），ＤＭＤＭＯＳ（ジメチルジメトキシシラン），ＴＭＣＴＳ（テトラメチルシクロテトラシロキサン）などを挙げることができる。

また、高出力なプラズマ処理とは、容量結合方式(chamber内に平行に電極を設けプラズマを発生させる方法）により、プラズマを発生させて絶縁膜を堆積させる処理方法のことを指す。ここで、高出力とは、ＲＦパワーが２５００Ｗ以上であることを言う。ＲＦパワーが２５００Ｗより小さいと、膜（本実施形態では低誘電率絶縁膜２１１）の機械的強度が低下し、信頼性不良やアセンブリ不良の課題が発生してしまうため、ＲＦパワーが２５００Ｗ以上の高出力なプラズマ処理により低誘電率絶縁膜を堆積させることが必要である。また、低誘電率でない絶縁膜（比誘電率k＝３．９〜４．４）を容量結合方式で堆積させる場合のRFパワーは800W〜1100Wくらいであるので、第１の絶縁膜２０５を堆積させる際の出力よりも低誘電率絶縁膜２１１を堆積させる際の出力の方が高い。

次に、図４（ｂ）に示すように、上記第１の実施形態における図２（ｂ）に示す工程と同じく、リソグラフィー工程およびドライエッチング工程により、窒化タングステン膜２１０の上面に達する配線溝２１１ａを低誘電率絶縁膜２１１に形成する（工程（ｅ））。

次に、図４（ｃ）に示すように、Ａｒガスを用いたスパッターを行って窒化タングステン膜２１０を除去する。このときのＡｒガスによるスパッター条件の一例として、Ａｒの流量が５００ｓｃｃｍであり、圧力が１０００Ｐａであり、基板の温度が３５０℃であり、処理時間が５minである。上記第１の実施形態では、図１（ｄ）に示す工程でＷプラグ１０９の上面を酸化して酸化タングステン膜１１０を形成し、その後、図２（ｃ）に示す工程で酸化タングステン膜１１０を還元しているので、図２（ｃ）に示すようにＷプラグ１０９の上面は第１のバリアメタル膜１０６および第２のバリアメタル膜１０７のそれぞれの上面と面一である。しかし、本実施形態では、図３（ｄ）に示す工程でＷプラグ２０９の上面を窒化して窒化タングステン膜２１０を形成し、その後、図４（ｃ）に示す工程で窒化タングステン膜２１０を除去しているので、図４（ｃ）に示すように第１の絶縁膜２０５の上面においてＷプラグ２０９は第１のバリアメタル膜２０６および第２のバリアメタル膜２０７よりも凹んでいる。

次に、図４（ｄ）に示すように、上記第１の実施形態における図２（ｄ）に示す工程と同じく、バリアメタル膜の形成工程により、低誘電率絶縁膜２１１の上および配線溝２１１ａの内面に第３のバリアメタル膜２１２および第４のバリアメタル膜２１３を順次形成する。次に、Ｃｕのシード膜の形成工程、Ｃｕの電解めっき工程およびＣｕのアニール工程により、第４のバリアメタル膜２１３の上にＣｕ層を形成し、Ｃｕ−ＣＭＰ工程により、第３のバリアメタル膜２１２、第４のバリアメタル膜２１３およびＣｕ層のそれぞれのうち配線溝２１１ａからはみ出た部分を研磨する。これにより、配線溝２１１ａ内に、第３のバリアメタル膜２１２および第４のバリアメタル膜２１３を介してＣｕ配線２１４が形成される（工程（ｇ））。

本発明に係る第２の実施形態では、図３（ｄ）の断面図を形成する工程で説明したように、Ｗプラグ２０９の上面に窒化タングステン膜２１０を形成している。その結果、図４（ａ）の断面図を形成する工程で説明したように、高出力なプラズマ処理を用いて低誘電率絶縁膜２１１を堆積させたとしても、Ｗプラグ２０９の表面に局所的な高電位が発生することを防止でき、その結果、膜厚が均一になるように低誘電率絶縁膜２１１を形成することができる。また、高出力なプラズマ処理を用いて低誘電率絶縁膜２１１を形成した結果、機械強度且つ密着性の高い低誘電率絶縁膜２１１を形成することが可能となる。以上のように、Ｗプラグ２０９の上に平坦な低誘電率絶縁膜２１１を形成することが可能となるので、Ｃｕ配線（上層配線）２１４とＷプラグ（下層配線）２０９とのオープン不良またはＣｕ配線２１４，２１４間のショート不良を防ぎ、半導体装置の高歩留まりを実現することができる。しかも、その低誘電率絶縁膜２１１は機械強度と密着性が低下しないため、配線の信頼性やアセンブリ耐性の劣化を防ぐことが可能となる。

（第３の実施形態）
以下に本発明の第３の実施形態について、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）および図７（ａ）〜（ｃ）を参照しながら説明する。図５（ａ）〜（ｃ）および図７（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。また、図６（ａ）は本実施形態に係る半導体装置の製造方法の一工程を示す断面図であり、図６（ｂ）は図６（ａ）の上面図であり、図６（ｃ）は図６（ｂ）に示すVIC−VIC線における断面図である。ここで、以下に示す材料及び数値はあくまで好ましい例示に過ぎず、これらに限定されることはない。

まず、上記第１の実施形態に記載の方法に従って、素子分離領域３００ａ（図６（ｃ）に図示）、ゲート絶縁膜３０１、ゲート電極３０２、サイドウォール３０３、ソースドレイン領域（不図示）およびシリサイド層３０４を有するトランジスタを半導体基板３００に形成する。そして、トランジスタが形成された半導体基板３００の上に、高密度プラズマＣＶＤによりＮＳＧ膜を堆積させる。ここで、半導体基板３００の上にはゲート電極３０２が形成されているので、ＮＳＧ膜の上面には凹凸が生じる。そこで、ＣＭＰ工程によりＮＳＧ膜の上面を平坦化することで、膜厚が４５０ｎｍであるＮＳＧ膜からなる第１の絶縁膜３０５が形成される（工程（ａ））。

このとき、ＮＳＧ膜の成膜条件の一例としては、Top power が２７００〜３３００Ｗ，であり、Side power が５５００〜６５００Ｗ，であり、Bias power が７５００〜８０００Ｗであり、成膜圧力が４００〜６００Ｐａであり、SiH₄ の流量が１５０〜２００ｓｃｃｍであり、O₂ の流量が２５０〜３００ｓｃｃｍである。

また、ＮＳＧ膜は、比誘電率が３．９〜４．４の範囲にある二酸化シリコン膜を想定しており、高密度プラズマＣＶＤにより隣り合うゲート電極の間への埋め込みを確実におこなうことができるという利点を有する。また、高密度プラズマＣＶＤは、誘導結合方式(chamber側壁のコイルによりプラズマを発生させる方法)により高密度プラズマを発生させて絶縁膜を堆積させる手法のことを指し、隣り合うゲート電極の間への埋め込みを確実におこなうことができるという効果を奏する。

次に、図５（ｂ）に示すように、上記第１の実施形態における図１（ｂ）に示す工程と同じく、リソグラフィー工程およびドライエッチング工程により、ソースドレイン領域の上に形成されたシリサイド層３０４の上面に達する溝３０５ａを第１の絶縁膜３０５に形成し、その後、密着層の堆積工程により、第１の絶縁膜３０５の上および溝３０５ａの内面に第１のバリアメタル膜３０６と第２のバリアメタル膜３０７とを順に形成する。そして、第２のバリアメタル膜３０７の上にタングステン層３０８を堆積させる。

次に、図５（ｃ）に示すように、ＣＭＰ工程により過剰なタングステン（タングステン層３０８のうち溝３０５ａからはみ出た部分）を研磨しＷプラグ（導電性プラグ）３０９を形成する。このときの研磨条件の一例として、タングステン層の研磨レートとＮＳＧ膜の研磨レートとが同等のスラリーを用いて、研磨圧力が２〜４ｐｓｉであり、回転数が１００〜１４０ｒｐｍであり、スラリーの流量が３００ｍｌ／ｍｉｎである。このとき、上記第１の実施形態に記載したようにタングステン層３０８だけでなく第１のバリアメタル膜３０６および第２のバリアメタル膜３０７のそれぞれのうち溝３０５ａからはみ出た部分も研磨され、研磨により露出されたＷプラグ３０９の上面と第１の絶縁膜３０５の上面とは同一平面にある。

次に、図６（ａ）〜図６（ｃ）に示すように、さらに、ＣＭＰ工程を行い、隣り合うＷプラグ３０９，３０９間の間隔が最小（７０nm）である箇所において、隣り合うＷプラグ３０９，３０９間の第１の絶縁膜３０５の上面をＷプラグ３０９の上面よりも最大で３５nm窪ませる（工程（ｈ））。この時の研磨条件の一例として、タングステン層の研磨レートとＮＳＧ膜の研磨レートとが互いに異なるスラリー（具体的には、（タングステンの研磨レート）＜（ＮＳＧの研磨レート）であり、選択比＝（タングステン層の研磨レート）：（ＮＳＧ膜の研磨レート）＝１：１０）を用いて、研磨圧力が４〜８ｐｓｉであり、回転数が８０〜１００ｒｐｍであり、スラリー流量が３００ｍｌ／ｍｉｎである。これは、ＣＭＰにより発生するエロージョン（erosion）を応用したもので、Ｗプラグ３０９の近く（例えば、Ｗプラグ３０９からの距離が１０ｎｍ未満の箇所）における第１の絶縁膜３０５の窪み量（＜１０ｎｍ）は小さく、Ｗプラグ３０９から離れた箇所（例えばＷプラグ３０９からの距離が３５ｎｍ程度である箇所）における第１の絶縁膜３０５の窪み量（〜３５ｎｍ）は大きくなる。このように第１の絶縁膜３０５の上面に窪み３０５ｂが形成されると、第１の絶縁膜３０５の表面積が増加し、ウェハ面内におけるＷプラグ３０９の占有率が小さくなる。よって、次工程（図７（ａ）に示す工程）において低誘電率絶縁層３１０を堆積させる際、プラズマにより半導体基板３００に帯電した電荷がＷプラグ３０９の表面へ集中することを抑制することができる。これにより、成膜中、プラズマ分布が不均一になることを防止できるので、均一な低誘電率絶縁層３１０を堆積させることが可能となり、半導体装置の著しい歩留まり低下を防ぐことができる。

なお、この工程では、この窪み３０５ｂを、第１の絶縁膜３０５のうち図６（ｂ）の横方向に並んだＷプラグ３０９，３０９の間に形成するだけでなく（図６（ａ））、第１の絶縁膜３０５のうち図６（ｂ）の縦方向に並んだＷプラグ３０９，３０９の間にも形成する（図６（ｃ））。

次に、図７（ａ）に示すように、Ｗプラグ３０９の上面と窪み３０５ｂを有する第１の絶縁膜３０５の上面とに、膜厚が２２０ｎｍの低誘電率絶縁層３１０を堆積させる。上述のように、第１の絶縁膜３０５には窪み３０５ｂが形成されているので、ウェハ面内におけるＷプラグ３０９の占有率を小さく抑えることができる。そのため、上記第１の実施形態と同じく高出力なプラズマ処理により第１の絶縁膜３０５の上およびＷプラグ３０９の上に低誘電率絶縁層３１０を堆積させても、Ｗプラグ３０９の表面に電荷が集中することを抑制できる。よって、Ｗプラグ３０９の表面に局所的に高電位が発生することを防止できるので、Ｗプラグ３０９の上でのみ低誘電率絶縁層３１０が分厚くなることを防止できる。さらに、高出力なプラズマ処理を用いて低誘電率絶縁層３１０を形成することができるので、機械強度且つ密着性に優れた低誘電率絶縁層３１０を堆積させることができる。

なお、図７（ａ）では、低誘電率絶縁層３１０の上面は凸凹している。その理由は、上面に窪み３０５ｂが形成された第１の絶縁膜３０５の上に均一な膜厚の低誘電率絶縁層３１０を形成したからであり、Ｗプラグの表面に電荷が集中したことに起因してＷプラグ３０９の上で低誘電率絶縁層３１０が分厚くなったからではない。

このとき、高出力なプラズマ処理の成膜条件の一例としては、ＲＦパワーが２５００〜３５００Ｗであり、成膜圧力が５００Ｐａであり、材料ガスの流量が１５０〜３００ｓｓｃｍであり、材料ガスとしては、４ＭＳ（テトラメチルシラン），ＤＭＤＭＯＳ（ジメチルジメトキシシラン），ＴＭＣＴＳ（テトラメチルシクロテトラシロキサン）などを挙げることができる。

また、高出力なプラズマ処理とは、容量結合方式(chamber内に平行に電極を設けプラズマを発生させる方法）により、プラズマを発生させて絶縁膜を堆積させる処理方法のことを指す。ここで、高出力とは、ＲＦパワーが２５００Ｗ以上であることを言う。ＲＦパワーが２５００Ｗより小さいと、膜（本実施形態では低誘電率絶縁膜３１１）の機械的強度が低下し、信頼性不良やアセンブリ不良の課題が発生してしまうため、ＲＦパワーが２５００Ｗ以上の高出力なプラズマ処理により低誘電率絶縁膜３１１を堆積させることが必要である。また、低誘電率でない絶縁膜（比誘電率k＝３．９〜４．４）を容量結合方式で堆積させる場合のRFパワーは800W〜1100Wくらいであるので、第１の絶縁膜３０５を堆積させる際の出力よりも低誘電率絶縁膜３１１を堆積させる際の出力の方が高い。

次に、図７（ｂ）に示すように、低誘電率絶縁層３１０をＣＭＰ工程により100 nm研磨して平坦にし、低誘電率絶縁膜（第２の絶縁膜）３１１を形成する（工程（ｄ））。

次に、図７（ｃ）に示すように、リソグラフィー工程およびドライエッチング工程により、Ｗプラグ３０９の上面に達する配線溝３１１ａを低誘電率絶縁膜３１１に形成し（工程（ｅ））、その後、バリアメタル膜の形成工程により、低誘電率絶縁膜３１１の上および配線溝３１１ａの内面に第３のバリアメタル膜３１２および第４のバリアメタル膜３１３を順次形成する。次に、Ｃｕのシード膜の形成工程、Ｃｕの電解めっき工程およびＣｕのアニール工程により、第４のバリアメタル膜３１３の上にＣｕ層を形成し、Ｃｕ−ＣＭＰ工程により、第３のバリアメタル膜３１２、第４のバリアメタル膜３１３およびＣｕ層のそれぞれのうち配線溝３１１ａからはみ出た部分を研磨する。これにより、配線溝３１１ａ内に、第３のバリアメタル膜３１２および第４のバリアメタル膜３１３を介してＣｕ配線３１４が形成される（工程（ｇ））。

本発明に係る第３の実施形態では、図５（ｄ）の断面図を形成する工程で説明したように、隣り合うＷプラグ３０９，３０９の間に存在する第１の絶縁膜３０５の上面に窪み３０５ｂを形成している。これにより、第１の絶縁膜３０５の表面積が増加するのでウェハ面内におけるＷプラグ３０９の占有率が小さくなり、その結果、図７（ａ）の断面図を形成する工程で説明したように、Ｗプラグ３０９の表面に局所的な高電位が発生することを防止でき、Ｗプラグ３０９の上でのみ低誘電率絶縁層３１０が分厚くなることを防止できる。また、高出力なプラズマ処理を用いた結果、機械強度且つ密着性の高い低誘電率絶縁膜３１１を形成することが可能となる。以上のように、Ｗプラグ３０９の上に平坦な低誘電率絶縁膜３１１を形成することが可能となるので、Ｃｕ配線（上層配線）３１４とＷプラグ３０９（下層配線）とのオープン不良またはＣｕ配線３１４，３１４間のショート不良を防ぎ、半導体装置の高歩留まりを実現することができる。しかもその低誘電率絶縁膜３１１は機械強度と密着性とが低下しないため、配線の信頼性やアセンブリ耐性の劣化を防ぐことが可能となる。

なお、本実施形態に係る半導体装置の製造方法は、上記第１の実施形態で示すようにＷプラグの上面に酸化タングステン膜を形成するという工程を備えていることが好ましく、また、上記第２の実施形態で示すようにＷプラグの上面に窒化タングステン膜を形成するという工程を備えていることが好ましい。

具体的には、本実施形態では、図７（ａ）に示す工程において第１の絶縁膜３０５のうち隣り合うＷプラグ３０９，３０９の間に窪み３０５ｂを形成することにより、ウェハ面内におけるＷプラグ３０９の占有率が小さくなり、その結果、高出力なプラズマ処理を用いて第１の絶縁膜３０５の上およびＷプラグ３０９の上に低誘電率絶縁層３１０を堆積させてもＷプラグ３０９の表面に局所的に高電圧が発生することを抑制できる。しかし、本実施形態において、第１の絶縁膜３０５の上面に窪み３０５ｂを形成するだけでなく、Ｗプラグ３０９の上面に酸化タングステン膜を形成する（上記第１の実施形態）またはＷプラグ３０９の上面に窒化タングステン膜を形成すれば、高出力なプラズマ処理を用いて低誘電率絶縁層３１０を堆積させてもＷプラグ３０９の表面に局所的に高電位が発生することを抑制するという効果をより確実に得ることができる。よって、本実施形態においても、Ｗプラグ３０９を形成してから低誘電率絶縁層３１０を形成するまでの間に、別の言い方をすると図５（ｃ）に示す工程を行ったのち図７（ａ）に示す工程を行う前に、Ｗプラグ３０９の上面に酸化タングステン膜または窒化タングステン膜を形成し（工程（ｃ））、低誘電率絶縁膜３１１に配線溝３１１ａを形成したのち酸化タングステン膜または窒化タングステン膜を除去することが好ましい（工程（ｆ））。

以上説明したように、本発明は、半導体装置のＣｕ配線を形成する方法等に有用である。

本発明による半導体装置の製造方法の第１の実施形態を説明するための工程断面図 本発明による半導体装置の製造方法の第１の実施形態を説明するための工程断面図 本発明による半導体装置の製造方法の第２の実施形態を説明するための工程断面図 本発明による半導体装置の製造方法の第２の実施形態を説明するための工程断面図 本発明による半導体装置の製造方法の第３の実施形態を説明するための工程断面図 本発明による半導体装置の製造方法の第３の実施形態の一工程を説明するための断面図 本発明による半導体装置の製造方法の第３の実施形態を説明するための工程断面図

符号の説明

１００，２００，３００ 半導体基板
１０５，２０５，３０５ 第１の絶縁膜
１０９，２０９，３０９ Ｗプラグ （導電性プラグ）
１１０ 酸化タングステン膜 （保護膜）
１１１，２１１，３１１ 低誘電率絶縁膜 （第２の絶縁膜）
１１１ａ，２１１ａ，３１１ａ 配線溝
１１４，２１４，３１４ Ｃｕ配線 （配線）
２１０ 窒化タングステン膜 （保護膜）
３０５ｂ 窪み

Claims (13)

1. 半導体基板の上に、第１の絶縁膜を形成する工程（ａ）と、
   前記工程（ａ）の後に、前記第１の絶縁膜を貫通する導電性プラグを形成する工程（ｂ）と、
   前記工程（ｂ）の後に、前記導電性プラグの上面に保護膜を形成する工程（ｃ）と、
   前記工程（ｃ）の後に、前記第１の絶縁膜の上および前記保護膜の上に第２の絶縁膜を形成する工程（ｄ）と、
   前記工程（ｄ）の後に、前記保護膜の上面に達するように前記第２の絶縁膜を貫通する配線溝を形成する工程（ｅ）と、
   前記工程（ｅ）の後に、前記保護膜を除去する工程（ｆ）と、
   前記工程（ｆ）の後に、前記配線溝内に配線を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
2. 前記工程（ｄ）は、高出力なプラズマ処理により、前記第２の絶縁膜を前記第１の絶縁膜の上および前記保護膜の上に堆積させる工程であり、
   前記第２の絶縁膜は、低誘電率な絶縁膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記高出力なプラズマ処理は、ＲＦパワーが２５００Ｗ以上であることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記工程（ａ）は、プラズマ処理により、前記第１の絶縁膜を前記半導体基板の上に堆積させる工程であり、
   前記高出力なプラズマ処理では、出力が前記工程（ａ）における前記プラズマ処理の出力よりも大きいことを特徴とする請求項２に記載の半導体装置の製造方法。
5. 前記工程（ｂ）よりも後であって前記工程（ｄ）の前に、隣り合う前記導電性プラグの間に存在する前記第１の絶縁膜の上面に窪みを形成する工程（ｈ）を備えていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
6. 前記工程（ｃ）は、前記導電性プラグの前記上面の酸化により前記保護膜を形成する工程であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
7. 前記導電性プラグの前記上面の酸化は、Ｏ_３雰囲気又は酸素を含むプラズマ雰囲気に前記導電性プラグの前記上面を暴露させることであることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記工程（ｆ）は、還元処理により前記保護膜を除去する工程であることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
9. 前記還元処理は、Ｈ_２雰囲気において行うことを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記工程（ｃ）は、前記導電性プラグの前記上面の窒化により前記保護膜を形成する工程であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
11. 前記導電性プラグの前記上面の窒化は、窒素を含むプラズマ雰囲気に前記導電性プラグの前記上面を暴露させることであることを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記工程（ｆ）は、エッチングにより前記保護膜を除去する工程であることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
13. 前記エッチングは、Ａｒガススパッタエッチングであることを特徴とする請求項１２に記載の半導体装置の製造方法。

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