JP4623949B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
本実施の形態1では、例えば3層配線構造のSRAM(Static Random Access Memory)に本発明を適用した場合について説明する。
本実施の形態2では、最上の配線層を含む全ての配線層で反射防止膜を使用する場合の一例を説明する。
本実施の形態3では、最上の配線層にプラズマCVD法による絶縁膜を使用する場合の一例を説明する。
本実施の形態4では、ダマシン配線構造を有する半導体集積回路装置への適用例を説明する。
1S 半導体基板
2 溝型の分離部
3a〜3c n型の半導体領域
4 ゲート絶縁膜
5 ゲート電極
6 シリサイド層
7 サイドウォール
8 絶縁膜
9 コンタクトホール
10a〜10c プラグ
11a〜11c 導体膜(第1、第2、第3導体膜)
11L1 第1層配線(第1の配線)
11L2 第2層配線(第1の配線)
11L3 第3層配線(第2の配線)
11L4 第4層配線(第2の配線)
11BP ボンディングパッド
12a 反射防止膜
15a,15b 絶縁膜(第1絶縁膜)
15c 絶縁膜(第3絶縁膜)
16a,16b 絶縁膜
16c 絶縁膜(第4絶縁膜)
17a,17b スルーホール
20 絶縁膜(第2絶縁膜)
21 絶縁膜
22 絶縁膜
25 HDP−CVD装置
25a 搬入搬出部
25b ロードロックチャンバ部
25c トランスファチャンバ部
25c1 搬送アーム
25d プロセスチャンバ部
25d1 処理室
25d2 ウエハ載置台
25d3 ウエハポケット
25d4 エアアクチュエータ
25d5 ヒータ
25d6 シャワー電極
25d7 隔壁板
25d8 ガス室
25d9 ガス供給管
25d10 冷却ファン
25d11 壁面ヒータ
25d12 メインバルブ
25d13 自動圧力調整バルブ
27L1〜27L3 埋込配線
28a〜28f 絶縁膜
29a〜29e 絶縁膜
30a〜30c 配線溝
31a,31b スルーホール
Qd 駆動用のnチャネル型のMIS・FET
Qt 転送用のnチャネル型のMIS・FET
PWL pウエル
RP1,RP2 フォトレジストパターン
BW ボンディングワイヤ
Claims (8)
- (a)ウエハ上に、第1導体膜、アルミニウムを含む第2導体膜、第3導体膜および酸窒化シリコン膜からなる反射防止膜の第1積層膜を堆積した後、前記第1積層膜をパターニングすることにより第1の配線を形成する工程、
(b)前記第1の配線よりも上層の配線層であって、最上の配線層または前記最上の配線層の直下の配線層において、第1導体膜、アルミニウムを含む第2導体膜および第3導体膜の第2積層膜を堆積した後、前記第2積層膜をパターニングすることにより第2の配線を形成する工程を有し、
前記(a)工程後、前記第1の配線上に直接高密度プラズマ化学気相成長法による第1絶縁膜を形成して、前記第1の配線の隣接間を埋め込み、
前記(b)工程後、前記第2の配線の隣接間は、高密度プラズマを用いない化学気相成長法による第2絶縁膜を堆積した後、高密度プラズマ化学気相成長法による第3絶縁膜を堆積することにより埋め込むことを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記(a)、(b)工程において、前記第1、第2積層膜のパターニング後、前記第1、第2積層膜のパターニングに用いたフォトレジスト膜をアッシング処理により除去した後、前記第2導体膜の不動態化処理を施す工程を有することを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記第2の配線の配線レイアウト寸法は、前記第1の配線の配線レイアウト寸法よりも大きいことを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記第1、第3導体膜が、チタンを含む導体膜であることを特徴とする半導体集積回路装置の製造方法。 - (a)ウエハ上に、第1導体膜、アルミニウムを含む第2導体膜、第3導体膜および酸窒化シリコン膜からなる反射防止膜の第1積層膜を堆積した後、前記第1積層膜をパターニングすることにより第1の配線を形成する工程、
(b)前記第1の配線よりも上層の配線層であって、最上の配線層または前記最上の配線層の直下の配線層において、第1導体膜、アルミニウムを含む第2導体膜および第3導体膜の第2積層膜を堆積した後、前記第2積層膜をパターニングすることにより第2の配線を形成する工程を有し、
前記(a)工程後、前記第1の配線上に直接高密度プラズマ化学気相成長法による第1絶縁膜を形成して、前記第1の配線の隣接間を埋め込み、
前記(b)工程後、前記第2の配線の隣接間は、高密度プラズマを用いない化学気相成長法による第4絶縁膜により埋め込むことを特徴とする半導体集積回路装置の製造方法。 - 請求項5記載の半導体集積回路装置の製造方法において、
前記(a)、(b)工程において、前記第1、第2積層膜のパターニング後、前記第1、第2積層膜のパターニングに用いたフォトレジスト膜をアッシング処理により除去した後、前記第2導体膜の不動態化処理を施す工程を有することを特徴とする半導体集積回路装置の製造方法。 - 請求項5記載の半導体集積回路装置の製造方法において、
前記第2の配線の配線レイアウト寸法は、前記第1の配線の配線レイアウト寸法よりも大きいことを特徴とする半導体集積回路装置の製造方法。 - 請求項5記載の半導体集積回路装置の製造方法において、
前記第1、第3導体膜が、チタンを含む導体膜であることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003315271A JP4623949B2 (ja) | 2003-09-08 | 2003-09-08 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003315271A JP4623949B2 (ja) | 2003-09-08 | 2003-09-08 | 半導体集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005085929A JP2005085929A (ja) | 2005-03-31 |
JP4623949B2 true JP4623949B2 (ja) | 2011-02-02 |
Family
ID=34415596
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003315271A Expired - Fee Related JP4623949B2 (ja) | 2003-09-08 | 2003-09-08 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4623949B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7468545B2 (en) * | 2005-05-06 | 2008-12-23 | Megica Corporation | Post passivation structure for a semiconductor device and packaging process for same |
US7582556B2 (en) | 2005-06-24 | 2009-09-01 | Megica Corporation | Circuitry component and method for forming the same |
KR100815188B1 (ko) * | 2006-06-29 | 2008-03-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 및 이를 이용한 낸드 플래시메모리 소자의 제조방법 |
JP2008294123A (ja) * | 2007-05-23 | 2008-12-04 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
JP5594862B2 (ja) * | 2009-07-30 | 2014-09-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
JP6300533B2 (ja) * | 2014-01-15 | 2018-03-28 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
JP7032159B2 (ja) * | 2018-02-05 | 2022-03-08 | エイブリック株式会社 | 半導体装置の製造方法および半導体装置 |
KR20190122421A (ko) * | 2018-04-20 | 2019-10-30 | 삼성전자주식회사 | 반도체 소자 |
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-
2003
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JP2005085929A (ja) | 2005-03-31 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081021 |
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R150 | Certificate of patent or registration of utility model |
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