KR100815188B1 - 반도체 소자의 제조방법 및 이를 이용한 낸드 플래시메모리 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 및 이를 이용한 낸드 플래시메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자를 구성하는 금속배선의 빠른 전하 전달을 막는 요인을 제거하여 반도체 소자의 고속동작을 실현할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 컨택 플러그가 개재된 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막 상에 확산방지막용 물질을 증착하는 단계와, 상기 확산방지막용 물질 상에 금속배선용 물질을 증착하는 단계와, 상기 확산방지막용 물질과 상기 금속배선용 물질을 식각하여 상기 컨택 플러그와 중첩되는 금속배선을 형성하는 단계와, 상기 금속배선의 표면을 산화시켜 상기 금속배선의 표면에 보호막을 형성하는 단계와, 상기 금속배선을 덮도록 전체 구조 상부에 제2 층간절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
낸드 플래시 메모리 소자, 금속배선, 면저항, 식각정지막, 세정공정, 산화막

Description

반도체 소자의 제조방법 및 이를 이용한 낸드 플래시 메모리 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING NAND TYPE FLASH MEMORY DEVICE USING THE SAME}
도 1a 및 도 1b는 현재 적용하고 있는 낸드 플래시 메모리 소자 제조기술을 설명하기 위해 도시한 공정 단면도.
도 2는 도 1b에 도시된 'A' 부위를 확대하여 도시한 단면도.
도 3a 및 도 3b는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 공정 단면도.
도 4는 도 3b에 도시된 'B' 부위를 확대하여 도시한 단면도.
도 5는 본 발명의 실시예에 따른 경우 기존보다 금속배선의 면저항 특성이 개선됨을 나타낸 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 30: 기판 11, 31 : 터널 산화막
12, 32 : 플로팅 게이트 13, 33 : 유전체막
14, 34 : 컨트롤 게이트 15, 35 : 하드마스크
17, 37 : 게이트 구조물 18, 38 : 절연막
19, 21, 24, 28, 39, 41 : 층간절연막
20, 40, 45 : 소스 컨택 플러그
22, 42 : 드레인 컨택 플러그
46 : 확산방지막 27, 47 : 금속배선
49 : 보호막
본 발명은 반도체 소자의 제조기술에 관한 것으로, 특히 0.60㎛ 테크놀로지(technology) 이하의 낸드(NAND) 플래시 메모리 소자의 금속배선 형성방법에 관한 것이다.
반도체 메모리 소자의 고집적화에 따라, 보다 빠른 동작 속도를 갖는 반도체 메모리 소자가 필요해지고 있다. 현재, 반도체 메모리 소자에서 빠른 동작 속도를 갖는 플래시 메모리 소자를 제조하기 위해 금속배선의 저항을 낮추는 방법이 모색되고 있으며, 그 일환으로 텅스텐, 알루미늄, 구리 등의 면저항(Rs)이 낮은 금속을 사용하고 있다.
이하, 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법에 대해 설명하기로 한다.
도 1a 및 도 1b는 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 기판(10) 상에 메모리 셀의 게이트로 기능하는 복수의 게이트 구조물(17)을 형성한다. 이때, 게이트 구조물(17)은 터널 산화막(11)/플로팅 게이트(12)/유전체막(13)/컨트롤 게이트(14)/하드마스크(15)의 적층구조를 갖는다.
한편, 도 1a에서는 설명의 편의를 위해 메모리 셀의 게이트에 대해서만 도시하였으나, 실질적으로 낸드 플래시 메모리 소자는 복수의 메모리 셀이 스트링(string) 구조를 이루며, 이러한 스트링의 양측에는 비트라인과 연결되는 드레인 선택 트랜지스터(미도시)와 공통 소스 라인과 연결되는 소스 선택 트랜지스터(미도시)가 형성된다.
이어서, 게이트 구조물(17)을 포함하는 전체 구조 상부면의 단차를 따라 절연막(18)을 증착한다. 이때, 절연막(18)은 후속 식각공정시 식각 장벽층으로 기능한다.
이어서, 게이트 구조물(17)을 포함하는 전체 구조 상부를 덮도록 절연막(18) 상부에 층간절연막(19, Inter Layer Dielectric, 이하, 제1 층간절연막이라 함)을 증착한다.
이어서, 제1 층간절연막(19)과 절연막(18)의 일부를 식각하여 기판(10)의 활성영역(active region)-소스 선택 트랜지스터의 소스영역-이 노출되는 컨택홀(미도시)을 형성한다.
이어서, 상기 컨택홀 내에 고립된 소스 컨택 플러그(20)를 형성한다.
이어서, 제1 층간절연막(19) 상에 층간절연막(21)(이하, 제2 층간절연막이라 함)을 증착한다.
이어서, 제1 및 제2 층간절연막(19, 21)과, 절연막(18)의 일부를 식각하여 기판(10)의 활성영역-드레인 선택 트랜지스터의 드레인영역-이 노출되는 컨택홀(미도시)을 형성한다.
이어서, 상기 컨택홀 내에 고립된 드레인 컨택 플러그(22)를 형성한다.
이어서, 제2 층간절연막(21) 상에 식각정지막(23) 및 층간절연막(24)(이하, 제3 층간절연막이라 함)을 증착한다.
듀얼 다마신(dual damascene) 공정을 실시하여 제3 층간절연막(24), 식각정지막(23) 및 제2 층간절연막(21)을 식각한다. 이로써, 트렌치(trench) 및 비아(via)가 형성된다. 이하, 트렌치 및 비아를 통칭하여 오픈부(25)로 명명하기로 한다.
이어서, 도 1b에 도시된 바와 같이, 오픈부(25)의 내부면에 확산 방지막(26, 도 2참조)을 형성한다.
이어서, 오픈부(25)가 매립되도록 제3 층간절연막(24)을 포함하는 전체 구조 상부에 금속배선 물질로 텅스텐과 같이 면저항이 낮은 물질을 증착한다.
이어서, 상기 금속물질을 평탄화하여 소스 컨택 플러그(20) 및 드레인 컨택 플러그(22)와 각각 전기적으로 접속되는 금속배선(27)을 형성한다.
이어서, 금속배선(27)을 포함한 제3 층간절연막(24) 상에 층간절연막(28)(이 하, 제4 층간절연막이라 함)을 증착한다. 이때, 제4 층간절연막(28)은 금속배선(27)을 보호하는 보호막으로 기능한다.
그러나, 도 1a 및 도 1b를 통해 설명한 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법에서는 다음과 같은 문제들이 발생된다. 이를 도 2를 결부시켜 설명하기로 한다.
도 2는 도 1b에 도시된 'A' 부위를 확대하여 도시한 단면도이다.
도 2에 도시된 바와 같이, 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법에서는 듀얼 다마신 공정을 통해 금속배선을 형성하는데, 이 때문에 금속배선의 빠른 전하 전달을 막는 두가지 요소가 발생하게 된다. 즉, 확산방지막(26)을 구성하는 Ti/TiN 막질의 높은 면저항이 한가지 요소이고, 식각정지막(23)을 구성하는 질화막에 의한 캐패시턴스(capacitance)의 증가가 다른 요소가 된다. 따라서, 종래기술에 따른 플래시 메모리 소자는 고집적화에 적합한 고속동작을 실현하는데 어려움이 따른다.
또한, 도 1b에 도시된 바와 같이, 금속배선(27)을 형성한 후 실시되는 제4 층간절연막(28)의 증착공정시 보편적으로 PVD(Physical Vapor Depostion) 공정을 이용하여 HDP(High Density Plasma)막으로 형성하기 때문에 증착과정에서 H2 가스나 플라즈마로부터 금속배선(27)의 표면이 손상받아 저항이 증가되는 문제가 발생될 수 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 반도체 소자를 구성하는 금속배선의 빠른 전하 전달을 막는 요인을 제거하여 반도체 소자의 고속동작을 실현할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 금속배선 형성 후 진행되는 층간절연막의 증착시 금속배선의 표면손상을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 다른 목적이 있다.
셋째, 본 발명은 상기한 반도체 소자의 제조방법을 이용한 낸드 플래시 메모리 소자의 제조방법을 제공하는데 또 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 컨택 플러그가 개재된 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막 상에 확산방지막용 물질을 증착하는 단계와, 상기 확산방지막용 물질 상에 금속배선용 물질을 증착하는 단계와, 상기 확산방지막용 물질과 상기 금속배선용 물질을 식각하여 상기 컨택 플러그와 중첩되는 금속배선을 형성하는 단계와, 상기 금속배선의 표면을 산화시켜 상기 금속배선의 표면에 보호막을 형성하는 단계와, 상기 금속배선을 덮도록 전체 구조 상부에 제2 층간절연막을 형성하는 단계를 포함하는 반도체 소자 의 제조방법을 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 제1 소스 컨택 플러그가 개재된 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계와, 상기 제1 및 제2 층간절연막을 식각하여 상기 기판이 노출되는 제1 컨택홀을 형성하는 단계와, 상기 제1 컨택홀이 매립되는 드레인 컨택 플러그를 형성하는 단계와, 상기 제1 소스 컨택 플러그가 노출되도록 상기 제2 층간절연막을 식각하여 제2 컨택홀을 형성하는 단계와, 상기 제2 컨택홀이 매립되는 제2 소스 컨택 플러그를 형성하는 단계와, 상기 제2 소스 컨택 플러그를 포함하는 전체 구조 상부에 확산방지막용 물질을 증착하는 단계와, 상기 확산방지막용 물질 상에 금속배선용 물질을 증착하는 단계와, 상기 확산방지막용 물질과 상기 금속배선용 물질을 식각하여 금속배선을 형성하는 단계와, 상기 금속배선의 표면을 산화시켜 상기 금속배선의 표면에 보호막을 형성하는 단계와, 상기 금속배선을 덮도록 전체 구조 상부에 제3 층간절연막을 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법을 제공한다.
전술한 바와 같이, 듀얼 다마신 공정을 적용한 종래기술에 따른 금속배선 공정에서는 금속배선 물질의 원자가 확산되는 것을 방지하는 동시에 층간 절연막과의 접착력을 높이기 위해 필수적으로 Ti/TiN막으로 이루어진 확산 방지막을 형성할 수 밖에 없다. 그러나, Ti/TiN막은 소자의 면저항을 증가시키는 요소로 작용하게 된다. 또한, 트렌치와 비아를 분리하는 식각정지막(23, 도 1a참조) 또한 캐패시턴스를 증가시키는 요소로 작용하여 실질적으로 RC(Resistance Capacitance)값을 증대 시켜 소자의 동작 속도를 감소시킨다.
따라서, 본 발명에서는 듀얼 다마신 공정을 적용하지 않고, 스택 구조의 금속배선을 형성함에 따라 금속배선의 빠른 전하 전달을 막는 요인을 제거할 수 있다. 예컨대, 듀얼 다마신 형태의 금속배선 형성시 필요로 하던 상·하부 층간절연막 사이의 식각정지막이 필요 없게 되어 식각정지막에 의한 캐패시턴스 증가 요인을 제거할 수 있다. 또한, 듀얼 다마신 형태의 금속배선 형성시 'T' 자 형태의 금속배선 표면을 따라 형성되던 확산방지막을 금속배선 저부에만 형성되도록 하여 높은 면저항을 갖는 확산방지막의 면적을 최소화할 수 있다. 따라서, 고집적화에 적합한 고속동작을 실현할 수 있다.
또한, 금속배선의 표면을 산화공정을 통해 산화처리하여 그 표면에 금속 산화막을 형성함으로써 종래기술에서와 같이 금속배선 형성 후 층간절연막의 증착공정시 H2 가스나 플라즈마로부터 금속배선의 표면이 손상되는 것을 원천적으로 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3a 및 도 3b는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는 일례로 낸드 플래시 메모리 소자의 제조방법을 설명하였다.
먼저, 도 3a에 도시된 바와 같이, 기판(30) 상에 메모리 셀의 게이트로 기능하는 복수의 게이트 구조물(37)을 형성한다. 이때, 게이트 구조물(37)은 게이트 절연막(31)/플로팅 게이트(32)/유전체막(33)/컨트롤 게이트(34)/하드마스크(35)의 적층구조를 갖는다. 또한, 게이트 구조물(37)은 컨트롤 게이트(34)와 하드마스크(35) 사이 개재된 텅스텐, 텅스텐실리사이드층 또는 이들의 적층 구조를 더 포함할 수도 있다.
이어서, 게이트 구조물(37) 사이로 노출된 기판(30) 내에 소스/드레인 형성용 이온주입공정을 실시한다.
이어서, 게이트 구조물(37)을 포함하는 전체 구조 상부면의 단차를 따라 절연막(38)을 형성한다. 이때, 절연막(38)은 질화막 계열의 물질로 형성하며, 후속 식각공정시 식각 장벽층으로 기능한다.
이어서, 게이트 구조물(37)을 덮도록 절연막(38) 상부에 층간절연막(39)(이하, 제1 층간절연막이라 함)을 형성한다. 이때, 제1 층간절연막(38)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.
이어서, 제1 층간절연막(39)과 절연막(38)의 일부를 식각하여 기판(30)의 활성영역-소스 선택 트랜지스터의 소스영역-이 노출되는 컨택홀(미도시)을 형성한다.
이어서, 상기 컨택홀 내에 고립된 소스 컨택 플러그(40)를 형성한다. 이때, 소스 컨택 플러그(40)는 공통 소스 라인을 통해 접지에 연결된다. 따라서, 이하에서는 설명의 편의를 위해 소스 컨택 플러그(40)를 공통 소스 라인으로 표현하기로 한다.
이어서, 제1 층간절연막(39) 상에 층간절연막(41)(이하, 제2 층간절연막이라 함)을 증착한다.
이어서, 제1 및 제2 층간절연막(39, 41)과, 절연막(38)의 일부를 식각하여 기판(30)의 활성영역-드레인 선택 트랜지스터의 드레인영역-이 노출되는 컨택홀(미도시)을 형성한다.
이어서, 상기 컨택홀 내에 고립된 드레인 컨택 플러그(42)를 형성한다.
이어서, 공통 소스 라인(40)이 노출되도록 제2 층간절연막(41)의 일부를 식각하여 또다른 컨택홀(43)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 컨택홀(43, 도 3a참조)이 매립되도록 플 러그 물질을 증착한 후, 화학 기계적 연마(Chemical Mechanical Polishing, 이하, CMP라 함) 공정을 실시하여 이를 평탄화한다. 이로써, 컨택홀(43) 내에 고립된 컨택 플러그(45)가 형성된다. 이때, 컨택 플러그(45)는 공통 소스 라인(40)에 신호를 전달하는 매개체 역할을 한다.
한편, 상기한 CMP 공정시 공정조건은 다음과 같다. 기판(30)이 로딩되어 안착되는 턴 테이블(Turn Table, TT)의 회전속도는 50~1000rpm, 위쪽에서 기판(30)을 밀착하여 턴 테이블에 고정시키는 탑링(Top Ring, TR) 헤드의 회전속도는 3~60rpm, 기판(30) 전체에 가해지는 메인 압력(main air bag) 및 기판(30)의 중앙에 가해지는 센터 압력(center air bag)은 100~200hpa(hector pascal), 기판(30)이 외부로 벗어나지 못하도록 하는 리테이너 압력(retainer air bag)은 200~300hpa로 설정한다. 또한, CMP 공정시 사용되는 슬러리(slurry)의 유량은 50~200sccm/min으로 하고, PH는 2~7, 상기 슬러리에 포함되는 옥시다이저(oxidizer, H2O2) 농도는 2~4%가 되도록 한다.
이어서, 컨택 플러그(45)를 포함한 전체 구조 상부에 Ti/TiN과 텅스텐을 순차적으로 형성한다. 이때, 텅스텐은 30~50Torr의 압력, 300~400℃의 온도에서 SiH4, WF6 및 Ar 가스를 이용하여 형성한다.
이어서, 감광막 도포공정, 포토 마스크(photomask)를 이용한 노광 및 현상공정을 순차적으로 실시하여 감광막 패턴(미도시)을 형성한다.
이어서, 상기 감광막 패턴을 식각 마스크로 이용한 식각공정을 실시하여 텅 스텐과 Ti/TiN막을 식각한다. 이로써, 스택 구조를 갖는 확산방지막(46)과 금속배선(47)이 형성된다.
한편, 금속배선(47)은 텅스텐 이외에 비저항이 낮은 다른 금속물질은 모두 적용할 수 있다.
이어서, 스트립(strip) 공정을 실시하여 상기 감광막 패턴을 제거한 후, 식각공정시 발생한 불순물을 제거하기 위한 세정공정을 실시한다. 이때, 세정공정은 금속배선(47)의 표면을 산화시킬 수 있는 세정 케미컬(chemical)을 이용한다. 예컨대, 세정 케미컬로는 H2SO4, H2O2, 탈이온수(DeIonized water) 및 HF가 혼합된 케미컬을 이용하되 이들의 조성비율은 H2SO4:H2O2:탈이온수 = 2:5:33으로 한다. 이때, HF는 100~300ppm 첨가되는 것이 바람직하다.
구체적으로, 이러한 세정공정시에는 상기 세정 케미컬에 포함된 H2O2에 의해 자동으로 산화현상이 발생하게 되어 금속배선(47)의 표면 상에 보호막으로 산화막(49)이 자동 생성된다. 이러한 산화막(49)은 금속 물질이 아닌 절연막이기 때문에 금속배선의 면저항에 영향을 주지 않으며, 후속 공정인 층간절연막의 증착공정시 발생되는 H2 가스 및 플라즈마(plasma)로부터 금속배선(47)을 보호하는 역할을 한다.
여기서, 상기 세정 케미컬에 의한 산화막(49) 형성을 화학반응식으로 표현하면 하기의 반응식 1과 같다.
W + 6H2O2 ⇒ WO3 + 6H2O
구체적으로, 상기 반응식 1의 세부반응식을 살펴보면 하기의 반응식 2와 같다.
6H2O2 + 6e- ⇒ 6H2O + 3O2 -, H2O2 : 환원(reduction)
W + 3O2 - ⇒ WO3 + 6e-, W0 : 산화(oxidation)
이후에는, 도면에 도시하진 않았지만, 금속배선(47)을 덮도록 산화막(49)을 포함한 제2 층간절연막(41) 상에 층간절연막(이하, 제3 층간절연막이라 함)을 증착한다. 이때, 상기 제3 층간절연막은 PVD 공정을 이용하여 HDP막으로 형성하며, 저주파(LF, Low Frequency)의 경우에는 2000~8000W의 파워를 인가하고, 고주파(HF, High Frequency)의 경우에는 500~2000W의 파워를 인가하여 실시한다. 그리고, 300~600℃의 온도, 0.5~2mTorr의 압력에서 SiH4, O2, He 및 H2 가스를 이용하여 실시한다.
도 4는 도 3b에 도시된 'B' 부위를 확대하여 도시한 단면도이다. 도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 금속배선은 스택(stack) 형태를 갖는다. 예컨대, 층간절연막(41) 상부에 형성된 확산방지막(46) 상에 금속배선(47)이 적층된 구조를 갖고, 확산방지막(46)을 포함한 금속배선(47)의 표면 상에는 보호막으로 산화막(49)이 형성되어 있다. 즉, 본 발명의 실 시예에 따른 낸드 플래시 메모리 소자는 종래기술과 달리 식각정지막(23, 도 1a참조)을 필요로 하지 않아 식각정지막에 의한 캐패시턴스의 증가현상을 억제할 수 있다. 따라서, 금속배선의 고속 동작을 실현할 수 있다. 또한, 확산방지막(46)이 금속배선(47)의 저부에만 형성되어 있어 확산방지막(46)에 의한 면저항 증가를 방지할 수 있다.
도 5는 종래기술에 따른 반도체 소자의 제조방법을 통해 제조된 금속배선의 면저항(이전조건)과 본 발명의 실시예에 따른 반도체 소자의 제조방법을 통해 제조된 금속배선의 면저항(개선된 조건)을 비교하기 위한 도면으로서, X축은 면저항을 나타내고, Y축은 면저항 분포도를 나타낸다.
도 5에 도시된 바와 같이, 종래기술에 따른 반도체 소자의 제조방법(이전조건)을 통해 제조된 금속배선의 면저항에 비해 본 발명의 실시예에 따른 반도체 소자의 제조방법(개선된 조건)을 통해 제조된 금속배선의 면저항이 더 낮은 영역에서 분포하는 것을 알 수 있다.
본 발명의 기술 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 듀얼 다마신 공정을 적용하지 않고, 스택 구조의 금속배선을 형성함으로써 듀얼 다마신 형태의 금속배선 형성시 'T' 자 형태의 금속배선 표면을 따라 형성되던 확산방지막을 금속배선 저부에만 형성되도록 하여 높은 면저항을 갖는 확산방지막의 면적을 최소화할 수 있다. 따라서, 고집적화에 적합한 고속동작을 실현할 수 있다.
둘째, 본 발명에 의하면, 금속배선의 표면을 산화공정을 통해 산화처리하여 그 표면에 금속 산화막을 형성함으로써 종래기술에서와 같이 금속배선 형성 후 층간절연막의 증착공정시 H2 가스나 플라즈마로부터 금속배선의 표면이 손상되는 것을 원천적으로 방지할 수 있다.

Claims (20)

  1. 기판 상에 컨택 플러그가 개재된 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상에 확산방지막용 물질을 증착하는 단계;
    상기 확산방지막용 물질 상에 금속배선용 물질을 증착하는 단계;
    상기 확산방지막용 물질과 상기 금속배선용 물질을 식각하여 상기 컨택 플러그와 중첩되는 금속배선을 형성하는 단계;
    세정공정을 실시하여 상기 금속배선 형성공정시 발생된 불순물을 제거하는 동시에 상기 금속배선의 표면을 산화시켜 상기 금속배선의 표면에 보호막을 형성하는 단계; 및
    상기 금속배선을 덮도록 전체 구조 상부에 제2 층간절연막을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 보호막을 형성하는 단계에서는 상기 금속배선의 표면이 산화되도록 산화 케미컬을 이용하여 실시하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 산화 케미컬은 H2SO4, H2O2, 탈이온수 및 HF가 혼합된 혼합용액인 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 산화 케미컬의 혼합비율은 H2SO4: H2O2: 탈이온수 = 2:5:33인 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 산화 케미컬에는 상기 HF가 100~300ppm 첨가된 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제2 층간절연막은 HDP(High Density Plasma)막으로 형성하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 확산방지막은 Ti/TiN막으로 이루어진 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 금속배선은 텅스텐으로 이루어진 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 금속배선용 물질을 증착하는 단계는, 30~50Torr의 압력과 300~400℃의 온도 분위기에서 SiH4, WF6 및 Ar 가스를 이용하여 실시하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 금속배선을 형성하는 단계는, 5~10mTorr의 압력과, 300~500W의 파워와, 5~10℃의 온도 분위기에서 SF6 및 N2 가스를 이용하여 실시하는 반도체 소자의 제조방법.
  11. 기판 상에 제1 소스 컨택 플러그가 개재된 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계;
    상기 제1 및 제2 층간절연막을 식각하여 상기 기판이 노출되는 제1 컨택홀을 형성하는 단계;
    상기 제1 컨택홀이 매립되는 드레인 컨택 플러그를 형성하는 단계;
    상기 제1 소스 컨택 플러그가 노출되도록 상기 제2 층간절연막을 식각하여 제2 컨택홀을 형성하는 단계;
    상기 제2 컨택홀이 매립되는 제2 소스 컨택 플러그를 형성하는 단계;
    상기 제2 소스 컨택 플러그를 포함하는 전체 구조 상부에 확산방지막용 물질을 증착하는 단계;
    상기 확산방지막용 물질 상에 금속배선용 물질을 증착하는 단계;
    상기 확산방지막용 물질과 상기 금속배선용 물질을 식각하여 금속배선을 형성하는 단계;
    상기 금속배선의 표면을 산화시켜 상기 금속배선의 표면에 보호막을 형성하는 단계; 및
    상기 금속배선을 덮도록 전체 구조 상부에 제3 층간절연막을 형성하는 단계
    를 포함하는 낸드 플래시 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 보호막을 형성하는 단계에서는 상기 금속배선의 표면이 산화되도록 산화 케미컬을 이용하여 실시하는 낸드 플래시 메모리 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 산화 케미컬은 H2SO4, H2O2, 탈이온수 및 HF가 혼합된 혼합용액인 낸드 플래시 메모리 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 산화 케미컬의 혼합비율은 H2SO4: H2O2: 탈이온수 = 2:5:33인 낸드 플래시 메모리 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 산화 케미컬에는 상기 HF가 100~300ppm 첨가된 낸드 플래시 메모리 소자의 제조방법.
  16. 제 11 항에 있어서,
    상기 제3 층간절연막은 HDP(High Density Plasma)막으로 형성하는 낸드 플래시 메모리 소자의 제조방법.
  17. 제 11 항에 있어서,
    상기 확산방지막은 Ti/TiN막으로 이루어진 낸드 플래시 메모리 소자의 제조방법.
  18. 제 11 항에 있어서,
    상기 금속배선은 텅스텐으로 이루어진 낸드 플래시 메모리 소자의 제조방법.
  19. 제 11 항에 있어서,
    상기 금속배선용 물질을 증착하는 단계는, 30~50Torr의 압력과 300~400℃의 온도 분위기에서 SiH4, WF6 및 Ar 가스를 이용하여 실시하는 낸드 플래시 메모리 소자의 제조방법.
  20. 제 11 항에 있어서,
    상기 금속배선을 형성하는 단계는, 5~10mTorr의 압력과, 300~500W의 파워와, 5~10℃의 온도 분위기에서 SF6 및 N2 가스를 이용하여 실시하는 낸드 플래시 메모리 소자의 제조방법.
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