KR20110060721A - 반도체소자의 금속배선 형성방법 - Google Patents

반도체소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 저저항 특성 및 금속배선의 신뢰성을 높일 수 있는 반도체 소자의 금속배선 형성방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체 소자의 금속배선 형성방법은 반도체 기판 상에, 최상부에 텅스텐층을 구비한 하부 배선을 형성하는 단계; 상기 하부 배선을 포함한 상기 반도체 기판 상부에 SOG막을 구비한 층간절연막을 형성하는 단계; 상기 하부 배선의 텅스텐층이 드러나도록 상기 층간절연막에 비아홀을 형성하는 단계; Ar 스퍼터링을 이용하여 상기 텅스텐층을 상기 비아홀 측면에 재증착하여 텅스텐측벽을 형성하는 단계; 상기 비아홀 표면을 따라 베리어 메탈층을 형성하는 단계; 상기 비아홀을 매립하도록 플러그를 형성하는 단계를 포함하며, 이와 같은 본 발명은 하부 배선의 높이를 증가시키지 않고도 콘택 에치 스탑핑을 구현할 수 있고, 저저항 특성으로 안정한 콘택 구조를 형성할 수 있으며, SOG 아웃개싱을 방지하여 금속배선의 신뢰성을 높일 수 있다는 효과가 있다.
하부 금속배선, Ar 스퍼터링, 텅스텐측벽, 비아홀

Description

반도체소자의 금속배선 형성방법{Method for fabricating metal line of semiconductor device}
본 발명은 반도체소자의 금속배선에 관한 것으로서, 특히 금속배선의 저항 특성을 개선하고 SOG의 아웃개싱을 방지하여 금속배선의 신뢰성을 높일 수 있는 반도체소자의 금속배선 형성방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 특히, 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰성 및 응답속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
일반적으로, 집적 회로는 단일 기판상에 많은 활성 소자를 형성하는 것에 의해 제조된다. 각 소자들이 형성되고 절연된 후, 원하는 회로 기능을 얻기 위해서 제조 공정 도중에 특정 소자들은 전기적으로 서로 연결된다. 예를 들어서, MOS, 바 이폴라 VLSI 및 ULSI 장치들은 많은 수의 소자들이 전기적으로 서로 연결된 다층 상호 연결(multilevel interconnection) 구조를 갖는다. 이와 같이 반도체 장치는 각 셀의 사이즈가 감소함에 따라 그 크기를 줄이기 위해서 다층 배선을 형성한다. 그리고, 다층 배선을 형성할 때, 배선 사이를 층간 절연시키기 위하여 층간절연막이 사용된다.
그러나, 이와 같이 다층 배선을 형성하여 상호 연결하는 구조에서, 막들의 수가 증가함에 따라 최상층(top layer)에 형성된 층간 절연막의 형상(topography)은 더욱 굴곡진 형상을 갖게 되는 문제가 있다.
이에, 종래에는 금속 배선 사이를 매립하고, 굴곡진 절연막을 평탄화시키기 위해서 스핀온글래스(Spin-On Glass: SOG) 방식으로 SOG막을 형성한다.
좀 더 자세하게는, SOG 방식은 폴리실라잔 계열의 액체 재료를 유기용매에 용해시켜 스핀코트(spin coat)법에 의해 도포한 후, 도포된 폴리실라잔 도포막을 수증기(H2O) 혹은 산소(02) 분위기 중에서 열처리하는 것이다.
스핀코트의 특성상, 넓은 개구부는 부분적으로만 채워지는 문제가 있으며, 좁은 트렌치에 도포되는 막은 넓은 트렌치에 도포되는 막에 비해 두께가 커진다. 뿐만 아니라, 막의 밀도가 매우 낮은 문제가 있는데, 더군다나 좁은 트렌치의 경우에는 아랫부분에서의 휘발이 잘 일어나지 않아 가스가 트랩되는 경우가 많고, 이에 따라 트렌치 깊이 방향으로 막의 밀도차가 존재하여, 후속 공정에서의 HF 에칭 등에 대한 에칭 속도가 달라지는 문제가 있다.
그리고, 다층배선을 구성할 때, SOG 계열의 물질 특성상 하부 금속배선의 조 밀도에 따라 SOG 증착 관계가 달라지고, 금속배선 밀도에 따라 SOG막의 두께에도 차이가 발생한다.
이에 종래에는 SOG 두께 차이에 의한 콘택 높이차를 감안하여 하부 금속배선 상부에 식각 스탑층으로 TiN을 두껍게 증착하고 있는데, 이때, TiN과 층간절연막인 산화막의 식각 선택비가 우수하지 못하므로 비저항이 높은 TiN 두께를 콘택 오버에치 마진을 고려해서 증착해야 하기 때문에 콘택 저항이 증가하는 문제가 있다.
또한, SOG 방식으로 증착된 실리콘 산화막은 CH, OH, H 등을 소스로 한 것이기 때문에 아웃개싱(outgassing)이 문제가 된다. 즉, SOG 방식으로 증착된 실리콘 산화막은 Si-OH 결합을 갖고 있어 충분한 아웃개싱이 이루어지지 않을 경우 대기의 O2와 반응하여 H2O 성분을 유발시키게 된다. 이러한 SOG의 흡습성은 하부와 상부 금속배선을 연결하는 수직 배선 형성시 비아(via)홀을 매립하는 공정에서 흡습된 일부 수분이 수증기 상태로 증발하여 비아홀 매립을 저해하는 요인으로 작용한다. 특히, 종래에는 비아홀을 매립할 때, 베리어 메탈로 스텝 커버리지가 우수하지 못한 일반적인 PVD 계열의 베리어 메탈을 적용하기 때문에, SOG막의 아웃개싱 문제를 효과적으로 개선하지 못하는 문제가 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 하부 금속배선의 높이를 증가시키지 않고 콘택 에치 스탑핑을 구현하고, 저저항 특성으로 안정한 콘택 구조를 형성할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 SOG 아웃개싱을 방지하여 금속배선의 신뢰성을 높일 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 금속배선 형성방법은 반도체 기판 상에, 최상부에 텅스텐층을 구비한 하부 배선을 형성하는 단계; 상기 하부 배선을 포함한 상기 반도체 기판 상부에 SOG막을 구비한 층간절연막을 형성하는 단계; 상기 하부 배선의 텅스텐층이 드러나도록 상기 층간절연막에 비아홀을 형성하는 단계; Ar 스퍼터링을 이용하여 상기 텅스텐층을 상기 비아홀 측면에 재증착하여 텅스텐측벽을 형성하는 단계; 상기 비아홀 표면을 따라 베리어 메탈층을 형성하는 단계; 상기 비아홀을 매립하도록 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 하부 금속배선의 최상부에 텅스텐을 구비함으로써, 하부 금속배선의 높이를 증가시키지 않고도 콘택 에치 스탑핑을 구현할 수 있고, 저저항 특성으로 안정한 콘택 구조를 형성할 수 있다는 효과가 있다.
또한, 하부 금속배선의 최상부에 텅스텐을 구비하고, 텅스텐을 비아홀 측면에 재증착함으로써 SOG 아웃개싱을 방지하여 금속배선의 신뢰성을 높일 수 있다는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 나타낸 공정단면도이다.
먼저, 본 발명의 반도체소자의 금속배선 형성방법은, 도 1a에 도시한 바와 같이, 반도체기판(11) 상에 하부 금속배선(16)을 형성한다.
상기 하부 금속배선(16) 형성전에 상기 반도체기판(11) 상에는 하부 구조물(미도시)들을 덮는 절연막(12)이 형성되어 있다. 상기 하부 구조물들에는 트랜지스터, 상기 트랜지스터의 콘택 영역과 전기적으로 연결되는 콘택 패드들, 비트 라인 및 커패시터와 같은 구조물들이 있을 수 있다. 상기 하부 금속배선(16)은 상기 하부 구조물과 전기적으로 연결되어 있다.
상기 하부 금속배선(16)은 제1베리어 메탈층(13)과 배선층(14)과 제1텅스텐층(15)을 적층 형성한 후 배선 형성 영역에만 남도록 패터닝하여 형성한다.
이때, 상기 제1베리어 메탈층(13)은 티타늄(Ti), 티타늄 나이트라이드(TIN), 텅스텐 나이트라이드(WN) 중 어느 하나를 이용하여 형성하거나, 이들 중 적어도 2 이상을 적층하여 형성할 수 있고, 상기 배선층(14)은 Al, Cu 중 어느 하나로 형성할 수 있다.
그리고, 상기 제1텅스텐층(15)은 노광시 난반사 방지 및 EM 내성(Electro-Migration Resistance) 향상을 위하여 증착하였을 뿐만 아니라, 차후에 비아홀 형성시 산화막으로 구성된 층간절연막과의 식각 선택비가 우수한 특성을 갖기 때문에형성한 것이다.
좀 더 자세하게는, 종래에 하부 배선의 최상부에 TiN을 구성시켰을 경우에 발생하는 문제점(예를 들어, TiN은 산화막과의 에치 선택비가 우수하지 못하기 때문에 콘택 오버 에치 마진을 고려하여 그 두께를 두껍게 해야 하고, 이에 따라서 콘택 저항이 증가하므로 하부 배선의 스탑핑층으로 적당하지 않다는 문제점)을 해결하기 위해서 하부 금속배선(16)의 최상부에 텅스텐으로 구성된 제1텅스텐층(15)을 형성한 것이다.
다음에, 하부 금속배선(16)을 포함한 반도체 기판(11)상에 제1, 제2, 제3산화막(17A, 17B, 17C)이 적층 형성되도록 층간절연막(17)을 형성한다.
이때, 제1, 제3산화막(17A, 17C)은 일반적인 산화막 계열의 막으로 구성하고, 가운데 형성되는 제2산화막(17B)은 평탄화 특성을 갖는 SOG(Spin On Glass) 산 화막으로 구성한다.
이후에, 도 1b에 도시한 바와 같이, 층간절연막(17)을 포함한 전면에 포토레지스트(18)를 도포한 다음 노광 및 현상 공정으로 상기 포토레지스트(18)를 패터닝한다.
이어서, 패터닝된 포토레지스트(18)를 마스크로 상기 하부 금속배선(16)의 제1텅스텐층(15)의 상부가 드러나도록 제1, 제2, 제3산화막(17A, 17B, 17C)으로 구성된 층간절연막(17)을 식각하여 비아홀(19)을 형성한다. 이후에, 산소 플라즈마 등을 사용한 스트립 공정을 수행하여 패터닝된 상기 포토레지스트(18)를 제거한다.
다음에, 도 1c에 도시한 바와 같이, RF 에치 공정에 의해 하부 금속배선(16) 최상부에 형성된 제1텅스텐층(15)을 리스퍼터링(Resputtering)한다. 이때, 제1텅스텐층(15)의 리스퍼터링은 Ar 스퍼터링 공정을 이용하여 진행하는데, 텅스텐 박막의 경우 Ar 스퍼터 에치 효율이 산화막 대비 약 2배이상 되는 점을 이용한 것이다.
상기와 같이 제1텅스텐층(15)을 Ar 스퍼터링 하면, SOG 산화막으로 구성된 제2산화막(17B)을 포함한 상기 비아홀(19)의 측면에 텅스텐이 재증착되어 텅스텐측벽(20)이 형성된다.
이렇게 형성된 텅스텐측벽(20)은 SOG에 의한 아웃개싱(outgassing) 문제를 효과적으로 제어함과 동시에 후속으로 화학기상증착(CVD)하여 형성할 텅스텐 플러그의 핵성장층으로 작용하여 텅스텐 플러그의 매립 특성을 개선시킬 수 있다.
부연하면, SOG 산화막을 구비한 층간절연막에 콘택을 형성할 경우 에치 및 후속 크리닝 공정시, SOG 어텍 및 수분흡습에 의해 후속으로 베리어 메탈층을 형성 하는 공정중에 아웃개싱이 발생한다. 이러한 아웃개싱 현상을 개선하기 위해서는 베리어 메탈층 증착시 충분한 측벽 스텝 커버리지를 확보하여야 한다. 그러나, 통상적으로 백엔드 베리어 메탈층(Backend BM) 공정의 경우 제조단가를 고려하여 일반적인 PVD 방식을 적용하여 구성한다. 따라서 측벽 스텝 커버리지를 확보하기가 어렵다.
이에 본 발명에서는 텅스텐 박막을 Ar 스퍼터링하여 SOG 산화막이 오픈되어 있는 비아홀(19)의 측면에 텅스텐을 재증착하여 텅스텐측벽(20)을 형성함으로써, 비아홀의 측벽 스텝 커버리지를 확보하였다.
다음에, 도 1d에 도시한 바와 같이, 텅스텐측벽(20)이 형성된 비아홀(19)의 표면을 따라 제2베리어 메탈층(21)을 증착한다. 이후에, 비아홀(19)을 내부를 매립하도록 층간절연막(17) 상부에 화학기상증착법(Chemical Vapor Deposition:CVD)으로 제2텅스텐층(22)을 증착한다.
이때, 제2베리어 메탈층(21)은 티타늄(Ti), 티타늄 나이트라이드(TIN), 텅스텐 나이트라이드(WN) 중 어느 하나를 이용하여 형성하거나, 이들 중 적어도 2 이상을 적층하여 형성할 수 있다.
이후에, 도 1e에 도시한 바와 같이, 화학적 기계적 연마(CMP) 공정이나 에치백 공정을 이용하여 층간절연막(17) 상부가 드러나도록 제2베리어 메탈층(21)과 제2텅스텐층(22)을 제거하여, 비아홀(19)의 표면을 따라 제2베리어 메탈층(21)을 형성하고, 비아홀(19) 내부를 매립하도록 텅스텐 플러그(22A)를 형성한다. 이때, 도면에는 도시되지 않았지만, 필드영역의 제2베리어 메탈층(21)과 제2텅스텐층(22)은 제거된다.
그리고, 도면에는 도시되지 않았지만, 상기 텅스텐 플러그(22A)와 콘택되도록 그 상부에 상부 금속배선 형성공정을 진행한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체소자의 금속배선의 형성방법을 나타낸 공정단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체기판 12 : 절연막
13 : 제1베리어 메탈층 14 : 배선층
15 : 제1텅스텐층 16 : 하부 금속배선
17 : 층간절연막 17A, 17B, 17C : 제1, 제2, 제3산화막
18 : 포토레지스트 19 : 비아홀
20 : 텅스텐측벽 21 : 제2베리어 메탈층
22 : 제2텅스텐층 22A : 텅스텐 플러그

Claims (6)

  1. 반도체 기판 상에, 최상부에 텅스텐층을 구비한 하부 배선을 형성하는 단계;
    상기 하부 배선을 포함한 상기 반도체 기판 상부에 SOG막을 구비한 층간절연막을 형성하는 단계;
    상기 하부 배선의 텅스텐층이 드러나도록 상기 층간절연막에 비아홀을 형성하는 단계;
    Ar 스퍼터링을 이용하여 상기 텅스텐층을 상기 비아홀 측면에 재증착하여 텅스텐측벽을 형성하는 단계;
    상기 비아홀 표면을 따라 베리어 메탈층을 형성하는 단계;
    상기 비아홀을 매립하도록 플러그를 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제1항에 있어서,
    상기 하부 배선은 베리어층과 배선층과 텅스텐층이 적층 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제2항에 있어서,
    상기 베리어층은 티타늄(Ti), 티타늄 나이트라이드(TIN), 텅스텐 나이트라이드(WN) 중 어느 하나를 이용하여 형성하거나, 이들 중 적어도 2 이상을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제2항에 있어서,
    상기 배선층은 Al, Cu 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제1항에 있어서,
    상기 층간절연막은 가운데 SOG 산화막이 형성되도록 제1, 제2, 제3산화막을 적층 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제1항에 있어서,
    상기 베리어 메탈층과 상기 플러그는 상기 층간절연막 상부가 드러나도록 화학적 기계적 연마(CMP) 공정이나 에치백 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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* Cited by examiner, † Cited by third party
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US9990097B2 (en) 2015-04-15 2018-06-05 Samsung Display Co., Ltd. Touch screen panel including multilayer connection wire and method of manufacturing the same

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