JP2004119872A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ダマシン法を用いた多層配線を有する半導体装置において、構造や材料を大幅に変更することなく配線容量を低減させる技術を提供する。
【解決手段】下層配線層上の層間絶縁膜４とエッチング阻止膜５と上層絶縁膜６をホール形状にエッチングした後、エッチング阻止膜５を利用して上層絶縁膜６を溝形状にエッチングする。追加のエッチングにより溝底部に露出したエッチング阻止膜５を除去した後、エッチバックにより溝底部に露出した層間絶縁膜４を所定の厚さだけエッチングし、ホールおよび溝に配線金属１０を埋め込む。
【選択図】 図２
【解決手段】下層配線層上の層間絶縁膜４とエッチング阻止膜５と上層絶縁膜６をホール形状にエッチングした後、エッチング阻止膜５を利用して上層絶縁膜６を溝形状にエッチングする。追加のエッチングにより溝底部に露出したエッチング阻止膜５を除去した後、エッチバックにより溝底部に露出した層間絶縁膜４を所定の厚さだけエッチングし、ホールおよび溝に配線金属１０を埋め込む。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造プロセスに関し、とくに絶縁膜中にエッチング阻止膜を有する配線構造の加工技術に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高速動作および製造コストの抑制といった課題に対するひとつの解として、多層配線の微細化が進んでいる。同時に、配線の電気抵抗および配線間の電気容量の増大に伴う、配線遅延（ＲＣ遅延）の問題が表面化し、半導体装置の動作速度を律速するようになった。そこで、配線の電気抵抗を低減するため、配線材料としてＡｌでなくＣｕを用いる、配線間の電気容量を低減するため、絶縁膜に低誘電率材料を用いる、といった対策が広く知られるようになった。
【０００３】
Ｃｕは反応性イオンエッチングによる加工が困難なため、Ｃｕを配線材料として用いるためには、ダマシン（Ｄａｍａｓｃｅｎｅ）法を用いた配線形成がなされる。図１（Ａ）〜（Ｄ）にダマシン法を用いたＣｕ配線形成工程の一例を示す。現在ダマシン法としては、配線層とビアプラグとを段階的に形成していくシングルダマシン法と、配線層およびビアプラグを同時に形成するデュアルダマシン法（特許文献１参照）が知られているが、ここでは後者の例を示す。
【０００４】
まず、図１（Ａ）に示すように、Ｃｕを含む下層配線１および下層絶縁膜２上に、Ｃｕの拡散防止膜３、例えばＳｉＮ膜をプラズマＣＶＤ法によって形成し、次いで層間絶縁膜４を形成する。層間絶縁膜４には従来用いられているＳｉＯ２をプラズマＣＶＤ法によって成膜してもよいが、さらなる配線遅延低減のため、前述のように低誘電率の材料を用いることが好ましい。ここで低誘電率の材料とは、ＳｉＯ２の比誘電率、すなわち４．１〜４．２程度より低い比誘電率を有する材料であり、プラズマＣＶＤ法により成膜するＳｉＯＣ系膜、ＳｉＯＦ系膜や、塗布法により成膜する有機ＳＯＧ膜、無機ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）膜、有機ポリマー膜などが挙げられる。
【０００５】
次に、エッチング阻止膜５を形成し、さらに上層絶縁膜６を形成する。エッチング阻止膜５はＳｉＮ膜、ＳｉＣ膜、ＳｉＯ２膜など、上層絶縁膜６に対してエッチング選択比の高い材料を選択する。上層絶縁膜６はＳｉＯ２膜の他、層間絶縁膜４と同様に低誘電率の材料を用いてもよい。
【０００６】
次に図１（Ｂ）に示すように、ホール状に形成された第１のレジストパターン７をマスクとして異方性エッチングを行い、ビアホール７Ａを開口する。第１のレジストパターン７を除去した後、図１（Ｃ）に示すように、溝状に形成された第２のレジストパターン８をマスクとして異方性エッチングを行い、上層配線用溝８Ａを開口する。このときエッチング阻止膜５によって層間絶縁膜４へのエッチング進行が阻止される。
【０００７】
さらに図１（Ｄ）に示すように、ビアホール７Ａおよび上層配線用溝８Ａ内壁をバリアメタル９で被覆した後、Ｃｕなどの配線金属１０を埋め込む。バリアメタルの形成はＣｕの拡散防止や絶縁膜との密着性向上などを目的とし、一般には高融点金属、例えばＴａやＴｉ、またはその窒化物などをＰＶＤ法などによって成膜する。Ｃｕはめっき法などによって、ビアホール７Ａおよび上層配線用溝８Ａを埋め込みながら上層絶縁膜６を覆うように形成されるため（図示せず）、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ； ＣＭＰ）を施すことにより、ビアプラグ７Ｂおよび上層配線８Ｂを形成する。
【０００８】
以上述べたダマシン法を用いた配線形成プロセスにおいては、エッチング阻止膜５は、オーバーエッチングによるビアホール７Ａの変形を防止し、配置の粗密に拘らず同一の寸法を有するビアホール７Ａおよび上層配線用溝８Ａを形成し、結果として信頼性を確保するために重要な役割を果たす。
【０００９】
【特許文献１】
特開２０００−９１４２５号公報（第２−３頁、図１５）
【００１０】
【発明が解決しようとする課題】
ところが上記エッチング阻止膜は比誘電率が比較的高く、例えば代表的に用いられるＳｉＮ膜の誘電率はおよそ７．０もある。エッチング阻止膜は絶縁膜中に存在するため、絶縁膜として低誘電率の材料を採用しても、同時にエッチング阻止膜が導入されることにより、配線間の電気容量の抑制効果が妨げられてしまう場合がある。そこで、エッチング阻止膜の薄膜化や、低誘電率を有する材料への変更などが検討されているが、生産性や信頼性の点で課題が多く、実用化には至っていない。
【００１１】
本発明はそうした状況に鑑みなされたものであり、その目的は、ダマシン法を用いた配線形成プロセスにおいて、材料や構造を大幅に変更することなく、配線間の電気容量を効果的に抑制することのできる多層配線形成技術を提供することである。
【００１２】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられた、第１の絶縁膜、エッチング阻止膜および第２の絶縁膜がこの順で積層してなる積層膜と、前記積層膜中に埋設された金属配線と、を備え、前記エッチング阻止膜の比誘電率は、前記第１の絶縁膜の比誘電率および前記第２の絶縁膜の比誘電率のいずれよりも大きく、前記エッチング阻止膜の上面が前記金属配線の上面よりも下部にあり、前記エッチング阻止膜の下面が前記金属配線の下面よりも上部にあることを特徴とする。
【００１３】
ここで第１の絶縁膜とは、２つの配線層で挟まれた絶縁膜のことであり、第２の絶縁膜とは、同一の配線層に含まれる隣接した配線または配線用溝で挟まれた絶縁膜、または配線用溝を形成する前の絶縁膜のことである。
【００１４】
半導体装置を動作させるために配線に電流が流れると、配線の断面にはその形状に依存して不均一な電界が生じる。配線断面は通常、矩形または矩形に準じた形状であることから、その四隅には電気力線が集中しやすい。本半導体装置によれば、配線の下面と前記エッチング阻止膜とを隔離することにより、比誘電率の高い材料をエッチング阻止膜として使用しても、隣接する配線間において電気力線が集中する領域は低誘電率の絶縁膜が占めるため、配線間の実効的な電気容量が抑制される。
【００１５】
本発明の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜より比誘電率の高いエッチング阻止膜を形成する工程と、前記エッチング阻止膜上に、前記エッチング阻止膜より比誘電率の低い、第２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択的にエッチングし、前記エッチング阻止膜を露出させ、溝を形成する工程と、前記溝底部のエッチング阻止膜をエッチングにより除去する工程と、前記溝底面に露出した前記第１の絶縁膜を所定の厚さだけエッチングし、溝を所定の深さに形成する工程と、前記溝内部に金属膜を形成する工程と、を含む。
【００１６】
また、第２の絶縁膜を形成する前記工程の後、前記第２の絶縁膜をエッチングし溝を形成する工程以前に、前記エッチング阻止膜および前記第１の絶縁膜を選択的にエッチングし、ビアホールを形成する工程をさらに含んでもよく、前記ビアホールと前記溝内部に前記金属膜を同時に形成することにより、デュアルダマシンプロセスへの応用が可能である。ここで、ビアホールとは例えば前記第１の絶縁膜より下層にある配線層と、前記第２の絶縁膜を含む層とに属する各配線をつなぐビアプラグを形成するためのホールである。
【００１７】
前記エッチング阻止膜の比誘電率は、前記第１の絶縁膜の比誘電率、および前記第２の絶縁膜の比誘電率の少なくとも一方より２．０以上大きくてもよい。さらに配線間の電気容量を効果的に抑制するためには、前記エッチング阻止膜の比誘電率が、前記第１の絶縁膜および前記第２の絶縁膜の比誘電率のどちらよりも２．０以上大きいことが望ましい。
【００１８】
前記第１の絶縁膜および前記第２の絶縁膜は、ＳｉとＯとＣとＨを構成元素として含む材料、すなわちプラズマＣＶＤ法によるＳｉＯＣ膜や、塗布法によるＭＳＱ（メチルシルセスキオキサン）膜を使用できる。代表的な例として、エッチング阻止膜としてＳｉＮ膜を、第１の絶縁膜および第２の絶縁膜としてＳｉＯＣ膜を形成した場合、比誘電率はそれぞれ７．０および２．９である。従ってこのような材料を用いた半導体装置の製造方法に、上記製造方法をあてはめることにより、配線の下部からエッチング阻止膜を隔離することによる、配線間の電気容量の抑制が効果的に達成できる。
【００１９】
またこの方法によれば、ダマシン法により、低抵抗材料であるＣｕを構成元素として含む金属を配線として使用することができる。結果として、エッチング阻止膜の配線の下面からの隔離との組み合わせにより、配線遅延を効果的に低減することができる。
【００２０】
【発明の実施の形態】
本発明の一実施の形態に係る半導体装置の製造方法を図２（Ａ）〜（Ｆ）に示す。まず、下層配線１と下層絶縁膜２を有する下層配線層上に配線金属の拡散防止膜３、層間絶縁膜４、エッチング阻止膜５、上層絶縁膜６を順次形成する（図２（Ａ））。
【００２１】
下層配線１に用いる配線金属がＣｕを含む材料である場合、拡散防止膜３として、例えば、ＳｉＮ膜またはＳｉＣ膜などを、プラズマＣＶＤ法により５０ｎｍの膜厚で成膜する。ＳｉＮ膜を成膜する際は、モノシランとアンモニア、またはジクロロシランとアンモニアなどの混合ガスを用い、３００℃〜６００℃にて成膜を行う。一方、ＳｉＣ膜を成膜する際は、トリメチルシランとアンモニアの混合ガスなどを用い、３００℃〜６００℃にて成膜を行う。また、拡散防止膜３を積層構造、例えば、ＳｉＯ２／ＳｉＮ、ＳｉＣ／ＳｉＮ、またはＳｉＯ２／ＳｉＣＮなどの構造にしてもよい。
【００２２】
層間絶縁膜４としては例えば、低い比誘電率を有するＳｉＯＣ膜をプラズマＣＶＤ法により４７０ｎｍ成膜する。この際の成膜ガスは、トリメチルシランと酸素の混合ガスなどを用い、成膜温度は３００℃〜６００℃にて行う。ＳｉＯＣ膜以外の低誘電率の材料、例えば有機ＳＯＧ膜を用いてもよい。このときは例えば、ＭＳＱ系の材料を塗布した後、４００℃程度で熱処理を行う。その他、無機ＳＯＧ膜や有機ポリマー、あるいはポーラス膜でもよい。また、本実施の形態の有効性は低誘電率の材料に限らず、ＳｉＯ２膜をプラズマＣＶＤ法などにより成膜してもよい。
【００２３】
エッチング阻止膜５としては、例えばＳｉＮ膜、ＳｉＣ膜、ＳｉＯ２膜などを５０ｎｍ形成する。ＳｉＯ２膜の場合、モノシランと亜酸化窒素、またはモノシランと酸素、またはＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）と酸素などの混合ガスを用い、３００℃〜６００℃にてプラズマＣＶＤ法で成膜を行う。ＳｉＮ膜およびＳｉＣ膜の場合は、上述した拡散防止膜３と同様に成膜してもよい。
【００２４】
上層絶縁膜６としては、例えばＳｉＯＣ膜をプラズマＣＶＤ法により３００ｎｍ形成する。層間絶縁膜４と同様に、ＳｉＯＣ膜以外の絶縁膜材料を用いてもよい。また、後述するレジストのパターニングにおいて、サイズの制御性を向上させるため、上層絶縁膜６を形成した後にＨｅプラズマなどのプラズマへの暴露、またはＵＶ照射により表面改質をすることが望ましい。なお、前述の層間絶縁膜４上にはレジストパターンを形成しないため、このような表面改質は行わないことが望ましい。これは、表面改質により絶縁膜の比誘電率がわずかながら増加するのを避けるためである。
【００２５】
次に、上層絶縁膜６上にフォトレジストを塗布し露光することにより、ホール形状を有する第１のレジストパターン７を形成した後、異方性エッチングを行い、上層絶縁膜６およびエッチング阻止膜５および層間絶縁膜４をつき抜け拡散防止膜３へ接続するビアホール７Ａを開口する（図２（Ｂ））。エッチングガスとしては例えばＣ４Ｆ８／Ａｒ／Ｎ２混合ガス、またはＣＨ２Ｆ２／ＣＦ４／Ａｒ／Ｎ２混合ガスを使用する。その後、酸素プラズマにより第１のレジストパターン７を除去する。
【００２６】
次に、上層絶縁膜６上にフォトレジストを塗布、露光することにより、溝形状を有する第２のレジストパターン８を形成した後、異方性エッチングを行い、上層絶縁膜６に上層配線用溝８Ａを開口する（図２（Ｃ））。このときエッチング阻止膜５により層間絶縁膜４のエッチングは阻止される。ここで用いるエッチングガスはビアホール７Ａを開口したときと同様、Ｃ４Ｆ８／Ａｒ／Ｎ２混合ガス、またはＣＨ２Ｆ２／ＣＦ４／Ａｒ／Ｎ２混合ガスでよい。なおこの際、フォトレジスト１１がビアホール７Ａ底部に残留する。フォトレジストを塗布する前に、その下層に反射防止膜を塗布してもよい。
【００２７】
次に追加の異方性エッチングを行い、上層配線用溝８Ａ底部に露出したエッチング阻止膜５を除去する（図２（Ｄ））。このとき用いるエッチングガスはＣＨ２Ｆ２／ＣＯの混合ガスなどである。ここでのエッチングは上述の上層配線用溝８Ａを開口するためのエッチング終了後、導入ガスを変更して連続的に行ってもよいし、一度大気中に搬出してもよい。その際、レジストパターン８を除去してから追加のエッチングを行ってもよい。その後、酸素プラズマにより第２のレジストパターン８およびビアホール７Ａ底部に残留したフォトレジスト１１を除去する。
【００２８】
次に、上層絶縁膜６と、上層配線用溝８Ａ底部に露出している層間絶縁膜４と、ビアホール７Ａ低部に露出している拡散防止膜３とをエッチバックする（図２（Ｅ））。ここでは例えば、ＣＨ２Ｆ２／ＣＯの混合ガスなどを用い、０．７Ｐａ、マイクロ波１３００Ｗ（ＲＦ４００Ｗ）の条件下にて行い、上層絶縁膜６および層間絶縁膜４を７０ｎｍ程度、拡散防止膜３を５０ｎｍ程度エッチバックする。なお、エッチバックの条件を変更することによって、拡散防止膜３に対する上層絶縁膜６および層間絶縁膜４のエッチング選択比を制御し、各膜種に対して所望の厚さのエッチバックを行うことができる。
【００２９】
上記のように形成されたデュアルダマシン形状の開口部、すなわちビアホール７Ａおよび上層配線用溝８Ａの側壁および底面をバリアメタル９で被覆し、開口部を埋め込むように配線金属１０を堆積させた後、ＣＭＰにより上層絶縁膜上に堆積したバリアメタル材料および配線金属材料（図示せず）を除去することにより、ビアプラグ７Ｂおよび上層配線８Ｂが形成される（図２（Ｆ））。ここでバリアメタル９としては例えば、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、ＴｉＷ、ＴａＷ、ＷＮなどを、スパッタ法およびＣＶＤ法により５０ｎｍ成膜する。また、それらを積層構造にしてもよい。配線金属１０としては例えば、Ｃｕを用いることができるが、他にもＡｇやＡｇＣｕなど低抵抗の配線材料でもよく、その埋め込みにはスパッタ法またはＣＶＤ法またはめっき法もしくはそれらの組み合わせで行ってよい。また、ＣＭＰ時に上層絶縁膜６に欠陥が発生するのを防止するため、上層絶縁膜６上にＳｉＮ、ＳｉＣまたはＳｉＯ２などのキャップ膜を形成した後に、開口部の埋め込みを行ってもよい。
【００３０】
図２（Ｅ）にて示したように、本実施の形態では、デュアルダマシンプロセスにおいて層間絶縁膜４をエッチバックすることにより、上層配線８Ｂの下面がエッチング阻止膜５と層間絶縁膜４の界面より下位にある配線形状を有する半導体装置が製造できる。また、エッチバック条件を最適化することにより、上層配線８Ｂの下面と、エッチング阻止膜５と層間絶縁膜４の界面との距離を所望の値に制御することが可能となる。
【００３１】
なお、図２（Ａ）〜（Ｆ）ではデュアルダマシン法における実施の形態を示しているが、同様の手法によりシングルダマシン法における本発明の適用も有効である。また、上述の工程を順次繰り返すことにより、配線層を積層していき、２以上の多層配線を形成することもできる。
【００３２】
【実施例】
本実施例では、エッチング阻止膜の位置を変化させて配線間の電気容量に対する影響を、図３に示すような配線構造を用いて調べた。ここで、上層配線８Ｂの配線幅Ｍｗｉ、配線間距離Ｍｓｐ、配線高さＭｈｅ、拡散防止膜３および１２の膜厚Ｂｄｂ、エッチング阻止膜５の膜厚Ｂｅｓは固定とし、以下の値を採用した。
【表１】
【００３３】
また、以降の図中において表記される変数、Ｋｄｂ、Ｋｅｓ、Ｋｍａ、Ｍｔｈはそれぞれ、下層の拡散防止膜３および上層の拡散防止膜１２の比誘電率、エッチング阻止膜５の比誘電率、層間絶縁膜４および上層絶縁膜６の比誘電率、下層配線１の上面と上層配線８Ｂ下面との距離を示している。さらに変数Ｙは、上層配線８Ｂ下面の位置を０とし、そこからエッチング阻止膜５と層間絶縁膜４の界面（以下、単に界面とよぶ）までの距離を表している。今の場合、上層配線８Ｂの配線高さＭｈｅは定数であるため、変数Ｙの値はエッチング阻止膜の位置のみの変化によって決まる値である。
【００３４】
図４（Ａ）および図４（Ｂ）は変数Ｙ、すなわち上層配線８Ｂの下面と界面との距離の変化に対する、配線間の電気容量（以下、配線容量とよぶ）を示している。ここで配線容量Ｃとは３本の上層配線のうち中心の配線とその他の配線との間の電気容量を示しており、中心の配線とその両脇の配線との間の電気容量をそれぞれＣｃ、下層配線との間の電気容量をＣｂとしたとき、以下の関係を有する。
Ｃ ＝ ２Ｃｃ＋Ｃｂ
【００３５】
図４（Ａ）は、エッチング阻止膜５にＳｉＮ膜を使用し、層間絶縁膜４および上層絶縁膜６にＳｉＯＣ膜を使用した場合の結果である。このときの比誘電率Ｋｅｓ、Ｋｍａはそれぞれ７．０および２．９である。同図によれば、界面の位置が上昇するほど、すなわち、界面と上層配線の下面との距離が増加するほど、配線容量が低減していく。その距離を５０ｎｍ以上とすることにより、効果的な低減効果が得られることがわかる。
【００３６】
図４（Ｂ）は、エッチング阻止膜にＳｉＣ膜を、層間絶縁膜および上層絶縁膜にポーラス化したＭＳＱ系材料を使用した場合の結果であり、このときの比誘電率Ｋｅｓ、Ｋｍａはそれぞれ４．９および２．０である。この場合においても界面と上層配線の下面との距離を５０ｎｍ以上とすることにより、効果的に配線容量の低減効果が得られることがわかる。
【００３７】
図４（Ａ）および図４（Ｂ）のいずれにおいても、変数Ｙが−２５ｎｍのとき、すなわち界面が上層配線下面より２５ｎｍ下位にある場合に極大点を有する。本実施例におけるエッチング阻止膜は５０ｎｍであるから、このときエッチング阻止膜の中心面が上層配線下面と一致していることになり、上層配線下部の両隅に集中した電気力線により、配線間の電気容量が最も影響を受ける位置であるといえる。従って、従来例として示した図１（Ｃ）において、エッチング阻止膜５が半分程度エッチングされていた場合などは、配線容量の増大を招くことがわかる。配線間の電気容量を安定して抑制するためには、本発明に係る実施の形態の如く、界面と上層配線下面との距離を確実に一定距離隔離することが肝要である。一方、エッチング阻止膜の本来の機能、すなわち配線用溝の形成時に溝やその下に形成されているビアホールなどの寸法精度を保持する機能を考慮すると、エッチング阻止膜５の中心面は上層配線８Ｂの高さの半分より下にあることが望ましい。
【００３８】
図５（Ａ）〜図５（Ｃ）は本実施の形態の効果の度合いを比較するために、配線容量Ｃを規格化して表した図であり、変数Ｙが−５０ｎｍのときの電気容量を１．０としている。今の場合、エッチング阻止膜５の厚さＢｅｓは５０ｎｍであるから、エッチング阻止膜５の上面が上層配線８Ｂの下面と一致している時、変数Ｙが−５０ｎｍとなる。
【００３９】
図５（Ａ）は、層間絶縁膜の厚さを変化させた場合の比較である。界面位置の移動により、実際には変数Ｙの増加に伴い層間絶縁膜４の厚み、すなわち、下層配線の拡散防止膜３の上面からエッチング阻止膜５の下面までの高さも増加するが、ここでは簡単のため、下層配線１の上面と上層配線８Ｂの下面との距離Ｍｔｈが４５０ｎｍと２５０ｎｍの場合で比較した。なお、このときのエッチング阻止膜５と、層間絶縁膜４および上層絶縁膜６の比誘電率Ｋｅｓ、Ｋｍａはそれぞれ４．９と２．９である。同図によれば、２５０ｎｍにおいて配線容量の低減効果が顕著に得られることがわかる。従って素子の微細化などに伴い、アスペクト比の関係から層間絶縁膜厚が薄くなることが余儀なくされても、本実施の形態は有効に作用する。
【００４０】
ところで、配線遅延は配線容量と配線抵抗の積に比例するため、上層配線の下にビアプラグを設けた場合、一般に、遅延時間を抑制するためには以下の関係が望ましい。
【００４１】
（上層配線の高さ） ＜ （ビアプラグの高さ） （１）
一方、本実施の形態で提供される半導体装置は、以下のような関係を有している。
【００４２】
（上層絶縁膜の膜厚） ＜ （上層配線の高さ） （２）
（ビアプラグの高さ） ＜ （層間絶縁膜の膜厚） （３）
従って（１）の関係を満たしつつ、本実施の形態を適用して配線容量をさらに低減する場合、上層絶縁膜と層間絶縁膜の膜厚には以下のような必要条件が導出される。
【００４３】
（上層絶縁膜の膜厚） ＜ （層間絶縁膜の膜厚） （４）
ただし上述のとおり、プロセスの制約などにより（１）の関係を満たすことのできない場合においても、本実施の形態によって電気容量は効果的に低減できる。
【００４４】
図５（Ｂ）は、各膜の比誘電率を変化させた場合の結果である。ここでは層間絶縁膜４および上層絶縁膜６としてＳｉＯ２膜（比誘電率４．２）、ＳｉＯＣ膜（比誘電率２．９）およびポーラス化ＭＳＱ系膜（比誘電率２．０）の場合を、エッチング阻止膜５としてＳｉＣ膜（比誘電率４．９）およびＳｉＮ膜（比誘電率７．０）の場合を比較した。なお、ことのきの下層配線１の上面と上層配線８Ｂの下面との距離Ｍｔｈは４５０ｎｍである。まずエッチング阻止膜５の比誘電率Ｋｅｓが４．９の場合、層間絶縁膜４および上層絶縁膜６の比誘電率Ｋｍａが４．２である場合に比べ、２．９または２．０の場合において、配線容量の低減が効果的に得られることがわかる。また、層間絶縁膜４および上層絶縁膜６の比誘電率Ｋｍａが４．２であった場合は、エッチング阻止膜５の比誘電率Ｋｅｓは４．９より７．０の場合の方が効果的である。これらのことから、本実施の形態による配線容量の低減効果は、エッチング阻止膜の比誘電率Ｋｅｓと、層間絶縁膜および上層絶縁膜の比誘電率Ｋｍａとの差が大きいと顕著に得られることがわかる。
【００４５】
しかしながら、エッチング阻止膜の比誘電率を大きくしすぎた場合、界面と上層配線下面との距離のわずかなずれに対しても、配線容量の変動が発生しやすくなり、加工精度のばらつきを反映して配線容量のパターン依存性が生じる可能性が高くなる。こうした観点から、エッチング阻止膜の比誘電率は５．０以下にすることが望ましい。
【００４６】
図５（Ｃ）は、図５（Ｂ）における規格化した配線容量Ｃの値を、層間絶縁膜４および上層絶縁膜６の比誘電率Ｋｍａを変数として表しており、エッチング阻止膜５の比誘電率Ｋｅｓが４．９のときの結果である。なお、図５（Ｂ）より、本実施の形態による効果が十分得られている領域、すなわち、配線容量Ｃが十分に飽和している領域を判断し、図５（Ｃ）では変数Ｙが１００ｎｍのときの値を図示した。また、ＫｅｓとＫｍａの差を△Ｋとしてさらに横軸に表している。同図によれば、エッチングストッパ膜の比誘電率との差がおよそ２．０以上であれば、配線容量が効果的に低減できるといえる。例えばエッチング阻止膜に比誘電率４．９のＳｉＣ膜を利用した場合は、絶縁膜材料として、比誘電率が２．９以下であるＳｉＯＣ膜やＭＳＱ系の膜を使用すると効果的である。
【００４７】
【発明の効果】
以上説明したように本発明によれば、多層配線構造の配線形成プロセスにおいて、材料や構造を大幅に変更することなく、配線間の電気容量を効果的に低減させることができる。
【図面の簡単な説明】
【図１】従来の半導体装置の製造方法を説明するための工程断面図である。
【図２】本実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図３】本実施例において配線容量の低減効果を調べるために用いた配線構造を示す断面図である。
【図４】上層配線下面と界面との距離に対する配線容量の変化を示す図である。
【図５】本実施例における、配線容量の低減効果の比較結果を示す図である。
【符号の説明】
１ 下層配線、 ２ 下層絶縁膜、 ３ 拡散防止膜、 ４ 層間絶縁膜、５ エッチング阻止膜、 ６ 上層絶縁膜、 ７ 第１のレジストパターン、７Ａ ビアホール、 ７Ｂ ビアプラグ、 ８ 第２のレジストパターン、 ８Ａ 上層配線用溝、 ８Ｂ 上層配線、 ９ バリアメタル、 １０ 配線金属。
【発明の属する技術分野】
本発明は、半導体装置の製造プロセスに関し、とくに絶縁膜中にエッチング阻止膜を有する配線構造の加工技術に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高速動作および製造コストの抑制といった課題に対するひとつの解として、多層配線の微細化が進んでいる。同時に、配線の電気抵抗および配線間の電気容量の増大に伴う、配線遅延（ＲＣ遅延）の問題が表面化し、半導体装置の動作速度を律速するようになった。そこで、配線の電気抵抗を低減するため、配線材料としてＡｌでなくＣｕを用いる、配線間の電気容量を低減するため、絶縁膜に低誘電率材料を用いる、といった対策が広く知られるようになった。
【０００３】
Ｃｕは反応性イオンエッチングによる加工が困難なため、Ｃｕを配線材料として用いるためには、ダマシン（Ｄａｍａｓｃｅｎｅ）法を用いた配線形成がなされる。図１（Ａ）〜（Ｄ）にダマシン法を用いたＣｕ配線形成工程の一例を示す。現在ダマシン法としては、配線層とビアプラグとを段階的に形成していくシングルダマシン法と、配線層およびビアプラグを同時に形成するデュアルダマシン法（特許文献１参照）が知られているが、ここでは後者の例を示す。
【０００４】
まず、図１（Ａ）に示すように、Ｃｕを含む下層配線１および下層絶縁膜２上に、Ｃｕの拡散防止膜３、例えばＳｉＮ膜をプラズマＣＶＤ法によって形成し、次いで層間絶縁膜４を形成する。層間絶縁膜４には従来用いられているＳｉＯ２をプラズマＣＶＤ法によって成膜してもよいが、さらなる配線遅延低減のため、前述のように低誘電率の材料を用いることが好ましい。ここで低誘電率の材料とは、ＳｉＯ２の比誘電率、すなわち４．１〜４．２程度より低い比誘電率を有する材料であり、プラズマＣＶＤ法により成膜するＳｉＯＣ系膜、ＳｉＯＦ系膜や、塗布法により成膜する有機ＳＯＧ膜、無機ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）膜、有機ポリマー膜などが挙げられる。
【０００５】
次に、エッチング阻止膜５を形成し、さらに上層絶縁膜６を形成する。エッチング阻止膜５はＳｉＮ膜、ＳｉＣ膜、ＳｉＯ２膜など、上層絶縁膜６に対してエッチング選択比の高い材料を選択する。上層絶縁膜６はＳｉＯ２膜の他、層間絶縁膜４と同様に低誘電率の材料を用いてもよい。
【０００６】
次に図１（Ｂ）に示すように、ホール状に形成された第１のレジストパターン７をマスクとして異方性エッチングを行い、ビアホール７Ａを開口する。第１のレジストパターン７を除去した後、図１（Ｃ）に示すように、溝状に形成された第２のレジストパターン８をマスクとして異方性エッチングを行い、上層配線用溝８Ａを開口する。このときエッチング阻止膜５によって層間絶縁膜４へのエッチング進行が阻止される。
【０００７】
さらに図１（Ｄ）に示すように、ビアホール７Ａおよび上層配線用溝８Ａ内壁をバリアメタル９で被覆した後、Ｃｕなどの配線金属１０を埋め込む。バリアメタルの形成はＣｕの拡散防止や絶縁膜との密着性向上などを目的とし、一般には高融点金属、例えばＴａやＴｉ、またはその窒化物などをＰＶＤ法などによって成膜する。Ｃｕはめっき法などによって、ビアホール７Ａおよび上層配線用溝８Ａを埋め込みながら上層絶縁膜６を覆うように形成されるため（図示せず）、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ； ＣＭＰ）を施すことにより、ビアプラグ７Ｂおよび上層配線８Ｂを形成する。
【０００８】
以上述べたダマシン法を用いた配線形成プロセスにおいては、エッチング阻止膜５は、オーバーエッチングによるビアホール７Ａの変形を防止し、配置の粗密に拘らず同一の寸法を有するビアホール７Ａおよび上層配線用溝８Ａを形成し、結果として信頼性を確保するために重要な役割を果たす。
【０００９】
【特許文献１】
特開２０００−９１４２５号公報（第２−３頁、図１５）
【００１０】
【発明が解決しようとする課題】
ところが上記エッチング阻止膜は比誘電率が比較的高く、例えば代表的に用いられるＳｉＮ膜の誘電率はおよそ７．０もある。エッチング阻止膜は絶縁膜中に存在するため、絶縁膜として低誘電率の材料を採用しても、同時にエッチング阻止膜が導入されることにより、配線間の電気容量の抑制効果が妨げられてしまう場合がある。そこで、エッチング阻止膜の薄膜化や、低誘電率を有する材料への変更などが検討されているが、生産性や信頼性の点で課題が多く、実用化には至っていない。
【００１１】
本発明はそうした状況に鑑みなされたものであり、その目的は、ダマシン法を用いた配線形成プロセスにおいて、材料や構造を大幅に変更することなく、配線間の電気容量を効果的に抑制することのできる多層配線形成技術を提供することである。
【００１２】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられた、第１の絶縁膜、エッチング阻止膜および第２の絶縁膜がこの順で積層してなる積層膜と、前記積層膜中に埋設された金属配線と、を備え、前記エッチング阻止膜の比誘電率は、前記第１の絶縁膜の比誘電率および前記第２の絶縁膜の比誘電率のいずれよりも大きく、前記エッチング阻止膜の上面が前記金属配線の上面よりも下部にあり、前記エッチング阻止膜の下面が前記金属配線の下面よりも上部にあることを特徴とする。
【００１３】
ここで第１の絶縁膜とは、２つの配線層で挟まれた絶縁膜のことであり、第２の絶縁膜とは、同一の配線層に含まれる隣接した配線または配線用溝で挟まれた絶縁膜、または配線用溝を形成する前の絶縁膜のことである。
【００１４】
半導体装置を動作させるために配線に電流が流れると、配線の断面にはその形状に依存して不均一な電界が生じる。配線断面は通常、矩形または矩形に準じた形状であることから、その四隅には電気力線が集中しやすい。本半導体装置によれば、配線の下面と前記エッチング阻止膜とを隔離することにより、比誘電率の高い材料をエッチング阻止膜として使用しても、隣接する配線間において電気力線が集中する領域は低誘電率の絶縁膜が占めるため、配線間の実効的な電気容量が抑制される。
【００１５】
本発明の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記第１の絶縁膜より比誘電率の高いエッチング阻止膜を形成する工程と、前記エッチング阻止膜上に、前記エッチング阻止膜より比誘電率の低い、第２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択的にエッチングし、前記エッチング阻止膜を露出させ、溝を形成する工程と、前記溝底部のエッチング阻止膜をエッチングにより除去する工程と、前記溝底面に露出した前記第１の絶縁膜を所定の厚さだけエッチングし、溝を所定の深さに形成する工程と、前記溝内部に金属膜を形成する工程と、を含む。
【００１６】
また、第２の絶縁膜を形成する前記工程の後、前記第２の絶縁膜をエッチングし溝を形成する工程以前に、前記エッチング阻止膜および前記第１の絶縁膜を選択的にエッチングし、ビアホールを形成する工程をさらに含んでもよく、前記ビアホールと前記溝内部に前記金属膜を同時に形成することにより、デュアルダマシンプロセスへの応用が可能である。ここで、ビアホールとは例えば前記第１の絶縁膜より下層にある配線層と、前記第２の絶縁膜を含む層とに属する各配線をつなぐビアプラグを形成するためのホールである。
【００１７】
前記エッチング阻止膜の比誘電率は、前記第１の絶縁膜の比誘電率、および前記第２の絶縁膜の比誘電率の少なくとも一方より２．０以上大きくてもよい。さらに配線間の電気容量を効果的に抑制するためには、前記エッチング阻止膜の比誘電率が、前記第１の絶縁膜および前記第２の絶縁膜の比誘電率のどちらよりも２．０以上大きいことが望ましい。
【００１８】
前記第１の絶縁膜および前記第２の絶縁膜は、ＳｉとＯとＣとＨを構成元素として含む材料、すなわちプラズマＣＶＤ法によるＳｉＯＣ膜や、塗布法によるＭＳＱ（メチルシルセスキオキサン）膜を使用できる。代表的な例として、エッチング阻止膜としてＳｉＮ膜を、第１の絶縁膜および第２の絶縁膜としてＳｉＯＣ膜を形成した場合、比誘電率はそれぞれ７．０および２．９である。従ってこのような材料を用いた半導体装置の製造方法に、上記製造方法をあてはめることにより、配線の下部からエッチング阻止膜を隔離することによる、配線間の電気容量の抑制が効果的に達成できる。
【００１９】
またこの方法によれば、ダマシン法により、低抵抗材料であるＣｕを構成元素として含む金属を配線として使用することができる。結果として、エッチング阻止膜の配線の下面からの隔離との組み合わせにより、配線遅延を効果的に低減することができる。
【００２０】
【発明の実施の形態】
本発明の一実施の形態に係る半導体装置の製造方法を図２（Ａ）〜（Ｆ）に示す。まず、下層配線１と下層絶縁膜２を有する下層配線層上に配線金属の拡散防止膜３、層間絶縁膜４、エッチング阻止膜５、上層絶縁膜６を順次形成する（図２（Ａ））。
【００２１】
下層配線１に用いる配線金属がＣｕを含む材料である場合、拡散防止膜３として、例えば、ＳｉＮ膜またはＳｉＣ膜などを、プラズマＣＶＤ法により５０ｎｍの膜厚で成膜する。ＳｉＮ膜を成膜する際は、モノシランとアンモニア、またはジクロロシランとアンモニアなどの混合ガスを用い、３００℃〜６００℃にて成膜を行う。一方、ＳｉＣ膜を成膜する際は、トリメチルシランとアンモニアの混合ガスなどを用い、３００℃〜６００℃にて成膜を行う。また、拡散防止膜３を積層構造、例えば、ＳｉＯ２／ＳｉＮ、ＳｉＣ／ＳｉＮ、またはＳｉＯ２／ＳｉＣＮなどの構造にしてもよい。
【００２２】
層間絶縁膜４としては例えば、低い比誘電率を有するＳｉＯＣ膜をプラズマＣＶＤ法により４７０ｎｍ成膜する。この際の成膜ガスは、トリメチルシランと酸素の混合ガスなどを用い、成膜温度は３００℃〜６００℃にて行う。ＳｉＯＣ膜以外の低誘電率の材料、例えば有機ＳＯＧ膜を用いてもよい。このときは例えば、ＭＳＱ系の材料を塗布した後、４００℃程度で熱処理を行う。その他、無機ＳＯＧ膜や有機ポリマー、あるいはポーラス膜でもよい。また、本実施の形態の有効性は低誘電率の材料に限らず、ＳｉＯ２膜をプラズマＣＶＤ法などにより成膜してもよい。
【００２３】
エッチング阻止膜５としては、例えばＳｉＮ膜、ＳｉＣ膜、ＳｉＯ２膜などを５０ｎｍ形成する。ＳｉＯ２膜の場合、モノシランと亜酸化窒素、またはモノシランと酸素、またはＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）と酸素などの混合ガスを用い、３００℃〜６００℃にてプラズマＣＶＤ法で成膜を行う。ＳｉＮ膜およびＳｉＣ膜の場合は、上述した拡散防止膜３と同様に成膜してもよい。
【００２４】
上層絶縁膜６としては、例えばＳｉＯＣ膜をプラズマＣＶＤ法により３００ｎｍ形成する。層間絶縁膜４と同様に、ＳｉＯＣ膜以外の絶縁膜材料を用いてもよい。また、後述するレジストのパターニングにおいて、サイズの制御性を向上させるため、上層絶縁膜６を形成した後にＨｅプラズマなどのプラズマへの暴露、またはＵＶ照射により表面改質をすることが望ましい。なお、前述の層間絶縁膜４上にはレジストパターンを形成しないため、このような表面改質は行わないことが望ましい。これは、表面改質により絶縁膜の比誘電率がわずかながら増加するのを避けるためである。
【００２５】
次に、上層絶縁膜６上にフォトレジストを塗布し露光することにより、ホール形状を有する第１のレジストパターン７を形成した後、異方性エッチングを行い、上層絶縁膜６およびエッチング阻止膜５および層間絶縁膜４をつき抜け拡散防止膜３へ接続するビアホール７Ａを開口する（図２（Ｂ））。エッチングガスとしては例えばＣ４Ｆ８／Ａｒ／Ｎ２混合ガス、またはＣＨ２Ｆ２／ＣＦ４／Ａｒ／Ｎ２混合ガスを使用する。その後、酸素プラズマにより第１のレジストパターン７を除去する。
【００２６】
次に、上層絶縁膜６上にフォトレジストを塗布、露光することにより、溝形状を有する第２のレジストパターン８を形成した後、異方性エッチングを行い、上層絶縁膜６に上層配線用溝８Ａを開口する（図２（Ｃ））。このときエッチング阻止膜５により層間絶縁膜４のエッチングは阻止される。ここで用いるエッチングガスはビアホール７Ａを開口したときと同様、Ｃ４Ｆ８／Ａｒ／Ｎ２混合ガス、またはＣＨ２Ｆ２／ＣＦ４／Ａｒ／Ｎ２混合ガスでよい。なおこの際、フォトレジスト１１がビアホール７Ａ底部に残留する。フォトレジストを塗布する前に、その下層に反射防止膜を塗布してもよい。
【００２７】
次に追加の異方性エッチングを行い、上層配線用溝８Ａ底部に露出したエッチング阻止膜５を除去する（図２（Ｄ））。このとき用いるエッチングガスはＣＨ２Ｆ２／ＣＯの混合ガスなどである。ここでのエッチングは上述の上層配線用溝８Ａを開口するためのエッチング終了後、導入ガスを変更して連続的に行ってもよいし、一度大気中に搬出してもよい。その際、レジストパターン８を除去してから追加のエッチングを行ってもよい。その後、酸素プラズマにより第２のレジストパターン８およびビアホール７Ａ底部に残留したフォトレジスト１１を除去する。
【００２８】
次に、上層絶縁膜６と、上層配線用溝８Ａ底部に露出している層間絶縁膜４と、ビアホール７Ａ低部に露出している拡散防止膜３とをエッチバックする（図２（Ｅ））。ここでは例えば、ＣＨ２Ｆ２／ＣＯの混合ガスなどを用い、０．７Ｐａ、マイクロ波１３００Ｗ（ＲＦ４００Ｗ）の条件下にて行い、上層絶縁膜６および層間絶縁膜４を７０ｎｍ程度、拡散防止膜３を５０ｎｍ程度エッチバックする。なお、エッチバックの条件を変更することによって、拡散防止膜３に対する上層絶縁膜６および層間絶縁膜４のエッチング選択比を制御し、各膜種に対して所望の厚さのエッチバックを行うことができる。
【００２９】
上記のように形成されたデュアルダマシン形状の開口部、すなわちビアホール７Ａおよび上層配線用溝８Ａの側壁および底面をバリアメタル９で被覆し、開口部を埋め込むように配線金属１０を堆積させた後、ＣＭＰにより上層絶縁膜上に堆積したバリアメタル材料および配線金属材料（図示せず）を除去することにより、ビアプラグ７Ｂおよび上層配線８Ｂが形成される（図２（Ｆ））。ここでバリアメタル９としては例えば、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、ＴｉＷ、ＴａＷ、ＷＮなどを、スパッタ法およびＣＶＤ法により５０ｎｍ成膜する。また、それらを積層構造にしてもよい。配線金属１０としては例えば、Ｃｕを用いることができるが、他にもＡｇやＡｇＣｕなど低抵抗の配線材料でもよく、その埋め込みにはスパッタ法またはＣＶＤ法またはめっき法もしくはそれらの組み合わせで行ってよい。また、ＣＭＰ時に上層絶縁膜６に欠陥が発生するのを防止するため、上層絶縁膜６上にＳｉＮ、ＳｉＣまたはＳｉＯ２などのキャップ膜を形成した後に、開口部の埋め込みを行ってもよい。
【００３０】
図２（Ｅ）にて示したように、本実施の形態では、デュアルダマシンプロセスにおいて層間絶縁膜４をエッチバックすることにより、上層配線８Ｂの下面がエッチング阻止膜５と層間絶縁膜４の界面より下位にある配線形状を有する半導体装置が製造できる。また、エッチバック条件を最適化することにより、上層配線８Ｂの下面と、エッチング阻止膜５と層間絶縁膜４の界面との距離を所望の値に制御することが可能となる。
【００３１】
なお、図２（Ａ）〜（Ｆ）ではデュアルダマシン法における実施の形態を示しているが、同様の手法によりシングルダマシン法における本発明の適用も有効である。また、上述の工程を順次繰り返すことにより、配線層を積層していき、２以上の多層配線を形成することもできる。
【００３２】
【実施例】
本実施例では、エッチング阻止膜の位置を変化させて配線間の電気容量に対する影響を、図３に示すような配線構造を用いて調べた。ここで、上層配線８Ｂの配線幅Ｍｗｉ、配線間距離Ｍｓｐ、配線高さＭｈｅ、拡散防止膜３および１２の膜厚Ｂｄｂ、エッチング阻止膜５の膜厚Ｂｅｓは固定とし、以下の値を採用した。
【表１】
また、以降の図中において表記される変数、Ｋｄｂ、Ｋｅｓ、Ｋｍａ、Ｍｔｈはそれぞれ、下層の拡散防止膜３および上層の拡散防止膜１２の比誘電率、エッチング阻止膜５の比誘電率、層間絶縁膜４および上層絶縁膜６の比誘電率、下層配線１の上面と上層配線８Ｂ下面との距離を示している。さらに変数Ｙは、上層配線８Ｂ下面の位置を０とし、そこからエッチング阻止膜５と層間絶縁膜４の界面（以下、単に界面とよぶ）までの距離を表している。今の場合、上層配線８Ｂの配線高さＭｈｅは定数であるため、変数Ｙの値はエッチング阻止膜の位置のみの変化によって決まる値である。
【００３４】
図４（Ａ）および図４（Ｂ）は変数Ｙ、すなわち上層配線８Ｂの下面と界面との距離の変化に対する、配線間の電気容量（以下、配線容量とよぶ）を示している。ここで配線容量Ｃとは３本の上層配線のうち中心の配線とその他の配線との間の電気容量を示しており、中心の配線とその両脇の配線との間の電気容量をそれぞれＣｃ、下層配線との間の電気容量をＣｂとしたとき、以下の関係を有する。
Ｃ ＝ ２Ｃｃ＋Ｃｂ
【００３５】
図４（Ａ）は、エッチング阻止膜５にＳｉＮ膜を使用し、層間絶縁膜４および上層絶縁膜６にＳｉＯＣ膜を使用した場合の結果である。このときの比誘電率Ｋｅｓ、Ｋｍａはそれぞれ７．０および２．９である。同図によれば、界面の位置が上昇するほど、すなわち、界面と上層配線の下面との距離が増加するほど、配線容量が低減していく。その距離を５０ｎｍ以上とすることにより、効果的な低減効果が得られることがわかる。
【００３６】
図４（Ｂ）は、エッチング阻止膜にＳｉＣ膜を、層間絶縁膜および上層絶縁膜にポーラス化したＭＳＱ系材料を使用した場合の結果であり、このときの比誘電率Ｋｅｓ、Ｋｍａはそれぞれ４．９および２．０である。この場合においても界面と上層配線の下面との距離を５０ｎｍ以上とすることにより、効果的に配線容量の低減効果が得られることがわかる。
【００３７】
図４（Ａ）および図４（Ｂ）のいずれにおいても、変数Ｙが−２５ｎｍのとき、すなわち界面が上層配線下面より２５ｎｍ下位にある場合に極大点を有する。本実施例におけるエッチング阻止膜は５０ｎｍであるから、このときエッチング阻止膜の中心面が上層配線下面と一致していることになり、上層配線下部の両隅に集中した電気力線により、配線間の電気容量が最も影響を受ける位置であるといえる。従って、従来例として示した図１（Ｃ）において、エッチング阻止膜５が半分程度エッチングされていた場合などは、配線容量の増大を招くことがわかる。配線間の電気容量を安定して抑制するためには、本発明に係る実施の形態の如く、界面と上層配線下面との距離を確実に一定距離隔離することが肝要である。一方、エッチング阻止膜の本来の機能、すなわち配線用溝の形成時に溝やその下に形成されているビアホールなどの寸法精度を保持する機能を考慮すると、エッチング阻止膜５の中心面は上層配線８Ｂの高さの半分より下にあることが望ましい。
【００３８】
図５（Ａ）〜図５（Ｃ）は本実施の形態の効果の度合いを比較するために、配線容量Ｃを規格化して表した図であり、変数Ｙが−５０ｎｍのときの電気容量を１．０としている。今の場合、エッチング阻止膜５の厚さＢｅｓは５０ｎｍであるから、エッチング阻止膜５の上面が上層配線８Ｂの下面と一致している時、変数Ｙが−５０ｎｍとなる。
【００３９】
図５（Ａ）は、層間絶縁膜の厚さを変化させた場合の比較である。界面位置の移動により、実際には変数Ｙの増加に伴い層間絶縁膜４の厚み、すなわち、下層配線の拡散防止膜３の上面からエッチング阻止膜５の下面までの高さも増加するが、ここでは簡単のため、下層配線１の上面と上層配線８Ｂの下面との距離Ｍｔｈが４５０ｎｍと２５０ｎｍの場合で比較した。なお、このときのエッチング阻止膜５と、層間絶縁膜４および上層絶縁膜６の比誘電率Ｋｅｓ、Ｋｍａはそれぞれ４．９と２．９である。同図によれば、２５０ｎｍにおいて配線容量の低減効果が顕著に得られることがわかる。従って素子の微細化などに伴い、アスペクト比の関係から層間絶縁膜厚が薄くなることが余儀なくされても、本実施の形態は有効に作用する。
【００４０】
ところで、配線遅延は配線容量と配線抵抗の積に比例するため、上層配線の下にビアプラグを設けた場合、一般に、遅延時間を抑制するためには以下の関係が望ましい。
【００４１】
（上層配線の高さ） ＜ （ビアプラグの高さ） （１）
一方、本実施の形態で提供される半導体装置は、以下のような関係を有している。
【００４２】
（上層絶縁膜の膜厚） ＜ （上層配線の高さ） （２）
（ビアプラグの高さ） ＜ （層間絶縁膜の膜厚） （３）
従って（１）の関係を満たしつつ、本実施の形態を適用して配線容量をさらに低減する場合、上層絶縁膜と層間絶縁膜の膜厚には以下のような必要条件が導出される。
【００４３】
（上層絶縁膜の膜厚） ＜ （層間絶縁膜の膜厚） （４）
ただし上述のとおり、プロセスの制約などにより（１）の関係を満たすことのできない場合においても、本実施の形態によって電気容量は効果的に低減できる。
【００４４】
図５（Ｂ）は、各膜の比誘電率を変化させた場合の結果である。ここでは層間絶縁膜４および上層絶縁膜６としてＳｉＯ２膜（比誘電率４．２）、ＳｉＯＣ膜（比誘電率２．９）およびポーラス化ＭＳＱ系膜（比誘電率２．０）の場合を、エッチング阻止膜５としてＳｉＣ膜（比誘電率４．９）およびＳｉＮ膜（比誘電率７．０）の場合を比較した。なお、ことのきの下層配線１の上面と上層配線８Ｂの下面との距離Ｍｔｈは４５０ｎｍである。まずエッチング阻止膜５の比誘電率Ｋｅｓが４．９の場合、層間絶縁膜４および上層絶縁膜６の比誘電率Ｋｍａが４．２である場合に比べ、２．９または２．０の場合において、配線容量の低減が効果的に得られることがわかる。また、層間絶縁膜４および上層絶縁膜６の比誘電率Ｋｍａが４．２であった場合は、エッチング阻止膜５の比誘電率Ｋｅｓは４．９より７．０の場合の方が効果的である。これらのことから、本実施の形態による配線容量の低減効果は、エッチング阻止膜の比誘電率Ｋｅｓと、層間絶縁膜および上層絶縁膜の比誘電率Ｋｍａとの差が大きいと顕著に得られることがわかる。
【００４５】
しかしながら、エッチング阻止膜の比誘電率を大きくしすぎた場合、界面と上層配線下面との距離のわずかなずれに対しても、配線容量の変動が発生しやすくなり、加工精度のばらつきを反映して配線容量のパターン依存性が生じる可能性が高くなる。こうした観点から、エッチング阻止膜の比誘電率は５．０以下にすることが望ましい。
【００４６】
図５（Ｃ）は、図５（Ｂ）における規格化した配線容量Ｃの値を、層間絶縁膜４および上層絶縁膜６の比誘電率Ｋｍａを変数として表しており、エッチング阻止膜５の比誘電率Ｋｅｓが４．９のときの結果である。なお、図５（Ｂ）より、本実施の形態による効果が十分得られている領域、すなわち、配線容量Ｃが十分に飽和している領域を判断し、図５（Ｃ）では変数Ｙが１００ｎｍのときの値を図示した。また、ＫｅｓとＫｍａの差を△Ｋとしてさらに横軸に表している。同図によれば、エッチングストッパ膜の比誘電率との差がおよそ２．０以上であれば、配線容量が効果的に低減できるといえる。例えばエッチング阻止膜に比誘電率４．９のＳｉＣ膜を利用した場合は、絶縁膜材料として、比誘電率が２．９以下であるＳｉＯＣ膜やＭＳＱ系の膜を使用すると効果的である。
【００４７】
【発明の効果】
以上説明したように本発明によれば、多層配線構造の配線形成プロセスにおいて、材料や構造を大幅に変更することなく、配線間の電気容量を効果的に低減させることができる。
【図面の簡単な説明】
【図１】従来の半導体装置の製造方法を説明するための工程断面図である。
【図２】本実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。
【図３】本実施例において配線容量の低減効果を調べるために用いた配線構造を示す断面図である。
【図４】上層配線下面と界面との距離に対する配線容量の変化を示す図である。
【図５】本実施例における、配線容量の低減効果の比較結果を示す図である。
【符号の説明】
１ 下層配線、 ２ 下層絶縁膜、 ３ 拡散防止膜、 ４ 層間絶縁膜、５ エッチング阻止膜、 ６ 上層絶縁膜、 ７ 第１のレジストパターン、７Ａ ビアホール、 ７Ｂ ビアプラグ、 ８ 第２のレジストパターン、 ８Ａ 上層配線用溝、 ８Ｂ 上層配線、 ９ バリアメタル、 １０ 配線金属。
Claims (11)
- 半導体基板と、
前記半導体基板上に設けられた、第１の絶縁膜、エッチング阻止膜および第２の絶縁膜がこの順で積層してなる積層膜と、
前記積層膜中に埋設された金属配線と、
を備え、
前記エッチング阻止膜の比誘電率は、前記第１の絶縁膜の比誘電率および前記第２の絶縁膜の比誘電率のいずれよりも大きく、
前記エッチング阻止膜の上面が前記金属配線の上面よりも下部にあり、
前記エッチング阻止膜の下面が前記金属配線の下面よりも上部にあることを特徴とする半導体装置。 - 前記エッチング阻止膜の比誘電率が５．０以下であることを特徴とする請求項１に記載の半導体装置。
- 前記エッチング阻止膜の比誘電率は、前記第１の絶縁膜の比誘電率および前記第２の絶縁膜の比誘電率の少なくとも一方より２．０以上大きいことを特徴とする請求項１または請求項２に記載の半導体装置。
- 前記配線はＣｕを構成元素として含むことを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
- 半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、前記第１の絶縁膜より比誘電率の高いエッチング阻止膜を形成する工程と、
前記エッチング阻止膜上に、前記エッチング阻止膜より比誘電率の低い、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を選択的にエッチングし、前記エッチング阻止膜を露出させ、溝を形成する工程と、
前記溝底部のエッチング阻止膜をエッチングにより除去する工程と、
前記溝底面に露出した前記第１の絶縁膜を所定の厚さだけエッチングし、溝を所定の深さに形成する工程と、
前記溝内部に金属膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 第２の絶縁膜を形成する前記工程の後、前記第２の絶縁膜をエッチングし溝を形成する工程以前に、前記エッチング阻止膜および前記第１の絶縁膜を選択的にエッチングし、ビアホールを形成する工程をさらに含み、前記金属膜は前記ビアホール内部にも形成されることを特徴とする請求項５に記載の製造方法。
- 前記エッチング阻止膜の比誘電率が５．０以下であることを特徴とする請求項５または請求項６に記載の製造方法。
- 前記エッチング阻止膜の比誘電率は、前記第１の絶縁膜の比誘電率、および前記第２の絶縁膜の比誘電率の少なくとも一方より２．０以上大きいことを特徴とする請求項５から請求項７に記載の製造方法。
- 前記金属膜は、Ｃｕを構成元素として含むことを特徴とする請求項５から請求項８のいずれかに記載の製造方法。
- 前記第２の絶縁膜を形成した後、プラズマ暴露またはＵＶ照射により前記第２の絶縁膜を表面改質する工程をさらに含むことを特徴とする請求項５から請求項９のいずれかに記載の製造方法。
- 前記第１の絶縁膜を形成した後、表面改質をすることなく前記エッチング阻止膜を形成することを特徴とする請求項５から請求項１０のいずれかに記載の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002284211A JP3762732B2 (ja) | 2002-09-27 | 2002-09-27 | 半導体装置の製造方法 |
| US10/664,875 US7361992B2 (en) | 2002-09-27 | 2003-09-22 | Semiconductor device including interconnects formed by damascene process and manufacturing method thereof |
| CNB031434517A CN1315190C (zh) | 2002-09-27 | 2003-09-27 | 包括由镶嵌工艺形成内连线的半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002284211A JP3762732B2 (ja) | 2002-09-27 | 2002-09-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004119872A true JP2004119872A (ja) | 2004-04-15 |
| JP3762732B2 JP3762732B2 (ja) | 2006-04-05 |
Family
ID=32025292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002284211A Expired - Fee Related JP3762732B2 (ja) | 2002-09-27 | 2002-09-27 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7361992B2 (ja) |
| JP (1) | JP3762732B2 (ja) |
| CN (1) | CN1315190C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008041783A (ja) * | 2006-08-02 | 2008-02-21 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2011049217A (ja) * | 2009-08-25 | 2011-03-10 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8093716B2 (en) * | 2005-07-29 | 2012-01-10 | Texas Instruments Incorporated | Contact fuse which does not touch a metal layer |
| US20070085208A1 (en) * | 2005-10-13 | 2007-04-19 | Feng-Yu Hsu | Interconnect structure |
| US8227339B2 (en) * | 2009-11-02 | 2012-07-24 | International Business Machines Corporation | Creation of vias and trenches with different depths |
| US10822692B2 (en) | 2016-08-12 | 2020-11-03 | University Of North Texas | Binary Ag—Cu amorphous thin-films for electronic applications |
| CN107665829B (zh) * | 2017-08-24 | 2019-12-17 | 长江存储科技有限责任公司 | 晶圆混合键合中提高金属引线制程安全性的方法 |
| CN113690174A (zh) * | 2020-05-19 | 2021-11-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225207B1 (en) * | 1998-10-01 | 2001-05-01 | Applied Materials, Inc. | Techniques for triple and quadruple damascene fabrication |
| JP3312604B2 (ja) * | 1998-11-06 | 2002-08-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4858895B2 (ja) * | 2000-07-21 | 2012-01-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US6603204B2 (en) * | 2001-02-28 | 2003-08-05 | International Business Machines Corporation | Low-k interconnect structure comprised of a multilayer of spin-on porous dielectrics |
| US6764810B2 (en) * | 2002-04-25 | 2004-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for dual-damascene formation using a via plug |
-
2002
- 2002-09-27 JP JP2002284211A patent/JP3762732B2/ja not_active Expired - Fee Related
-
2003
- 2003-09-22 US US10/664,875 patent/US7361992B2/en not_active Expired - Lifetime
- 2003-09-27 CN CNB031434517A patent/CN1315190C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008041783A (ja) * | 2006-08-02 | 2008-02-21 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP2011049217A (ja) * | 2009-08-25 | 2011-03-10 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7361992B2 (en) | 2008-04-22 |
| US20040061233A1 (en) | 2004-04-01 |
| CN1315190C (zh) | 2007-05-09 |
| JP3762732B2 (ja) | 2006-04-05 |
| CN1505139A (zh) | 2004-06-16 |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041213 |
|
| A977 | Report on retrieval |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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