KR20200130945A - 랜딩 패드를 갖는 반도체 소자 - Google Patents

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신재욱
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Abstract

반도체 소자는 랜딩 패드, 랜딩 패드의 측면의 하부와 접하는 제1 절연 패턴, 랜딩 패드의 상면 상의 수평부 및 측면의 상부와 접하는 수직부를 갖는 패드 산화층, 제1 절연 패턴의 상면과 접하며 제1 절연 패턴 및 패드 산화층을 덮는 제2 절연 패턴, 및 제2 절연 패턴을 수직으로 관통하며, 랜딩 패드의 상면 및 측면에 접하는 하부 전극을 포함한다.

Description

랜딩 패드를 갖는 반도체 소자{SEMICONDUCTOR DEVICES HAVING LANDING PADS}
본 개시의 기술적 사상은 랜딩 패드를 갖는 반도체 소자에 관한 것이다.
반도체 소자의 소형화 및 경량화 요구에 따라 반도체 소자의 회로 패턴들이 미세화되고 있다. 디자인 룰이 작아짐에 따라 커패시터의 하부 전극의 크기가 감소하고 종횡비가 증가되고 있다. 이에 따라, 하부 전극의 저항 증가 또는 소자의 신뢰성이 문제될 수 있다.
본 개시의 기술적 사상의 실시예들에 따른 과제는 랜딩 패드와 하부 전극의 저항을 감소시킬 수 있는 반도체 소자를 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 랜딩 패드; 상기 랜딩 패드의 측면의 하부와 접하는 제1 절연 패턴; 상기 랜딩 패드의 상면 상의 수평부 및 상기 측면의 상부와 접하는 수직부를 갖는 패드 산화층; 상기 제1 절연 패턴의 상면과 접하며, 상기 제1 절연 패턴 및 상기 패드 산화층을 덮는 제2 절연 패턴; 및 상기 제2 절연 패턴을 수직으로 관통하며, 상기 랜딩 패드의 상기 상면 및 측면에 접하는 하부 전극을 포함할 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 복수의 랜딩 패드들; 상기 각 복수의 랜딩 패드들의 측면의 하부와 접하는 복수의 제1 절연 패턴들; 상기 각 복수의 랜딩 패드들의 상면 상의 수평부 및 상기 측면의 상부와 접하는 수직부를 갖는 복수의 패드 산화층들; 상기 각 복수의 제1 절연 패턴들의 상면과 접하며, 상기 각 복수의 제1 절연 패턴들 및 상기 복수의 패드 산화층을 덮는 복수의 제2 절연 패턴들; 및 상기 각 복수의 제2 절연 패턴들을 수직으로 관통하며, 상기 각 복수의 랜딩 패드들의 측면에 접하는 제1 부분과 상기 각 복수의 제2 절연 패턴들 사이에 위치하는 제2 부분을 갖는 복수의 하부 전극들을 포함할 수 있다. 상기 각 복수의 하부 전극들의 상기 제1 부분의 수평 폭이 상기 제2 부분의 수평 폭보다 작을 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 복수의 활성 영역들 및 상기 복수의 활성 영역들과 교차하며 제1 방향을 따라 연장되는 복수의 워드 라인들을 포함하는 기판; 기판 상에 배치되며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 비트 라인들; 상기 복수의 비트 라인들의 사이 및 상기 복수의 워드 라인들의 사이에 배치되며 상기 각 복수의 활성 영역들과 연결되는 복수의 스토리지 노드 콘택들; 상기 각 복수의 스토리지 노드 콘택들 상에 배치되는 복수의 랜딩 패드들; 상기 각 복수의 랜딩 패드들의 측면의 하부와 접하는 복수의 제1 절연 패턴들; 상기 각 복수의 랜딩 패드들의 상면 상의 수평부 및 상기 측면의 상부와 접하는 복수의 패드 산화층들; 상기 각 복수의 제1 절연 패턴들의 상면과 접하며, 상기 각 복수의 제1 절연 패턴들 및 상기 복수의 패드 산화층들을 덮는 복수의 제2 절연 패턴들; 및 상기 각 복수의 제2 절연 패턴들을 수직으로 관통하며, 상기 각 복수의 랜딩 패드들의 상기 상면 및 측면에 접하는 복수의 하부 전극들을 포함할 수 있다.
본 개시의 실시예들에 따르면 하부 전극이 랜딩 패드의 측면 및 상면에 접하여, 넓은 접촉 면적을 가지므로 하부 전극의 저항을 감소시킬 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 평면도이다.
도 2는 도 1에 도시된 반도체 소자의 선 I-I'을 따른 수직 단면도이다.
도 3은 도 1에 도시된 반도체 소자의 일부 확대도이다.
도 4 내지 도 7은 본 개시의 다른 실시예에 따른 반도체 소자의 일부 확대도이다.
도 8a 내지 도 22는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 도면들이다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 평면도이다. 도 2는 도 1에 도시된 반도체 소자의 선 I-I' 을 따른 수직 단면도이다.
도 1 및 도 2를 참조하면, 반도체 소자(100)는 기판(102)을 포함할 수 있다. 기판(102)은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(102)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다. 기판(102) 내에 복수의 소자 분리층(104)이 배치될 수 있다. 소자 분리층(104)은 STI(shallow trench isolation) 구조를 가질 수 있으며, 절연 물질을 포함할 수 있다. 예를 들어, 소자 분리층(104)은 실리콘 산화물을 포함할 수 있다. 소자 분리층(104)은 활성 영역(ACT)을 정의할 수 있다. 활성 영역(ACT)은 일 방향을 따라 연장되는 바(bar) 형상을 가질 수 있다. 각 활성 영역들(ACT)은 서로 고립되어 일정한 간격으로 배치될 수 있다. 활성 영역(ACT)은 불순물 영역을 포함할 수 있으며, 상기 불순물 영역은 N형의 도전형을 가질 수 있으며, 소스 영역 또는 드레인 영역을 포함할 수 있다.
버퍼층(109)은 기판(102)의 상면에 배치될 수 있다. 버퍼층(109)은 기판(102)의 상면을 덮을 수 있다. 버퍼층(109)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있으며, 단일층 또는 다중층으로 형성될 수 있다.
워드 라인(WL)은 기판(102)의 내부에 매립되도록 배치될 수 있다. 워드 라인들(WL)은 제1 방향(D1)으로 연장되며 서로 제2 방향(D2)을 따라 이격되도록 배치될 수 있다. 각 하나의 활성 영역(ACT)에 인접하는 두 개의 워드 라인들(WL)이 가로지르도록 배치될 수 있다. 워드 라인(WL)은 도전 물질을 포함할 수 있으며 예를 들어, 불순물이 도핑된 폴리 실리콘, 텅스텐과 같은 금속 물질, 또는 금속 실리사이드 물질을 포함할 수 있다.
비트라인 노드 콘택(DC)은 버퍼층(109)을 관통하여 불순물 영역 상에 배치될 수 있다. 비트라인 노드 콘택(DC)의 하면은 기판(102)의 상면보다 낮은 레벨에 위치하도록 기판(102)의 상면이 리세스될 수 있다. 비트라인 노드 콘택(DC)의 수평 폭은 불순물 영역의 수평 폭보다 넓게 형성될 수 있으며, 불순물 영역과 전기적으로 연결될 수 있다. 비트라인 노드 콘택(DC)은 도전성 물질을 포함할 수 있으며, 예를 들어 도핑된 폴리실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다.
비트 라인(BL)은 비트라인 노드 콘택(DC) 상에 배치될 수 있다. 비트 라인(BL)은 제2 방향(D2)으로 연장되어 형성될 수 있다. 비트 라인(BL)은 순차적으로 적층되는 제1 도전 패턴(110), 제2 도전 패턴(112) 및 제3 도전 패턴(114)을 포함할 수 있다. 제1 도전 패턴(110)은 도핑된 폴리실리콘을 포함할 수 있다. 제2 도전 패턴(112)은 코발트 실리사이드 또는 티타늄 실리사이드와 같은 금속 실리사이드이나, 알루미늄 질화물, 티타늄 질화물과 같은 질화물, 또는 알루미늄-티타늄 질화물과 같은 금속 질화물을 포함할 수 있다. 제3 도전 패턴(114)은 텅스텐, 알루미늄, 구리, 니켈, 또는 코발트 같은 금속을 포함할 수 있다.
캡핑 패턴(120)은 비트 라인(BL) 상에 배치될 수 있으며 제2 방향(D2)을 따라 연장될 수 있다. 캡핑 패턴(120)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
스토리지 노드 콘택(BC)은 비트 라인들(BL) 사이에 배치되며 활성 영역(ACT)의 양측 가장자리 상에 배치될 수 있다. 스토리지 노드 콘택(BC)은 캡핑 패턴(120)을 관통하여 형성되며, 불순물 영역들과 전기적으로 연결될 수 있다. 스토리지 노드 콘택(BC)의 상면은 캡핑 패턴(120)의 상면보다 낮은 레벨에 위치할 수 있다. 스토리지 노드 콘택(BC)의 하단은 기판(102)의 상면보다 낮은 레벨에 위치할 수 있다. 일 실시예에서, 스토리지 노드 콘택(BC)은 도핑된 폴리실리콘을 포함할 수 있다.
제1 스페이서(130)는 비트라인 노드 콘택(DC), 비트 라인(BL)의 측면에 형성되며, 비트라인 노드 콘택(DC) 및 비트 라인(BL)을 사이에 두고 서로 대향하는 한 쌍의 구조체일 수 있다. 또한, 제1 스페이서(130)는 비트라인 노드 콘택(DC)의 측면에도 배치될 수 있다. 예를 들어, 제1 스페이서(130)의 일부는 비트라인 노드 콘택(DC) 및 소자 분리층(104)에 접할 수 있다. 제2 스페이서(132)는 비트 라인(BL) 및 캡핑 패턴(120)의 측면에 형성되며, 제1 스페이서(130)의 외측에 배치될 수 있다. 제3 스페이서(134)는 비트라인 노드 콘택(DC) 및 스토리지 노드 콘택(BC)의 사이에 배치될 수 있다. 제3 스페이서(134)의 상면은 버퍼층(109)의 상면과 동일한 레벨에 위치할 수 있다. 제3 스페이서(134)는 제1 스페이서(130)의 일부를 덮을 수 있다.
제1 스페이서(130) 및 제2 스페이서(132)는 단일층 또는 다중층을 구조를 가질 수 있으며 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 제3 스페이서(134)는 버퍼층(109)과 선택비를 갖는 물질을 포함할 수 있으며, 예를 들어 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
분리 패턴(142)은 비트 라인들(BL) 사이에 배치될 수 있다. 예를 들어, 분리 패턴(142)은 비트 라인들(BL) 사이에서 워드 라인(WL)과 교차하는 부분에 배치될 수 있다. 분리 패턴(142)은 SiBCN, SiCN, SiOCN, 및 SiN 중 어느 하나를 포함할 수 있다.
배리어 패턴(150)은 캡핑 패턴(120) 및 스토리지 노드 콘택(BC)을 덮을 수 있다. 랜딩 패드(LP)는 배리어 패턴(150) 상에 배치될 수 있다. 일 실시예에서, 배리어 패턴(150)과 스토리지 노드 콘택(BC) 사이에는 금속 실리사이드가 더 배치될 수 있다. 배리어 패턴(150)은 TiN, Ti/TiN, TiSiN, TaN 또는 WN을 포함할 수 있다. 랜딩 패드(LP)는 텅스텐을 포함할 수 있다.
제1 절연 패턴(152)은 랜딩 패드들(LP) 사이에 배치될 수 있다. 제1 절연 패턴(152)의 하면은 캡핑 패턴(120), 제1 스페이서(130), 제2 스페이서(132) 및 배리어 패턴(150)에 접할 수 있다. 제1 절연 패턴(152)은 랜딩 패드(LP)의 측면의 일부와 접할 수 있다. 예를 들어, 제1 절연 패턴(152)의 상면은 랜딩 패드(LP)의 상면보다 낮은 레벨에 위치할 수 있다. 제1 절연 패턴(152)은 랜딩 패드들(LP)을 서로 전기적으로 절연시킬 수 있다. 제1 절연 패턴(152)은 랜딩 패드(LP)의 상면을 리세스하고 절연 물질을 충진하여 형성될 수 있다. 제1 절연 패턴(152)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 일 실시예에서, 제1 절연 패턴(152)은 실리콘 질화물을 포함할 수 있다.
패드 산화층(160)은 랜딩 패드(LP)의 상면 및 측면에 배치될 수 있다. 제2 절연 패턴(164)은 제1 절연 패턴(152) 및 패드 산화층(160)을 덮을 수 있다.
커패시터(CAP)는 랜딩 패드(LP) 상에 배치될 수 있다. 커패시터(CAP)는 스토리지 노드 콘택(BC) 및 랜딩 패드(LP)와 오정렬(misalign)될 수 있다. 커패시터(CAP)는 하부 전극(30), 커패시터 유전층(40) 및 상부 전극(50)을 포함할 수 있다. 하부 전극(30)은 필라(pillar) 형상을 가질 수 있으나, 이에 한정되지는 않으며 실린더 형상일 수도 있다. 하부 전극(30)은 랜딩 패드(LP)와 전기적으로 연결될 수 있으며, Ti, W과 같은 금속 또는 TiN, WN, NbO, NbN 등의 금속 질화물을 포함할 수 있다. 커패시터 유전층(40)은 하부 전극(30) 및 제2 절연 패턴(164)의 표면 상에 콘포멀하게 배치될 수 있다. 예를 들어, 커패시터 유전층(40)은 하부 전극(30)의 상면 및 측면과 제2 절연 패턴(164)의 상면을 덮을 수 있다. 커패시터 유전층(40)은 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx), HfZrO 등의 고유전율을 갖는 금속 산화물을 포함할 수 있다. 상부 전극(50)은 커패시터 유전층(40) 상에 배치될 수 있으며 Ti, W, Ta, Ru 등의 금속, 또는 WN, TaN, NbO, NbN 등의 금속 질화물을 포함할 수 있다.
도 3은 도 1에 도시된 반도체 소자의 일부 확대도이다.
도 3을 참조하면, 본 개시의 일 실시예에 따른 반도체 소자(100)는 제1 절연 패턴(152), 랜딩 패드(LP), 패드 산화층(160) 및 제2 절연 패턴(164)을 포함할 수 있다. 반도체 소자(100)는 하부 전극(30), 커패시터 유전층(40) 및 상부 전극(50)을 더 포함할 수 있다.
패드 산화층(160)은 랜딩 패드(LP)의 상면과 접하는 수평부(161) 및 랜딩 패드(LP)의 측면과 접하는 수직부(162)를 포함할 수 있다. 패드 산화층(160)은 랜딩 패드(LP)의 상면의 일부 및 측면의 일부를 노출시키도록 랜딩 패드(LP)의 상면 및 측면을 부분적으로 덮을 수 있다. 예를 들어, 패드 산화층(160)의 수평부(161)는 랜딩 패드(LP)의 상면을 부분적으로 덮을 수 있다. 패드 산화층(160)의 수직부(162)는 랜딩 패드(LP)의 측면을 부분적으로 덮을 수 있다. 일 실시예에서, 랜딩 패드(LP)는 텅스텐을 포함할 수 있으며, 패드 산화층(160)은 텅스텐 산화물을 포함할 수 있다.
제2 절연 패턴(164)은 하부 전극들(30) 사이 및 랜딩 패드들(LP) 사이에 배치될 수 있다. 따라서, 제2 절연 패턴(164)은 하부 전극들(30) 사이의 공간 및 랜딩 패드들(LP) 사이의 공간을 채울 수 있다. 일 실시예에서, 제1 절연 패턴(152)의 상면은 랜딩 패드들(LP)의 상면보다 낮게 리세스될 수 있다. 제2 절연 패턴(164)은 랜딩 패드들(LP) 사이의 리세스된 제1 절연 패턴(152)의 상면 상에 형성될 수 있다. 제2 절연 패턴(164)의 상면은 커패시터 유전층(40)에 접하며, 제2 절연 패턴(164)의 하면은 제1 절연 패턴(152)에 접할 수 있다. 또한, 제2 절연 패턴(164)은 제1 절연 패턴(152) 및 패드 산화층(160)을 덮을 수 있다. 예를 들어, 제2 절연 패턴(164)은 패드 산화층(160)의 수평부(161) 및 수직부(162)를 덮을 수 있다. 또한, 제2 절연 패턴(164)은 하부 전극(30)의 하면 및 하부의 측면과 접할 수 있다. 수직 단면도에서 보았을 때, 제2 절연 패턴(164)은 하부 전극(30)과 패드 산화층(160) 사이의 중간부 수평 폭(W1), 인접하는 하부 전극들(30) 사이의 상부 수평 폭(W2a) 및 인접하는 패드 산화층들(160) 사이의 하부 수평 폭(W2b)을 가질 수 있다. 중간부 수평 폭(W1)은 상부 수평 폭(W2a) 및 하부 수평 폭(W2b) 보다 좁을 수 있다. 하부 수평 폭(W2b)은 상부 수평 폭(W2a)보다 좁을 수 있다. 제2 절연 패턴(164)의 하면은 랜딩 패드(LP)의 상면보다 낮은 레벨에 위치할 수 있다. 일 실시예에서, 제1 절연 패턴(152) 및 제2 절연 패턴(164)은 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
하부 전극(30)은 제2 절연 패턴(164)을 관통하여 랜딩 패드(LP)와 연결될 수 있다. 일 실시예에서, 하부 전극(30)의 축은 랜딩 패드(LP)의 축과 서로 어긋나게 연결될 수 있다. 하부 전극(30)은 패드 산화층(160)의 수평부(161) 및 수직부(162)에 의해 노출되는 랜딩 패드(LP)의 상면의 일부 및 측면의 일부와 접할 수 있다. 예를 들어, 하부 전극(30)은 랜딩 패드(LP)의 측면과 접하는 제1 부분(35)과 제2 절연 패턴들(164) 사이에 위치하는 제2 부분(36)을 포함할 수 있다. 하부 전극(30)의 제1 부분(35)에서의 수평 폭(W3)은 제2 부분(36)에서의 수평 폭(W4) 보다 작을 수 있다. 하부 전극(30)의 제1 부분(35)에서의 하면은 랜딩 패드(LP)의 상면보다 낮은 레벨에 위치할 수 있다. 또한, 하부 전극(30)은 패드 산화층(160)의 수평부(161) 및 수직부(162)에 접할 수 있다. 도 3에 도시된 바와 같이, 하부 전극(30)은 랜딩 패드(LP)의 상면과 접하며, 또한 랜딩 패드(LP)의 측면과 접할 수 있다. 따라서, 하부 전극(30)과 랜딩 패드(LP)의 접촉 면적이 넓어지므로 하부 전극(30)의 접촉 저항이 낮아질 수 있다.
도 4 내지 도 7은 본 개시의 다른 실시예에 따른 반도체 소자의 일부 확대도이다.
도 4를 참조하면, 본 개시의 일 실시예에 따른 반도체 소자(100)는 랜딩 패드(LP)의 상면의 일부 및 측면의 일부와 접하는 하부 전극(30a)을 포함할 수 있다. 하부 전극(30a)은 랜딩 패드(LP)의 측면과 접하는 제1 부분(35a)과 제2 절연 패턴들(164) 사이에 위치하는 제2 부분(36a)을 포함할 수 있다. 하부 전극(30a)은 제2 절연 패턴(164)을 관통하여 형성될 수 있다. 일 실시예에서, 상기 제2 절연 패턴(164)은 오버 에칭될 수 있으며, 하부 전극(30a)의 제1 부분(35a)의 하면은 라운드질 수 있다. 하부 전극(30a)의 제1 부분(35a)의 하단은 랜딩 패드(LP)의 상면보다 낮은 레벨에 위치할 수 있다. 하부 전극(30a)은 랜딩 패드(LP)의 상면 및 측면에 접할 수 있다.
도 5를 참조하면, 본 개시의 일 실시예에 따른 반도체 소자(100)는 랜딩 패드(LP)의 상면의 일부 및 측면의 일부와 접하는 하부 전극(30b)을 포함할 수 있다. 하부 전극(30b)은 랜딩 패드(LP)와 접하는 부분이 일부 돌출될 수 있다. 예를 들어, 하부 전극(30b)은 랜딩 패드(LP)의 상면과 접하는 수평 돌출부(32) 및 랜딩 패드(LP)의 측면과 접하는 수직 돌출부(34)를 포함할 수 있다. 수평 돌출부(32)와 수직 돌출부(34)는, 하부 전극(30b)과 랜딩 패드(LP)의 접촉면적을 더욱 증가시키며, 커패시터(CAP)의 저항을 감소시킬 수 있다. 일 실시예에서, 수평 돌출부(32)는 패드 산화층(160)을 향하여 수평 방향으로 볼록한 형상을 가질 수 있다. 수직 돌출부(34)는 제1 절연 패턴(152)을 향하여 수직 방향으로 볼록한 형상을 가질 수 있다.
상기 수평 돌출부(32)의 수직 두께는 패드 산화층(160)의 수평부(161) 수직 두께와 실질적으로 동일할 수 있다. 상기 수직 돌출부(34)의 수평 두께는 패드 산화층(160)의 수직부(162)의 수평 두께와 실질적으로 동일할 수 있다. 패드 산화층(160)의 수직부(162)는 수직 돌출부(34)와 제1 절연 패턴(152) 사이에 위치할 수 있다. 패드 산화층(160)의 수직 돌출부(34)의 하단은 제1 절연 패턴(152)의 상면보다 높은 레벨에 위치할 수 있다. 일 실시예에서, 수직 돌출부(34)는 제1 절연 패턴(152)의 상면과 직접적으로 접할 수 있다.
도 6을 참조하면, 본 개시의 일 실시예에 따른 반도체 소자(100)는 랜딩 패드(LP)와 패드 산화층(160)을 포함할 수 있다. 패드 산화층(160)은 랜딩 패드(LP)의 상면에 접하는 수평부(161c) 및 랜딩 패드(LP)의 측면에 접하는 수직부(162c)를 포함할 수 있다. 일 실시예에서, 패드 산화층(160)은 랜딩 패드(LP)가 산화되어 형성될 수 있으며, 패드 산화층(160)은 랜딩 패드(LP)의 표면을 기준으로 내부 방향 및 외부 방향으로 형성될 수 있다. 제1 절연 패턴(152)의 상면을 기준으로 랜딩 패드(LP)는 상부의 수평 폭(W5)이 하부의 수평 폭(W6)보다 작을 수 있다. 예를 들어, 제1 절연 패턴(152)의 상면과 동일한 레벨에서 랜딩 패드(LP)의 측면에 단차가 생길 수 있다. 패드 산화층(160)의 수직부(162c)의 하면은 랜딩 패드(LP)의 단차와 접할 수 있다.
도 7을 참조하면, 본 개시의 일 실시예에 따른 반도체 소자(100)는 랜딩 패드(LP)의 상면의 일부 및 측면의 일부와 접하는 하부 전극(30d)을 포함할 수 있다. 하부 전극(30d)은 실린더 형상일 수 있다. 예를 들어, 하부 전극(30d)의 내측 하부면(37)은 제2 절연 패턴(164)의 상면보다 낮은 레벨에 위치할 수 있다. 하부 전극(30)의 내측 하부면(37)에 접하는 커패시터 유전층(40)의 일부분은 제2 절연 패턴(164)의 상면보다 낮은 레벨에 위치할 수 있다. 또한, 상부 전극(50)은 하부 전극(30)의 내측 하부를 채우는 매립부(52)를 포함할 수 있다. 매립부(52)의 하면은 제2 절연 패턴(164)의 상면보다 낮은 레벨에 위치할 수 있다.
도 8a 내지 도 22는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 도면들이다.
도 8a 내지 도 12a 및 도 14a는 공정 순서에 따라 도시된 평면도들이다. 도 8 b 내지 도 12b, 도 13 및 도 14b는 공정 순서에 따라 도시된 단면도들이다. 도 8b 내지 도 12b 및 도 14b는 각각 도 8a 내지 도 12a 및 도 14a의 선 I-I' 및 II-II'을 따른 수직 단면도들이다. 도 15 내지 도 22는 공정 순서에 따라 도시된 수직 단면도들이다.
도 8a 및 도 8b를 참조하면, 기판(102)의 상부에 소자 분리층(104)이 형성될 수 있다. 소자 분리층(104)은 활성 영역(ACT)을 정의할 수 있다. 활성 영역(ACT)은 일 방향으로 연장되는 바 형상을 가질 수 있으며 불순물 영역을 포함할 수 있다. 일 실시예에서, 소자 분리층(104)은 실리콘 산화물을 포함할 수 있다.
워드 라인(WL)은 기판(102)의 내부에 배치될 수 있다. 예를 들어, 워드 라인(WL)은 기판(102)의 상부에 배치된 트렌치의 내부에 형성될 수 있다. 워드 라인(WL)은 상기 트렌치의 일부를 채울 수 있다. 게이트 절연층(106)은 트렌치의 내벽에 배치될 수 있다. 워드 라인들(WL)은 제1 방향(D1)으로 연장되며 서로 제2 방향(D2)을 따라 이격되어 배치될 수 있다. 각 하나의 활성 영역(ACT)에 인접하는 두 개의 워드 라인들(WL)이 가로지르도록 배치될 수 있다. 워드 라인(WL)은 도전 물질을 포함할 수 있으며 예를 들어, 불순물이 도핑된 폴리 실리콘, 텅스텐과 같은 금속 물질, 또는 금속 실리사이드 물질을 포함할 수 있다.
워드 라인(WL)의 상부에는 게이트 캡핑층(108)이 배치될 수 있다. 게이트 캡핑층(108)은 상기 트렌치의 나머지 공간을 전부 채울 수 있다. 게이트 캡핑층(108)은 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 게이트 절연층(106)은 워드 라인(WL) 및 게이트 캡핑층(108)을 감쌀 수 있다. 게이트 절연층(106)은 실리콘 산화물 등의 유전물질을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 버퍼층(109)이 기판(102) 상에 배치될 수 있다. 버퍼층(109)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있으며, 단일층 또는 다중층으로 형성될 수 있다. 버퍼층(109)의 일부를 패터닝하기 위한 식각 공정이 진행될 수 있다. 예를 들어, 활성 영역(ACT)의 중심부를 따라 식각 공정이 진행될 수 있다. 상기 식각 공정에 의해 버퍼층(109) 및 기판(102)의 상부가 일부 제거될 수 있다.
비트라인 노드 콘택(DC)은 기판(102)이 일부 제거된 공간에 형성될 수 있다. 비트라인 노드 콘택(DC)은 상기 제거된 공간을 완전히 채운 후 평탄화될 수 있다. 비트라인 노드 콘택(DC)은 도핑된 폴리실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다.
제1 도전층(110a), 제2 도전층(112a) 및 제3 도전층(114a)이 버퍼층(109) 및 비트라인 노드 콘택(DC) 상에 형성될 수 있다. 제1 도전층(110a), 제2 도전층(112a) 및 제3 도전층(114a)은 순차적으로 적층될 수 있다. 제1 도전층(110a)은 도핑된 폴리실리콘을 포함할 수 있다. 제2 도전층(112a)은 코발트 실리사이드 또는 티타늄 실리사이드와 같은 실리사이드이나, 알루미늄 티타늄 질화물과 같은 질화물을 포함할 수 있다. 제3 도전층(114a)은 텅스텐, 알루미늄, 구리, 니켈, 및 코발트 중 어느 하나를 포함할 수 있다.
캡핑 패턴(120)이 제3 도전층(114a) 상에 형성될 수 있다. 캡핑 패턴(120)은 서로 이격되어 배치되며 제2 방향(D2)으로 연장될 수 있다. 예를 들어, 캡핑 패턴(120)은 비트라인 노드 콘택들(DC) 상을 가로지르도록 배치될 수 있다.
도 10a 및 도 10b를 참조하면, 제1 도전층(110a), 제2 도전층(112a) 및 제3 도전층(114a)이 캡핑 패턴(120)을 식각 마스크로 하여 식각될 수 있다. 예를 들어, 제1 도전층(110a), 제2 도전층(112a) 및 제3 도전층(114a)은 제2 방향(D2)으로 식각되어 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 순차적으로 적층되는 제1 도전 패턴(110), 제2 도전 패턴(112) 및 제3 도전 패턴(114)을 포함할 수 있다. 비트 라인(BL)은 제2 방향(D2)으로 연장되며 복수의 비트라인 노드 콘택들(DC) 상을 가로지를 수 있다. 비트라인 노드 콘택(DC)은 비트 라인(BL) 형성 시 일부 제거될 수 있다.
제1 스페이서(130)는 비트 라인(BL)의 측면에 형성될 수 있다. 제2 스페이서(132)는 제1 스페이서(130) 상에 형성될 수 있다. 예를 들어, 제1 스페이서(130) 및 제2 스페이서(132)는 캡핑 패턴(120), 제1 도전 패턴(110), 제2 도전 패턴(112) 및 제3 도전 패턴(114)의 측면을 컨포멀하게 덮을 수 있다. 또한, 제1 스페이서(130)는 비트라인 노드 콘택(DC)의 측면에도 배치될 수 있다. 제3 스페이서(134)는 기판(102)의 내부에 형성될 수 있으며, 비트라인 노드 콘택(DC)이 일부 제거된 공간을 채울 수 있다. 제3 스페이서(134)는 제1 스페이서(130)에 의해 둘러싸일 수 있다. 평면도에서 보았을 때, 제1 스페이서(130), 제2 스페이서(132) 및 제3 스페이서(134)는 비트 라인(BL)의 양측에 제2 방향(D2)을 따라 연장될 수 있다.
제1 스페이서(130) 및 제2 스페이서(132)는 단일층 또는 다중층을 구조를 가질 수 있으며 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 제3 스페이서(134)는 버퍼층(109)과 선택비를 갖는 물질을 포함할 수 있으며, 예를 들어 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 희생 패턴(140) 및 분리 패턴(142)이 비트 라인들(BL) 사이의 공간에 형성될 수 있다. 예를 들어, 희생 패턴(140)은 비트 라인들(BL) 사이의 공간에서, 워드 라인들(WL) 사이에 배치될 수 있다. 희생 패턴(140)은 비트 라인들(BL) 사이의 공간에 절연 물질을 채운 후 패터닝 공정에 의해 형성될 수 있다. 희생 패턴(140)의 상면은 캡핑 패턴(120)의 상면과 동일한 레벨에 위치할 수 있다. 희생 패턴(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
분리 패턴(142)은 비트 라인들(BL) 사이의 공간에서, 워드 라인(WL)과 교차하는 지점에 배치될 수 있다. 분리 패턴(142)은 희생 패턴(140)이 일부 제거된 자리에 형성될 수 있다. 희생 패턴(140)과 분리 패턴(142)은 제2 방향(D2)을 따라 서로 번갈아 배치될 수 있다. 도시되지는 않았으나, 분리 패턴(142)의 상면은 캡핑 패턴(120)의 상면과 동일한 레벨에 위치할 수 있다. 분리 패턴(142)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 또는 이들의 조합을 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 희생 패턴(140)이 선택적으로 제거될 수 있다. 이어서, 버퍼층(109) 및 기판(102)의 상부가 이방성 식각 공정에 의해 일부 제거될 수 있다. 상기 식각 공정에 의해 비트라인 노드 콘택(DC)의 측면의 제1 스페이서(130) 및 제3 스페이서(134)가 제거될 수 있다. 상기 식각 공정에 의해 형성되는 트렌치는 활성 영역(ACT)을 노출시킬 수 있다.
도전 물질이 상기 트렌치 내부에 채워질 수 있다. 캡핑 패턴(120)의 상면이 노출되도록 도전 물질이 평탄화된 후, 다시 에치백되어 스토리지 노드 콘택(BC)이 형성될 수 있다. 스토리지 노드 콘택(BC)의 상면은 캡핑 패턴(120)의 상면보다 낮은 레벨에 위치할 수 있다. 스토리지 노드 콘택(BC)은 도핑된 폴리실리콘, 텅스텐, 티타늄 등과 같은 금속, 티타늄 질화물과 같은 금속 질화물 또는 이들의 조합을 포함할 수 있다.
도 13을 참조하면, 도 12a 및 도 12b의 결과물 상에 배리어층(150a) 및 랜딩 패드 물질층(LPa)이 차례로 형성될 수 있다. 예를 들어, 캡핑 패턴(120), 제2 스페이서(132) 및 스토리지 노드 콘택(BC) 상에 컨포멀하게 배리어층(150a)이 형성될 수 있다. 랜딩 패드 물질층(LPa)은 상기 배리어층(150a) 상에 형성될 수 있다. 배리어층(150a)은 TiN, Ti/TiN, TiSiN, TaN 또는 WN을 포함할 수 있다. 랜딩 패드 물질층(LPa)은 텅스텐을 포함할 수 있다.
도 14a 및 도 14b를 참조하면, 배리어층(150a) 및 랜딩 패드 물질층(LPa)이 패터닝 될 수 있다. 랜딩 패드(LP)는 랜딩 패드 물질층(LPa)이 패터닝되어 형성될 수 있다. 랜딩 패드들(LP) 사이에는 트렌치(T)가 배치될 수 있다. 트렌치(T)의 하단은 캡핑 패턴(120)의 상면보다 낮은 레벨에 위치할 수 있다. 트렌치(T)에 의해 배리어층(150a)이 일부 제거되어 배리어 패턴(150)이 형성될 수 있다. 트렌치(T)에 의해 캡핑 패턴(120), 제1 스페이서(130) 및 제2 스페이서(132)가 일부 노출될 수 있다.
도 15를 참조하면, 제1 절연층(152a)은 배리어 패턴(150) 및 랜딩 패드(LP) 상에 형성될 수 있다. 제1 절연층(152a)은 트렌치(T)의 내부를 채울 수 있으며, 배리어 패턴(150) 및 랜딩 패드(LP)를 덮을 수 있다. 일 실시예에서, 제1 절연층(152a)의 상부를 평탄화하는 공정이 진행될 수 있으나, 이에 제한되지 않는다. 일 실시예에서, 제1 절연층(152a)은 실리콘 질화물을 포함할 수 있다.
도 16을 참조하면, 제1 절연층(152a)이 일부 식각되어 제1 절연 패턴(152)이 형성될 수 있다. 예를 들어, 제1 절연층(152a)은 에치백 공정에 의해 선택적으로 식각될 수 있다. 제1 절연 패턴(152)은 트렌치(T)의 내부에 위치하며, 랜딩 패드(LP)의 측면을 적어도 일부 덮을 수 있다. 일 실시예에서, 제1 절연 패턴(152)의 상면은 랜딩 패드(LP)의 상면보다 낮은 레벨에 위치할 수 있다. 일례로, 상기 랜딩 패드(LP)는 상기 제1 절연 패턴(152)의 상면을 기준으로 돌출되는 영역을 포함할 수 있다. 랜딩 패드(LP)는 상면 및 측면의 일부가 노출될 수 있다.
도 17을 참조하면, 랜딩 패드(LP) 상에 패드 산화층(160)이 형성될 수 있다. 예를 들어 패드 산화층(160)은 랜딩 패드(LP)의 표면을 따라 형성될 수 있다. 패드 산화층(160)은 랜딩 패드(LP)를 산화하여 형성될 수 있다. 일 실시예에서 패드 산화층(160)은 텅스텐 산화물을 포함할 수 있다. 산화 공정 시, 제1 절연 패턴(152)은 산화되지 않을 수 있다. 따라서, 제1 절연 패턴(152) 상에는 패드 산화층(160)이 형성되지 않을 수 있다. 제2 절연층(164a)이 제1 절연 패턴(152) 및 패드 산화층(160) 상에 형성될 수 있다. 일 실시예에서, 제2 절연층(164a)은 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
도 17에는 산화 공정 시, 랜딩 패드(LP)는 변하지 않고 패드 산화층(160)이 랜딩 패드(LP) 상에 형성되는 것이 도시되어 있으나 이에 제한되지 않는다. 예를 들어, 도 6을 참조하면, 산화 공정에서 랜딩 패드(LP)의 표면의 일부가 패드 산화층(160)으로 변할 수 있다. 제1 절연 패턴(152)에 의해 묻힌 부분에서는 산화가 제한되므로, 랜딩 패드(LP)의 측면에는 단차가 형성될 수 있다. 또는, 랜딩 패드(LP)는 제1 절연 패턴(152)의 상면 부근에서 수평 폭이 급격히 작아지는 병목 구조를 가질 수 있다.
도 18 내지 도 22는 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 도면들이다. 도 18 내지 도 22는 반도체 소자의 일부 확대도이다. 도시되지 않은 나머지 구성은 도 17에 도시된 단면도와 동일할 수 있다.
도 18을 참조하면, 도 17의 결과물 상에 제1 몰드층(10), 제1 서포터층(12), 제2 몰드층(14) 및 제2 서포터층(16)이 순차적으로 적층될 수 있다. 마스크 패턴(20)은 제2 서포터층(16) 상에 배치될 수 있다.
제1 몰드층(10)과 제2 몰드층(14)은, 제1 서포터층(12) 및 제2 서포터층(16)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 몰드층(10) 및 제2 몰드층(14)은 실리콘 산화물을 포함할 수 있으며, 제1 서포터층(12) 및 제2 서포터층(16)은 실리콘 질화물을 포함할 수 있다. 마스크 패턴(20)은 제2 서포터층(16)의 일부를 노출시킬 수 있다. 마스크 패턴(20)은 하부 전극(30) 구조체가 배치되는 영역을 정의할 수 있다. 마스크 패턴(20)은 비정질카본 또는 폴리실리콘을 포함할 수 있다.
식각 공정이 진행되어 개구부(O)가 마스크 패턴(20)을 따라 형성될 수 있다. 개구부(O)는 제1 몰드층(10), 제1 서포터층(12), 제2 몰드층(14), 제2 서포터층(16)을 관통하여 형성될 수 있다. 개구부(O)는 제2 절연층(164a)을 노출시킬 수 있다. 개구부(O)는 건식 식각 공정에 의해 형성될 수 있다. 예를 들어, 제2 서포터층(16), 제2 몰드층(14), 제1 서포터층(12) 및 제1 몰드층(10)이 순차적으로 이방성 식각될 수 있다.
도 19를 참조하면, 제2 절연층(164a)이 일부 식각되어 제2 절연 패턴(164)이 형성될 수 있다. 제2 절연층(164a)은 개구부(O)를 따라 이방성 식각될 수 있으며, 패드 산화층(160)은 식각 저지막으로 사용될 수 있다. 개구부(O)가 연장되어 패드 산화층(160)이 노출될 수 있다. 랜딩 패드(LP) 및 제1 절연 패턴(152)은 노출되지 않을 수 있다. 도 18에는 개구부(O)의 하면이 랜딩 패드(LP)의 상면과 평행하게 형성된 것이 도시되어 있으나 이에 제한되지 않는다. 예를 들어, 도 4를 참조하면, 제2 절연층(164a)이 과식각되어 개구부(O)의 하면이 라운드질 수 있다. 개구부(O) 내부에 형성되는 하부 전극(30)은 라운드질 수 있다.
상기 개구부(O)는 랜딩 패드(LP)와 어긋나게 배치될 수 있다. 예를 들어, 개구부(O)의 수직 축과 랜딩 패드(LP)의 수직 축은 수평 방향으로 서로 이격될 수 있다. 개구부(O)의 하단은 랜딩 패드(LP)의 상면보다 낮은 레벨에 위치할 수 있다. 따라서, 패드 산화층(160)의 상면 및 측면의 일부가 노출될 수 있다.
도 20을 참조하면, 패드 산화층(160)이 식각 공정에 의해 일부 제거될 수 있다. 상기 식각 공정은 습식 식각일 수 있으며, NH4OH 등의 알칼리 용액이 식각액으로 사용될 수 있다. 상기 식각액은 패드 산화층(160)을 선택적으로 식각하며, 제1 절연 패턴(152), 제2 절연 패턴(164) 및 랜딩 패드(LP)는 식각되지 않을 수 있다.
상기 식각 공정에 의해 랜딩 패드(LP)가 일부 노출될 수 있다. 일 실시예에서, 랜딩 패드(LP)의 상면 및 측면의 일부가 노출될 수 있다. 도 19에는 랜딩 패드(LP)의 측면에 패드 산화층(160)의 일부가 남아 있는 것이 도시되어 있으나 이에 제한되지 않는다. 다른 실시예에서, 랜딩 패드(LP) 측면의 패드 산화층(160)이 제거되어 제1 절연 패턴(152)이 노출될 수 있다.
도 20에는 식각된 패드 산화층(160)의 단면이 제2 절연 패턴(164)의 단면과 동일한 평면 상에 위치하는 것이 도시되어 있으나 이제 제한되지 않는다. 다른 실시예에서, 습식 식각에 의해 제거되는 패드 산화층(160)은 과식각되어 단면이 오목할 수 있다. 예를 들어, 도 5를 참조하면, 패드 산화층(160)의 수평부(161) 및 수직부(162)는 단면이 오목하게 형성될 수 있다. 수평 돌출부(32)는 패드 산화층(160)을 향하여 수평 방향으로 볼록한 형상을 가질 수 있다. 수직 돌출부(34)는 제1 절연 패턴(152)을 향하여 수직 방향으로 볼록한 형상을 가질 수 있다. 수평 돌출부(32) 및 수직 돌출부(34)는 하부 전극(30)과 랜딩 패드(LP)의 접촉 면적을 증가시키며, 오정렬에 의한 커패시터(CAP)의 저항을 감소시킬 수 있다.
도 21을 참조하면, 개구부(O)의 내부를 채우는 하부 전극(30)이 형성될 수 있다. 하부 전극(30)은 화학 기상 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD) 또는 PEALD 등의 공정으로 형성될 수 있다. 일 실시예에서, 도전층은 ALD 공정에 의해 증착될 수 있다. 하부 전극(30)은 개구부(O) 내에 도전 물질을 형성한 후 평탄화 공정에 의해 형성될 수 있다. 하부 전극(30)은 제2 절연 패턴(164)을 관통하여 랜딩 패드(LP) 및 패드 산화층(160)에 접할 수 있다. 일 실시예에서, 하부 전극(30)은 랜딩 패드(LP)의 상면 및 측면의 적어도 일부에 접할 수 있다. 일 실시예에서, 하부 전극(30)은 필라 형상을 가질 수 있다. 다른 실시예에서, 하부 전극(30)은 실린더 형상일 수 있다. 하부 전극(30)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN, NbO, NbN 등의 금속 질화물을 포함할 수 있다.
도 22를 참조하면, 제2 서포터층(16)이 일부 식각되어 제2 서포터 패턴(17)이 형성될 수 있다. 제1 서포터 패턴(13)에 의해 제2 몰드층(14)의 일부가 노출될 수 있다. 제2 몰드층(14)은 습식 식각 공정을 통해 전부 제거될 수 있다. 예를 들어, 식각액이 제2 서포터 패턴(17) 사이로 흘러 들어가 제2 몰드층(14)을 제거할 수 있다. 제2 몰드층(14)의 식각 공정 시에, 제2 몰드층(14)과 식각 선택비를 갖는 제2 하부 전극(30), 제1 서포터층(12) 및 제2 서포터층(16)은 제거되지 않을 수 있다.
제2 몰드층(14)이 제거되어 노출되는 제1 서포터층(12)은 일부 식각되어 제1 서포터 패턴(13)이 형성될 수 있다. 제1 서포터 패턴(13)에 의해 노출되는 제1 몰드층(10)은 습식 식각 공정을 통해 전부 제거될 수 있다. 제1 몰드층(10) 및 제2 몰드층(14)이 제거되어 하부 전극들(30) 사이에 캐비티(C)가 형성될 수 있다. 예를 들어, 제1 서포터 패턴(13)과 제2 서포터 패턴(17) 사이 및 제1 서포터 패턴(13)과 제2 절연 패턴(164) 사이에 캐비티(C)가 형성될 수 있다. 제1 서포터 패턴(13) 및 제2 서포터 패턴(17)은 하부 전극들(30)이 쓰러지지 않도록 하부 전극들(30)을 서로 연결하여 지지할 수 있다.
도 2를 다시 참조하면, 도 22의 결과물 상에 커패시터 유전층(40) 및 상부 전극(50)이 형성될 수 있다. 커패시터 유전층(40)은 제2 절연 패턴(164), 하부 전극(30), 제1 서포터 패턴(13) 및 제2 서포터 패턴(17)의 표면을 따라 컨포멀하게 형성될 수 있다.
커패시터 유전층(40)은 HfO2, ZrO2, HfZrO, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물, SrTiO3(STO), BaTiO3, PZT, PLZT와 같은 페로브스카이트(perovskite) 구조의 유전 물질 또는 이들의 조합을 포함할 수 있다. 커패시터 유전층(40)은 CVD, ALD 등의 공정을 통하여 형성될 수 있다. 상부 전극(50)은 커패시터 유전층(40)을 덮도록 형성될 수 있다. 상부 전극(50)은 하부 전극들(30) 사이의 공간 및 제1 서포터 패턴(13)과 제2 서포터 패턴(17) 사이의 공간 등을 전부 채울 수 있다. 상부 전극(50)은 하부 전극(30)과 동일한 물질을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 소자 102 : 기판
104 : 소자 분리층 106 : 게이트 절연층
108: 게이트 캡핑층 109 : 버퍼층
110 : 제1 도전 패턴 112 : 제2 도전 패턴
114 : 제3 도전 패턴 120 : 캡핑 패턴
150 : 배리어 패턴 152 : 제1 절연 패턴
160 : 패드 산화층 164 : 제2 절연 패턴
13 : 제1 서포터 패턴 17 : 제2 서포터 패턴
30 : 하부 전극 40 : 커패시터 유전층
50 : 상부 전극 ACT : 활성 영역
WL :워드 라인 BL : 비트 라인
DC : 비트라인 노드 콘택 BC : 스토리지 노드 콘택
LP : 랜딩 패드

Claims (10)

  1. 랜딩 패드;
    상기 랜딩 패드의 측면의 하부와 접하는 제1 절연 패턴;
    상기 랜딩 패드의 상면 상의 수평부 및 상기 측면의 상부와 접하는 수직부를 갖는 패드 산화층;
    상기 제1 절연 패턴의 상면과 접하며, 상기 제1 절연 패턴 및 상기 패드 산화층을 덮는 제2 절연 패턴; 및
    상기 제2 절연 패턴을 수직으로 관통하며, 상기 랜딩 패드의 상기 상면 및 측면에 접하는 하부 전극을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 하부 전극의 하면의 일부는 상기 랜딩 패드의 상기 상면보다 낮은 레벨에 위치하는 반도체 소자.
  3. 제1항에 있어서,
    상기 패드 산화층의 상기 수직부의 일부는 상기 하부 전극과 상기 제1 절연 패턴 사이에 위치하는 반도체 소자.
  4. 제3항에 있어서,
    상기 랜딩 패드는 측면에 단차를 포함하며,
    상기 패드 산화층의 수직부의 하면은 상기 랜딩 패드의 단차와 접하는 반도체 소자.
  5. 제1항에 있어서,
    상기 패드 산화층은 텅스텐 산화물을 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제2 절연 패턴의 상면 및 상기 하부 전극의 측면의 일부를 덮는 커패시터 유전층 및 상기 커패시터 유전층 상에 배치되는 상부 전극을 더 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 하부 전극은 실린더 형상인 반도체 소자.
  8. 제1항에 있어서,
    상기 하부 전극은 상기 랜딩 패드의 상면에 접하는 수평 돌출부 및 상기 랜딩 패드의 측면에 접하는 수직 돌출부를 포함하는 반도체 소자.
  9. 복수의 랜딩 패드들;
    상기 각 복수의 랜딩 패드들의 측면의 하부와 접하는 복수의 제1 절연 패턴들;
    상기 각 복수의 랜딩 패드들의 상면 상의 수평부 및 상기 측면의 상부와 접하는 수직부를 갖는 복수의 패드 산화층들;
    상기 각 복수의 제1 절연 패턴들의 상면과 접하며, 상기 각 복수의 제1 절연 패턴들 및 상기 복수의 패드 산화층을 덮는 복수의 제2 절연 패턴들; 및
    상기 각 복수의 제2 절연 패턴들을 수직으로 관통하며, 상기 각 복수의 랜딩 패드들의 측면에 접하는 제1 부분과 상기 각 복수의 제2 절연 패턴들 사이에 위치하는 제2 부분을 갖는 복수의 하부 전극들을 포함하고,
    상기 각 복수의 하부 전극들의 상기 제1 부분의 수평 폭이 상기 제2 부분의 수평 폭보다 작은 반도체 소자.
  10. 제9항에 있어서,
    상기 각 복수의 제2 절연 패턴들은 하면에서의 하부 수평 폭 및 상면에서의 상부 수평 폭 보다 작은 중간부 수평 폭을 갖는 반도체 소자.
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