KR20230122385A - 반도체 메모리 장치 - Google Patents

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KR20230122385A
KR20230122385A KR1020220018991A KR20220018991A KR20230122385A KR 20230122385 A KR20230122385 A KR 20230122385A KR 1020220018991 A KR1020220018991 A KR 1020220018991A KR 20220018991 A KR20220018991 A KR 20220018991A KR 20230122385 A KR20230122385 A KR 20230122385A
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안준혁
김성우
이명동
최민호
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삼성전자주식회사
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는, 셀 영역 및 셀 영역의 주변을 따라 형성된 페리 영역을 포함하는 기판, 기판 내에, 셀 영역의 둘레를 따라 형성되어 셀 영역을 정의하는 셀 영역 분리막, 셀 영역 상에 배치되고 셀 영역 분리막 상에 배치된 측벽을 포함하는 셀 도전 라인, 페리 영역 상에 배치되고 셀 영역 분리막 상에 배치된 측벽을 포함하는 페리 게이트 도전막, 및 셀 영역 분리막 상에, 셀 도전 라인의 측벽 및 페리 게이트 도전막의 측벽과 접촉하는 분리 절연막을 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다.
고도로 스케일링(scaling)된 반도체 소자에서, 복수의 배선 라인과 이들 사이에 개재되는 복수의 매몰 컨택(Buried Contact: BC)을 형성하는 공정이 점차 복잡해지고 어려워지고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 셀 영역 및 셀 영역의 주변을 따라 형성된 페리 영역을 포함하는 기판, 기판 내에, 셀 영역의 둘레를 따라 형성되어 셀 영역을 정의하는 셀 영역 분리막, 셀 영역 상에 배치되고 셀 영역 분리막 상에 배치된 측벽을 포함하는 셀 도전 라인, 페리 영역 상에 배치되고 셀 영역 분리막 상에 배치된 측벽을 포함하는 페리 게이트 도전막, 및 셀 영역 분리막 상에, 셀 도전 라인의 측벽 및 페리 게이트 도전막의 측벽과 접촉하는 분리 절연막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 셀 영역 및 셀 영역의 주변을 따라 형성된 페리 영역을 포함하는 기판, 셀 영역 상에 배치되는 셀 도전 라인, 페리 영역 상에, 셀 도전 라인과 제1 방향으로 반대되는 제1 측벽과 제1 측벽과 제1 방향으로 반대되는 제2 측벽을 포함하는 페리 게이트 도전막, 제1 측벽 상에 배치되지 않고, 제2 측벽 상에 배치되는 페리 스페이서, 및 셀 도전 라인과 제1 측벽 사이를 채우는 분리 절연막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 셀 영역과, 셀 영역의 주변에 정의된 페리 영역을 포함하는 기판, 기판 내에, 셀 영역을 정의하는 셀 영역 분리막, 셀 영역의 기판 상에, 제1 방향으로 연장된 셀 도전 라인과 셀 도전 라인 상의 셀 라인 캡핑막을 포함하는 비트 라인 구조체, 셀 영역의 기판 내에 배치되고, 제1 방향과 교차하는 제2 방향으로 연장되어 셀 도전 라인과 교차하는 셀 게이트 전극, 페리 영역의 기판 상에, 페리 게이트 도전막과 페리 게이트 도전막 상의 페리 캡핑막을 포함하는 페리 게이트 구조체, 비트 라인 구조체와 페리 게이트 구조체 사이의 셀 영역 분리막 상에, 비트 라인 구조체와 페리 게이트 구조체를 분리하고, 단일막인 분리 절연막, 비트 라인 구조체의 제2 방향으로의 측벽들 상에 배치되고, 제1 방향으로의 측벽들 상에 배치되지 않는 비트 라인 스페이서, 및 페리 게이트 구조체의 제2 방향으로의 측벽 및 분리 절연막이 배치되지 않은 제1 방향으로의 측벽에 배치되고, 분리 절연막이 배치된 제1 방향으로의 측벽에 배치되지 않는 페리 스페이서를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃도이다.
도 2는 도 1의 R1 영역의 개략적인 레이아웃이다.
도 3은 도 1의 R2 영역의 개략적인 레이아웃도이다.
도 4는 도 3의 A - A'를 따라 절단한 예시적인 단면도이다.
도 5는 도 3의 B - B'를 따라 절단한 예시적인 단면도이다.
도 6은 도 3의 C - C'를 따라 절단한 예시적인 단면도이다.
도 7 내지 도 10은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다.
도 11 내지 도 18은 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 19 내지 도 26은 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 27 및 도 28은 도 14의 하드 마스크 패턴을 설명하기 위한 도면들이다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 개략적인 레이아웃도이다. 도 2는 도 1의 R1 영역의 개략적인 레이아웃이다. 도 3은 도 1의 R2 영역의 개략적인 레이아웃도이다. 도 4는 도 3의 A - A'를 따라 절단한 예시적인 단면도이다. 도 5는 도 3의 B - B'를 따라 절단한 예시적인 단면도이다. 도 6은 도 3의 C - C'를 따라 절단한 예시적인 단면도이다.
몇몇 실시예들에 따른 반도체 메모리 장치에 관한 도면에서, 예시적으로 DRAM(Dynamic Random Access Memory)이 도시되었지만, 이에 제한되는 것은 아니다.
도 1 내지 도 6을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 셀 영역(20)과, 셀 영역 분리막(22)과, 페리 영역(24)을 포함할 수 있다.
셀 영역 분리막(22)은 셀 영역(20)의 둘레를 따라 형성될 수 있다. 셀 영역 분리막(22)은 셀 영역(20) 및 페리 영역(24)을 분리할 수 있다. 페리 영역(24)은 셀 영역(20)의 주변에 정의될 수 있다.
셀 영역(20)은 복수의 셀 활성 영역(ACT)을 포함할 수 있다. 셀 활성 영역(ACT)은 기판(100) 내에 형성된 셀 소자 분리막(105)에 의해 정의될 수 있다. 반도체 메모리 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 셀 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 예를 들어, 셀 활성 영역(ACT)은 제3 방향(D3)으로 연장될 수 있다.
셀 활성 영역(ACT)을 가로질러 제1 방향(D1)으로 연장된 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다. 워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
워드 라인(WL)은 셀 영역 분리막(22)까지 연장될 수 있다. 워드 라인(WL)의 일부는 셀 영역 분리막(22)과 제4 방향(D4)으로 중첩될 수 있다.
제1 방향(D1)으로 연장되는 2개의 워드 라인(WL)에 의해, 각각의 셀 활성 영역(ACT)은 3 부분으로 나뉠 수 있다. 셀 활성 영역(ACT)은 스토리지 연결 영역 및 비트 라인 연결 영역을 포함할 수 있다. 비트 라인 연결 영역은 셀 활성 영역(ACT)의 가운데 부분에 위치하고, 스토리지 연결 영역은 셀 활성 영역(ACT)의 단부에 위치할 수 있다.
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제2 방향(D2)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 연장될 수 있다. 비트 라인(BL)은 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
비트 라인(BL)은 셀 영역 분리막(22)까지 연장될 수 있다. 비트 라인(BL)의 일부는 셀 영역 분리막(22)과 제4 방향(D4)으로 중첩될 수 있다. 비트 라인(BL)의 제2 방향(D2)으로의 종단은 셀 영역 분리막(22) 상에 배치될 수 있다. 제4 방향(D4)은 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)과 직교할 수 있다. 제4 방향(D4)은 기판(100)의 두께 방향일 수 있다.
몇몇 실시예들에 따른 반도체 장치는 셀 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 매몰 컨택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다.
여기서, 다이렉트 컨택(DC)은 셀 활성 영역(ACT)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 매몰 컨택(BC)은 셀 활성 영역(ACT)을 하부 전극(191)에 연결시키는 컨택을 의미할 수 있다. 배치 구조상, 매몰 컨택(BC)과 셀 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 셀 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 하부 전극(191)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(LP)가 도입될 수 있다.
랜딩 패드(LP)는 셀 활성 영역(ACT)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 하부 전극(191) 사이에 배치될 수도 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 랜딩 패드(LP)는 매몰 컨택(BC)과 하부 전극(191) 사이에 배치될 수 있다. 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 셀 활성 영역(ACT)과 하부 전극(191) 사이의 컨택 저항이 감소될 수 있다.
다이렉트 컨택(DC)은 비트 라인 연결 영역과 연결될 수 있다. 매몰 컨택(BC)은 스토리지 연결 영역과 연결될 수 있다. 매몰 컨택(BC)이 셀 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 셀 활성 영역(ACT)의 양 끝단에 인접하여 매몰 컨택(BC)과 일부 오버랩되게 배치될 수 있다. 다르게 설명하면, 매몰 컨택(BC)은 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 셀 활성 영역(ACT) 및 셀 소자 분리막(105)과 중첩되도록 형성될 수 있다.
워드 라인(WL)은 기판(100) 내에 매몰된 구조로 형성될 수 있다. 워드 라인(WL)은 다이렉트 컨택(DC)이나 매몰 컨택(BC) 사이의 셀 활성 영역(ACT)을 가로질러 배치될 수 있다. 도시된 것과 같이, 2개의 워드 라인(WL)이 하나의 셀 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 셀 활성 영역(ACT)이 제3 방향(D3)을 따라 연장됨으로써, 워드 라인(WL)은 셀 활성 영역(ACT)과 90도 미만의 각도를 가질 수 있다.
다이렉트 컨택(DC) 및 매몰 컨택(BC)은 대칭적으로 배치될 수 있다. 이로 인해, 다이렉트 컨택(DC) 및 매몰 컨택(BC)은 제1 방향(D1) 및 제2 방향(D2)을 따라 일 직선 상에 배치될 수 있다. 한편, 다이렉트 컨택(DC) 및 매몰 컨택(BC)과 달리, 랜딩 패드(LP)는 비트 라인(BL)이 연장하는 제2 방향(D2)으로 지그재그 형태로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제1 방향(D1)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되게 배치될 수 있다. 예를 들어, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되고, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
몇몇 실시예들에 따른 반도체 장치는 복수의 셀 게이트 구조체(110)와, 복수의 비트 라인 구조체(140ST)와, 복수의 스토리지 컨택(120)과, 정보 저장부(190)와, 페리 게이트 구조체(240ST)를 포함할 수 있다.
기판(100)은 셀 영역(20)과, 셀 영역 분리막(22)과, 페리 영역(24)을 포함할 수 있다. 기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
복수의 셀 게이트 구조체(110)와, 복수의 비트 라인 구조체(140ST)와, 복수의 스토리지 컨택(120)과, 정보 저장부(190)는 셀 영역(20)에 배치될 수 있다. 페리 게이트 구조체(240ST)는 페리 영역(24)에 배치될 수 있다.
셀 소자 분리막(105)은 셀 영역(20)의 기판(100) 내에 형성될 수 있다. 셀 소자 분리막(105)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 셀 소자 분리막(105)은 셀 영역(20) 내에 셀 활성 영역(ACT)을 정의할 수 있다. 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)은 도 1에서 도시된 것과 같이 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 셀 활성 영역(ACT)은 셀 소자 분리막(105) 내에 형성되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 셀 활성 영역(ACT)은 셀 소자 분리막(105) 상에 형성되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다.
셀 소자 분리막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 셀 소자 분리막(105)은 셀 소자 분리막(105)의 폭에 따라, 하나의 절연막으로 형성될 수도 있고, 복수의 절연막으로 형성될 수도 있다.
셀 영역 분리막(22)은 STI 구조를 가질 수 있다. 셀 영역(20)은 셀 영역 분리막(22)에 의해 정의될 수 있다. 셀 영역 분리막(22)은 차례로 제1 절연 라이너(22A), 제2 절연 라이너(22B) 및 제3 절연 라이너(22C)를 포함할 수 있다. 제1 절연 라이너(22A)는 산화막을 포함하고, 제2 절연 라이너(22B)는 질화막을 포함하고, 제3 절연 라이너(22C)는 산화막을 포함할 수 있다. 셀 영역 분리막(22)은 셀 영역 분리막(22)의 폭에 따라, 하나의 절연막으로 형성될 수도 있고, 3개 이상의 절연막으로 형성될 수도 있다.
도면에서 셀 소자 분리막(105)의 상면과, 기판(100)의 상면과, 셀 영역 분리막(22)의 상면은 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
셀 게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성될 수 있다. 셀 게이트 구조체(110)는 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)을 가로질러 형성될 수 있다. 셀 게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성된 셀 게이트 트렌치(115)와, 셀 게이트 절연막(111)과, 셀 게이트 전극(112)과, 셀 게이트 캡핑 패턴(113)과, 셀 게이트 캡핑 도전막(114)을 포함할 수 있다. 여기에서, 셀 게이트 전극(112)은 워드 라인(WL)에 대응될 수 있다. 도시된 것과 달리, 셀 게이트 구조체(110)는 셀 게이트 캡핑 도전막(114)을 포함하지 않을 수 있다.
셀 게이트 절연막(111)은 셀 게이트 트렌치(115)의 측벽 및 바닥면을 따라 연장될 수 있다. 셀 게이트 절연막(111)은 셀 게이트 트렌치(115)의 적어도 일부의 프로파일을 따라 연장될 수 있다. 셀 게이트 절연막(111)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.
셀 게이트 전극(112)은 셀 게이트 절연막(111) 상에 형성될 수 있다. 셀 게이트 전극(112)은 셀 게이트 트렌치(115)의 일부를 채울 수 있다. 셀 게이트 캡핑 도전막(114)은 셀 게이트 전극(112)의 상면을 따라 연장될 수 있다.
셀 게이트 전극(112)은 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 셀 게이트 전극(112)은 예를 들어, TiN, TaC, TaN, TiSiN, TaSiN, TaTiN, TiAlN, TaAlN, WN, Ru, TiAl, TiAlC-N, TiAlC, TiC, TaCN, W, Al, Cu, Co, Ti, Ta, Ni, Pt, Ni-Pt, Nb, NbN, NbC, Mo, MoN, MoC, WC, Rh, Pd, Ir, Ag, Au, Zn, V, RuTiN, TiSi, TaSi, NiSi, CoSi, IrOx, RuOx 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 셀 게이트 캡핑 도전막(114)은 예를 들어, 폴리 실리콘 또는 폴리 실리콘 게르마늄을 포함할 수 있지만, 이에 제한되는 것은 아니다.
셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 셀 게이트 캡핑 도전막(114) 상에 배치될 수 있다. 셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 셀 게이트 캡핑 도전막(114)이 형성되고 남은 셀 게이트 트렌치(115)를 채울 수 있다. 셀 게이트 절연막(111)은 셀 게이트 캡핑 패턴(113)의 측벽을 따라 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 셀 게이트 캡핑 패턴(113)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 셀 게이트 구조체(110)의 적어도 일측에는 불순물 도핑 영역이 형성될 수 있다. 불순물 도핑 영역은 트랜지스터의 소오스/드레인 영역일 수 있다. 불순물 도핑 영역은 스토리지 연결 영역 및 비트 라인 연결 영역에 형성될 수 있다.
비트 라인 구조체(140ST)는 셀 도전 라인(140)과, 셀 라인 캡핑막(144)을 포함할 수 있다. 셀 도전 라인(140)은 셀 게이트 구조체(110)가 형성된 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 셀 도전 라인(140)은 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)과 교차할 수 있다. 셀 도전 라인(140)은 셀 게이트 구조체(110)와 교차되도록 형성될 수 있다. 여기에서, 셀 도전 라인(140)은 비트 라인(BL)에 대응될 수 있다.
셀 도전 라인(140)은 다중막일 수 있다. 셀 도전 라인(140)은 예를 들어, 제1 셀 도전막(141)과, 제2 셀 도전막(142)과, 제3 셀 도전막(143)을 포함할 수 있다. 제1 내지 제3 셀 도전막(141, 142, 143)은 기판(100) 및 셀 소자 분리막(105) 상에 순차적으로 적층될 수 있다. 셀 도전 라인(140)이 3중막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 내지 제3 셀 도전막(141, 142, 143)은 각각 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 셀 도전막(141)은 도핑된 반도체 물질을 포함하고, 제2 셀 도전막(142)은 도전성 실리사이드 화합물 및 도전성 금속 질화물 중 적어도 하나를 포함하고, 제3 셀 도전막(143)은 금속 및 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
비트 라인 컨택(146)은 셀 도전 라인(140)과 기판(100) 사이에 형성될 수 있다. 즉, 셀 도전 라인(140)은 비트 라인 컨택(146) 상에 형성될 수 있다. 예를 들어, 비트 라인 컨택(146)은 셀 도전 라인(140)이 긴 아일랜드 형상을 갖는 셀 활성 영역(ACT)의 가운데 부분과 교차하는 지점에 형성될 수 있다. 비트 라인 컨택(146)은 비트 라인 연결 영역과 셀 도전 라인(140) 사이에 형성될 수 있다.
비트 라인 컨택(146)은 셀 도전 라인(140)과 기판(100)을 전기적으로 연결할 수 있다. 여기에서, 비트 라인 컨택(146)은 다이렉트 컨택(DC)에 대응될 수 있다. 비트 라인 컨택(146)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
도 4에서, 비트 라인 컨택(146)의 상면과 중첩되는 영역에서, 셀 도전 라인(140)은 제2 셀 도전막(142) 및 제3 셀 도전막(143)을 포함할 수 있다. 비트 라인 컨택(146)의 상면과 중첩되는 않는 영역에서, 셀 도전 라인(140)은 제1 내지 제3 셀 도전막(141, 142, 143)을 포함할 수 있다.
셀 라인 캡핑막(144)은 셀 도전 라인(140) 상에 배치될 수 있다. 셀 라인 캡핑막(144)은 셀 도전 라인(140)의 상면을 따라 제2 방향(D2)으로 연장될 수 있다. 이 때, 셀 라인 캡핑막(144)은 예를 들어, 실리콘 질화막, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 셀 라인 캡핑막(144)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 셀 라인 캡핑막(144)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 즉, 도 20a에 도시된 것과 같이, 셀 라인 캡핑막(144)은 다중막일 수도 있다. 다만, 다중막을 구성하는 각각의 막이 동일한 물질일 경우, 셀 라인 캡핑막(144)은 단일막으로 보여질 수도 있다.
셀 절연막(130)은 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 좀 더 구체적으로, 셀 절연막(130)은 비트 라인 컨택(146)이 형성되지 않은 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 셀 절연막(130)은 기판(100) 및 셀 도전 라인(140) 사이와, 셀 소자 분리막(105) 및 셀 도전 라인(140) 사이에 형성될 수 있다.
셀 절연막(130)은 단일막일 수 있으나, 도시된 것처럼, 셀 절연막(130)은 제1 셀 절연막(131) 및 제2 셀 절연막(132)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 셀 절연막(131)은 실리콘 산화막을 포함할 수 있고, 제2 셀 절연막(132)은 실리콘 질화막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
비트 라인 컨택(146)이 형성된 셀 도전 라인(140)의 부분에서, 셀 라인 스페이서(150)는 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 셀 라인 스페이서(150)는 셀 도전 라인(140) 셀 라인 캡핑막(144) 및 비트 라인 컨택(146)의 측벽 상에서 배치될 수 있다.
비트 라인 컨택(146)이 형성되지 않은 셀 도전 라인(140)의 나머지 부분에서, 셀 라인 스페이서(150)는 셀 절연막(130) 상에 배치될 수 있다. 셀 라인 스페이서(150)는 셀 도전 라인(140) 및 셀 라인 캡핑막(144)의 측벽 상에서 배치될 수 있다.
셀 라인 스페이서(150)는 단일막일 수 있으나, 도시된 것처럼, 셀 라인 스페이서(150)는 제1 내지 제4 셀 라인 스페이서(151, 152, 153, 154)를 포함하는 다중막일 수도 있다. 예를 들어, 제1 내지 제4 셀 라인 스페이서(151, 152, 153, 154)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air) 및 이들의 조합을 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 제2 셀 라인 스페이서(152)는 셀 절연막(130) 상에 배치되지 않지만, 비트 라인 컨택(146)의 측벽 상에 배치될 수 있다. 셀 게이트 구조체(110)의 상면 상에서, 제4 셀 라인 스페이서(154)는 제1 방향(D1)으로 인접하는 셀 도전 라인(140)의 측벽과, 셀 게이트 캡핑 패턴(113)의 상면을 따라 연장될 수 있다.
셀 도전 라인(140)은 제2 방향(D2)으로 길게 연장될 수 있다. 셀 도전 라인(140)은 제1 방향(D1)으로 반대되는 단측벽인 제1 측벽(S11) 및 제2 측벽(S12)과, 제2 방향(D2)으로 반대되는 장측벽인 제3 측벽(S13) 및 제4 측벽을 포함할 수 있다. 도면에 도시되지는 않았으나, 셀 도전 라인(140)은 제3 측벽(S13)과 제2 방향(D2)으로 반대되는 제4 측벽을 더 포함한다. 제3 측벽(S13)과 제4 측벽은 셀 영역 분리막(22) 상에 정의될 수 있다.
셀 라인 스페이서(150)는 셀 도전 라인(140)의 측벽들(S11, S12, S13) 중 적어도 일부에 배치될 수 있다. 셀 라인 스페이서(150)는 셀 도전 라인(140)의 제1 측벽(S11) 및 제2 측벽(S12) 상에 배치되나, 셀 도전 라인(140)의 제3 측벽(S13) 및 제4 측벽에는 배치되지 않는다. 셀 도전 라인(140)의 제3 측벽(S13) 및 제4 측벽은 셀 라인 스페이서(150)에 의해 노출될 수 있다.
펜스 패턴(170)은 기판(100) 및 셀 소자 분리막(105) 상에 배치될 수 있다. 펜스 패턴(170)은 기판(100) 및 셀 소자 분리막(105) 내에 형성된 셀 게이트 구조체(110)와 중첩되도록 형성될 수 있다. 펜스 패턴(170)은 제2 방향(D2)으로 연장되는 비트 라인 구조체(140ST) 사이에 배치될 수 있다. 펜스 패턴(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
스토리지 컨택(120)은 제1 방향(D1)으로 인접하는 셀 도전 라인(140) 사이에 배치될 수 있다. 스토리지 컨택(120)은 제2 방향(D2)으로 인접하는 펜스 패턴(170) 사이에 배치될 수 있다. 스토리지 컨택(120)은 인접하는 셀 도전 라인(140) 사이의 기판(100) 및 셀 소자 분리막(105)과 중첩될 수 있다. 스토리지 컨택(120)은 셀 활성 영역(ACT)의 스토리지 연결 영역과 연결될 수 있다. 여기에서, 스토리지 컨택(120)은 매몰 컨택(BC)에 대응될 수 있다.
스토리지 컨택(120)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
스토리지 패드(160) 스토리지 컨택(120) 상에 형성될 수 있다. 스토리지 패드(160)는 스토리지 컨택(120)과 전기적으로 연결될 수 있다. 여기에서, 스토리지 패드(160)는 랜딩 패드(LP)에 대응될 수 있다.
스토리지 패드(160)는 비트 라인 구조체(140ST)의 상면의 일부와 중첩될 수 있다. 스토리지 패드(160)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
패드 분리 절연막(180)은 스토리지 패드(160) 및 비트 라인 구조체(140ST) 상에 형성될 수 있다. 예를 들어, 패드 분리 절연막(180)은 셀 라인 캡핑막(144) 상에 배치될 수 있다. 패드 분리 절연막(180)은 복수의 고립 영역을 형성하는 스토리지 패드(160)의 영역을 정의할 수 있다. 또한, 패드 분리 절연막(180)은 스토리지 패드(160)의 상면을 덮지 않을 수 있다.
패드 분리 절연막(180)은 절연성 물질을 포함하여, 복수의 스토리지 패드(160)를 서로 전기적으로 분리할 수 있다. 예를 들어, 패드 분리 절연막(180)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 중 적어도 하나를 포함할 수 있다.
정보 저장부(190)는 스토리지 패드(160) 상에 배치될 수 있다. 정보 저장부(190)는 스토리지 패드(160)와 전기적으로 연결될 수 있다. 정보 저장부(190)의 일부는 상부 식각 정지막(292) 내에 배치될 수 있다. 정보 저장부(190)는 예를 들어, 커패시터를 포함할 수 있지만, 이에 제한되는 것은 아니다. 정보 저장부(190)는 하부 전극(191)과, 커패시터 유전막(192)과, 상부 전극(193)을 포함한다.
하부 전극(191)은 스토리지 패드(160) 상에 배치될 수 있다. 하부 전극(191)은 필라 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 하부 전극(191)은 실린더 형상을 가질 수 있음은 물론이다. 커패시터 유전막(192)은 하부 전극(191) 상에 형성된다. 커패시터 유전막(192)은 하부 전극(191)의 프로파일을 따라 형성될 수 있다. 상부 전극(193)은 커패시터 유전막(192) 상에 형성된다. 상부 전극(193)은 하부 전극(191)의 외측벽을 감쌀 수 있다.
일 예로, 커패시터 유전막(192)은 상부 전극(193)과 수직으로 중첩되는 부분에 배치될 수 있다. 다른 예로, 도시된 것과 달리, 커패시터 유전막(192)은 상부 전극(193)과 수직으로 중첩되는 제1 부분과, 상부 전극(193)과 수직으로 중첩되지 않는 제2 부분을 포함할 수 있다. 즉, 커패시터 유전막(192)의 제2 부분은 상부 전극(193)에 의해 덮이지 않는 부분이다.
하부 전극(191) 및 상부 전극(193)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
커패시터 유전막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 장치에서, 커패시터 유전막(192)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 커패시터 유전막(192)은 하프늄(Hf)을 포함하는 유전막을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 커패시터 유전막(192)은 강유전체 물질막과 상유전체 물질막의 적층막 구조를 가질 수 있다.
페리 영역(24)은 복수의 페리 활성 영역(ACTP)을 포함할 수 있다. 페리 활성 영역(ACTP)은 페리 소자 분리막에 의해 정의될 수 있다.
페리 게이트 구조체(240ST)는 기판(100) 상에 순차적으로 적층된 페리 게이트 절연막(230)과, 페리 게이트 도전막(240)과, 페리 캡핑막(244)을 포함할 수 있다. 페리 게이트 구조체(240ST)는 페리 게이트 도전막(240)의 측벽 및 페리 캡핑막(244)의 측벽 상에 배치된 페리 스페이서(245)를 포함할 수 있다.
페리 게이트 도전막(240)은 페리 게이트 절연막(230) 상에 순차적으로 적층된 제1 내지 제3 페리 도전막(241, 242, 243)을 포함할 수 있다. 일 예로, 페리 게이트 도전막(240)과 페리 게이트 절연막(230) 사이에, 추가적인 도전막이 배치되지 않을 수 있다. 다른 예로, 도시된 것과 달리, 페리 게이트 도전막(240)과 페리 게이트 절연막(230) 사이에, 일함수 도전막과 같은 추가적인 도전막이 배치될 수 있다. 여기에서, 페리 게이트 도전막(240)은 페리 게이트(PR_ST)에 대응될 수 있다.
셀 영역(20)의 제2 방향(D2)으로 반대되는 양측벽 상에 배치된 페리 게이트(PR_ST)는 서브 워드 라인 드라이버(sub-word line driver) 블록을 구성할 수 있고, 셀 영역(20)의 제1 방향(D1)으로 반대되는 양측벽 상에 배치된 페리 게이트(PR_ST)는 센스앰프 블록을 구성할 수 있다. 서브 워드 라인 드라이버 블록은 워드 라인(WL)이 연장되는 제1 방향(D1)으로 배열될 수 있고, 센스 앰프 블록은 비트 라인(BL)이 연장되는 제2 방향(D2)으로 배열될 수 있다. 이 외에도 페리 영역(24)에는 비트 라인 센스앰프를 구동하기 위한 전원 드라이버, 접지 드라이버, 인버터 체인(inverter chain), 입출력 회로 등과 같은 주변 회로가 더 형성될 수 있다.
페리 게이트 도전막(240)은 셀 도전 라인(140)과 동일한 적층 구조를 가질 수 있다. 제1 페리 도전막(241)은 제1 셀 도전막(141)과 동일한 물질을 포함할 수 있다. 제2 페리 도전막(242)은 제2 셀 도전막(142)과 동일한 물질을 포함할 수 있다. 제3 페리 도전막(243)은 제3 셀 도전막(143)과 동일한 물질을 포함할 수 있다.
페리 게이트 절연막(230)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있다. 페리 스페이서(245)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 페리 캡핑막(244)은 예를 들어, 실리콘 질화막, 실리콘 산질화물 및 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
페리 게이트 도전막(240)은 제1 방향(D1)으로 반대되는 제5 측벽(S21)과 제6 측벽(S22), 제2 방향(D2)으로 반대되는 제7 측벽(S23) 및 제8 측벽(S24)을 포함할 수 있다. 셀 도전 라인(140)과 최인접하는 페리 게이트 도전막(240)의 셀 도전 라인(140)과 반대되는 측벽은 셀 영역 분리막(22) 상에 정의될 수 있다. 예를 들어, 셀 도전 라인(140)과 최인접하는 페리 게이트 도전막(240)의 제8 측벽(S24)은 셀 영역 분리막(22) 상에 정의될 수 있다. 또한 예를 들어, 서로 최인접하는 셀 도전 라인(140)의 제3 측벽(S13)과 페리 게이트 도전막(240)의 제8 측벽(S24)은 제2 방향(D2)으로 반대될 수 있다.
셀 도전 라인(140)과 최인접하는 페리 게이트 도전막(240)은 셀 영역 분리막(22)까지 연장될 수 있다. 페리 게이트 도전막(240)의 일부는 셀 영역 분리막(22)과 제4 방향(D4)으로 중첩될 수 있다. 셀 도전 라인(140)과 최인접하는 페리 게이트 도전막(240)의 종단은 셀 영역 분리막(22) 상에 배치될 수 있다.
페리 스페이서(245)는 셀 도전 라인(140)과 최인접하지 않는 페리 게이트 도전막(240)의 측벽들(S21, S22, S23, S24) 상에 배치되며, 셀 도전 라인(140)과 최인접하는 페리 게이트 도전막(240)의 측벽들(S21, S22, S23, S24) 중 적어도 일부에 배치될 수 있다. 셀 도전 라인(140) 및 셀 도전 라인(140)과 최인접하는 페리 게이트 도전막(240) 사이에는 페리 게이트 도전막(240)이 배치되지 않는다. 페리 스페이서(245)는 셀 도전 라인(140)의 제3 측벽(S13) 및 제4 측벽과 반대되는 측벽을 제외한 측벽 상에 배치될 수 있다. 예를 들어, 페리 스페이서(245)는 셀 도전 라인(140)과 인접하는 페리 게이트 도전막(240)의 제5 내지 제7 측벽(S21, S22, S23) 상에 배치되나, 제8 측벽(S24) 상에 배치되지 않는다. 셀 도전 라인(140)과 최인접하는 페리 게이트 도전막(240)의 셀 도전 라인(140)과 반대되는 측벽은 페리 스페이서(245)에 의해 노출될 수 있다.
하부 식각 정지막(250)은 기판(100) 상에 배치될 수 있다. 하부 식각 정지막(250)은 페리 게이트 구조체(240ST)의 프로파일 및 페리 스페이서(245)의 프로파일을 따라 형성될 수 있다. 하부 식각 정지막(250)은 비트 라인 구조체(140ST)의 상면의 일부를 따라 연장될 수 있다. 하부 식각 정지막(250)은 예를 들어, 셀 영역 분리막(22) 상의 비트 라인 구조체(140ST)의 상면을 따라 연장될 수 있다. 하부 식각 정지막(250)은 예를 들어, 실리콘 질화막, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다.
제1 페리 층간 절연막(291)은 하부 식각 정지막(250) 상에 배치될 수 있다. 제1 페리 층간 절연막(291)은 페리 게이트 구조체(240ST)의 주변에 배치될 수 있다. 제1 페리 층간 절연막(291)은 셀 도전 라인(140)과 최인접하는 페리 게이트 구조체(240ST)의 셀 도전 라인(140)과 반대되는 측벽 상에 배치되지 않는다. 예를 들어, 제1 페리 층간 절연막(291)은 셀 도전 라인(140)의 제3 측벽(S13)과 반대되는 페리 게이트 도전막(240)의 제8 측벽(S24) 상에 배치되지 않는다.
분리 절연막(260)은 제1 부분(261)과 제2 부분(262)을 포함할 수 있다.
제1 부분(261)은 셀 영역 분리막(22) 상에 배치될 수 있다. 제1 부분(261)은 셀 도전 라인(140)과 페리 게이트 도전막(240) 사이에 배치될 수 있다. 제1 부분(261)은 셀 도전 라인(140)의 종단과 셀 도전 라인(140)과 최인접하고 상기 셀 도전 라인(140)의 종단과 반대되는 페리 게이트 도전막(240)의 종단 사이에 배치될 수 있다. 셀 도전 라인(140)의 종단과 셀 도전 라인(140)과 최인접하고 상기 셀 도전 라인(140)의 종단과 반대되는 페리 게이트 도전막(240)의 종단과 접촉할 수 있다. 예를 들어, 제1 부분(261)은 셀 도전 라인(140)의 제3 측벽(S13)과 셀 도전 라인(140)과 최인접하는 페리 게이트 도전막(240)의 제8 측벽(S24)과 접촉할 수 있다. 이에 따라 제1 부분(261)은 셀 도전 라인(140)과 페리 게이트 도전막(240)을 분리할 수 있다.
몇몇 실시예에서, 분리 절연막(260)의 제1 부분(261)은 페리 게이트 컨택 플러그(271) 및 비트 라인 컨택 플러그(281)와 이격될 수 있다. 제1 부분(261)은 페리 게이트 컨택 플러그(271) 및 비트 라인 컨택 플러그(281)와 접촉하지 않는다.
제1 부분(261)의 바닥면은 기판(100)의 상면보다 하측에 배치될 수 있다. 또는 제1 부분(261)의 바닥면은 기판(100)의 상면과 동일 평면 상에 놓일 수 있다.
제2 부분(262)은 제1 부분(261)과 연결되고, 셀 도전 라인(140)의 종단과 페리 게이트 구조체(240ST)를 덮을 수 있다. 제2 부분(262)은 하부 식각 정지막(250)의 상면과 제1 페리 층간 절연막(291)의 상면을 따라 연장될 수 있다.
분리 절연막(260)은 단일막일 수 있다. 분리 절연막(260)은 절연성 물질을 포함하여, 셀 도전 라인(140)과, 셀 도전 라인(140)과 최인접하는 페리 게이트 도전막(240)을 서로 전기적으로 분리할 수 있다. 분리 절연막(260)은 산화막을 제외한 절연성 물질을 포함할 수 있다. 예를 들어, 분리 절연막(260)은 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 등을 포함할 수 있다.
페리 게이트 컨택 플러그(271)는 분리 절연막(260) 및 하부 식각 정지막(250) 및 페리 캡핑막(244)을 관통하여 페리 게이트 도전막(240)과 전기적으로 연결될 수 있다. 페리 게이트 컨택 플러그(271)는 분리 절연막(260)의 제2 부분(262)을 관통할 수 있다. 페리 게이트 컨택 플러그(271)의 바닥면은 예를 들어 제2 페리 도전막(242)에 배치될 수 있으나, 이에 제한되는 것은 아니다. 페리 게이트 컨택 플러그(271)의 바닥면은 제1 페리 도전막(241) 또는 제3 페리 도전막(243)에 배치될 있다. 페리 연결 배선(272)은 페리 게이트 컨택 플러그(271)와 연결될 수 있다.
비트 라인 컨택 플러그(281)는 분리 절연막(260), 하부 식각 정지막(250) 및 셀 라인 캡핑막(144)을 관통하여 셀 도전 라인(140)과 전기적으로 연결될 수 있다. 비트 라인 컨택 플러그(281)는 분리 절연막(260)의 제2 부분(262)을 관통할 수 있다. 비트 라인 컨택 플러그(281)의 바닥면은 예를 들어 제2 셀 도전막(142)에 배치될 수 있으나, 이에 제한되는 것은 아니다. 비트 라인 컨택 플러그(281)의 바닥면은 제1 셀 도전막(141) 또는 제3 셀 도전막(143)에 배치될 있다. 셀 연결 배선(282)은 분리 절연막(260) 상에 배치될 수 있다. 셀 연결 배선(282)은 비트 라인 컨택 플러그(281)와 연결될 수 있다.
페리 게이트 컨택 플러그(271), 페리 연결 배선(272), 비트 라인 컨택 플러그(281) 및 셀 연결 배선(282)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 중 적어도 하나를 포함할 수 있다.
페리 연결 배선(272) 및 셀 연결 배선(282)은 예를 들어 패드 분리 절연막(180)에 의해 분리될 수 있다. 페리 연결 배선(272) 및 셀 연결 배선(282)은 또 다른 예를 들어 패드 분리 절연막(180)외의 별도의 분리 절연막에 의해 분리될 수 있다.
상부 식각 정지막(292)은 패드 분리 절연막(180) 및 스토리지 패드(160) 상에 배치될 수 있다. 상부 식각 정지막(292)은 셀 영역(20)뿐만 아니라, 페리 영역(24)까지 연장될 수 있다. 상부 식각 정지막(292)은 페리 연결 배선(272) 및 셀 연결 배선(282) 상에 배치될 수 있다. 상부 식각 정지막(292)은 실리콘 질화막, 실리콘 탄질화막, 실리콘 붕소질화막(SiBN), 실리콘 산질화막, 실리콘 산탄화막 중 적어도 하나를 포함할 수 있다.
제2 페리 층간 절연막(293)은 상부 식각 정지막(292) 상에 배치될 수 있다. 제2 페리 층간 절연막(293)은 상부 전극(193)의 측벽을 덮을 수 있다. 제2 페리 층간 절연막(293)은 절연 물질을 포함할 수 있다.
셀 도전 라인(140)과 페리 게이트 도전막(240) 사이의 막이 실리콘 산화물을 포함하는 경우, 상기 막은 건식 식각 공정에 대해 내성이 떨어지기 때문에 셀 도전 라인(140)을 패터닝하는 과정(비트 라인(BL)을 패터닝하는 과정)에서 같이 식각될 수 있다. 예를 들어 도 2 또는 도 3과 같이 제2 방향(D2)으로 길게 연장되는 셀 도전 라인(140)을 형성하기 위해 프리 셀 도전 라인을 식각하는 과정에서 상기 막이 같이 식각될 수 있다. 또한 상기 막은 페리 게이트 컨택 플러그(271)와 비트 라인 컨택 플러그(281)를 형성하는 과정에서 같이 식각될 수 있다. 이에 따라 서로 인접하는 컨택 플러그(271, 281)가 전기적으로 연결될 수 있고, 반도체 메모리 장치의 신뢰성이 떨어질 수 있다.
하지만, 몇몇 실시예에 따른 반도체 메모리 장치에서, 셀 도전 라인(140)과 페리 게이트 도전막(240)은 산화막을 제외한 절연 물질을 포함하는 분리 절연막(260)에 의해 분리된다. 따라서 분리 절연막(260)은 건식 식각 공정에 대해 내성이 있기 때문에 셀 도전 라인(140)을 패터닝하는 과정 또는 페리 게이트 컨택 플러그(271)와 비트 라인 컨택 플러그(281)를 형성하는 과정에서 같이 식각되지 않을 수 있다. 이에 따라 반도체 메모리 장치의 신뢰성이 개선 또는 향상될 수 있다.
또한 몇몇 실시예에 따른 반도체 메모리 장치에서, 서로 최인접하는 셀 도전 라인(140)과 페리 게이트 도전막(240) 사이에는 단일막인 분리 절연막(260)만이 배치되며, 셀 라인 스페이서(150) 및 페리 스페이서(245)가 배치되지 않는다. 따라서 서로 최인접하는 셀 도전 라인(140)과 페리 게이트 도전막(240) 사이에 셀 라인 스페이서(150) 및 페리 스페이서(245)가 배치되는 경우에 비해 서로 최인접하는 셀 도전 라인(140)과 페리 게이트 도전막(240) 사이의 거리가 감소될 수 있다. 이에 따라 반도체 메모리 장치의 크기가 감소할 수 있다.
도 7 내지 도 10은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면들이다. 설명의 편의 상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 7 내지 도 10은 도 3의 A - A'를 따라 절단한 단면도들이다.
도 7을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 분리 절연막(260)의 제1 부분(261)은 페리 게이트 컨택 플러그(271) 및 비트 라인 컨택 플러그(281) 중 어느 하나와 접촉할 수 있다. 예를 들어, 분리 절연막(260)의 제1 부분(261)은 페리 게이트 컨택 플러그(271) 및 비트 라인 컨택 플러그(281) 중 어느 하나의 측벽의 적어도 일부와 접촉할 수 있다.
예를 들어, 제1 부분(261)은 비트 라인 컨택 플러그(281)의 측벽의 적어도 일부와 접촉할 수 있다.
도 8을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 분리 절연막(260)의 제1 부분(261)은 페리 게이트 컨택 플러그(271) 및 비트 라인 컨택 플러그(281)와 접촉할 수 있다. 예를 들어, 분리 절연막(260)의 제1 부분(261)은 페리 게이트 컨택 플러그(271) 및 비트 라인 컨택 플러그(281)의 측벽의 적어도 일부와 접촉할 수 있다.
예를 들어, 제1 부분(261)은 페리 게이트 컨택 플러그(271) 의 측벽의 적어도 일부 및 비트 라인 컨택 플러그(281)의 측벽의 적어도 일부와 접촉할 수 있다.
도 9를 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 분리 절연막(260)의 제1 부분(261)은 페리 게이트 컨택 플러그(271) 및 비트 라인 컨택 플러그(281) 중 어느 하나의 측벽의 적어도 일부 및 바닥면의 적어도 일부와 접촉할 수 있다.
예를 들어, 제1 부분(261)은 비트 라인 컨택 플러그(281)의 측벽의 적어도 일부 및 바닥면의 적어도 일부와 접촉할 수 있다.
또는 분리 절연막(260)의 제1 부분(261)은 페리 게이트 컨택 플러그(271) 및 비트 라인 컨택 플러그(281) 각각의 측벽의 적어도 일부 및 페리 게이트 컨택 플러그(271) 및 비트 라인 컨택 플러그(281) 각각의 바닥면의 적어도 일부와 접촉할 수 있다. 또는 분리 절연막(260)의 제1 부분(261)은 페리 게이트 컨택 플러그(271) 및 비트 라인 컨택 플러그(281) 중 어느 하나의 측벽의 적어도 일부와 접촉하고, 나머지 하나의 측벽의 적어도 일부 및 바닥면의 적어도 일부와 접촉할 수 있다.
도 10을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 분리 절연막(260)의 제2 부분(262)의 상면은 기판(100)을 향해 오목한 부분(260C)을 포함할 수 있다. 예를 들어, 오목한 부분(260C)은 제1 부분(261) 상에 형성될 수 있으나 이에 제한되는 것은 아니다. 오목한 부분(260C)은 제1 부분(261)과 제4 방향(D4)으로 중첩되지 않을 수 있다.
페리 연결 배선(272) 또는 셀 연결 배선(282)은 오목한 부분(260C)을 채울 수 있다.
도 11 내지 도 18은 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 1 내지 도 10을 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나, 생략한다. 참고적으로, 도 11 및 도 14 내지 도 18은 도 3의 A - A'를 따라 절단한 단면도들이고, 도 12는 도 3의 B - B'를 따라 절단한 단면도이고, 도 13은 도 3의 C - C'을 따라 절단한 단면도이다.
도 11 내지 도 13을 참조하면, 셀 영역(20), 페리 영역(24) 및 셀 영역 분리막(22)을 포함하는 기판(100)이 제공된다.
셀 게이트 구조체(110)는 셀 영역(20)의 기판(100) 내에 형성될 수 있다. 셀 게이트 구조체(110)는 제1 방향(D1)으로 길게 연장될 수 있다. 셀 게이트 구조체(110)는 셀 게이트 트렌치(115)와, 셀 게이트 절연막(111)과, 셀 게이트 전극(112)과, 셀 게이트 캡핑 패턴(113)과, 셀 게이트 캡핑 도전막(114)을 포함할 수 있다.
이어서, 셀 절연막(130)은 셀 영역(20) 상에 형성될 수 있다. 셀 절연막(130)은 페리 영역(24)의 기판(100)을 노출시킬 수 있다.
이어서, 셀 영역(20)의 기판(100) 상에, 셀 도전막 구조체(140p_ST)가 형성될 수 있다. 셀 도전막 구조체(140p_ST)는 셀 절연막(130) 상에 형성될 수 있다. 또한, 셀 도전막 구조체(140p_ST)와 기판(100) 사이에, 프리(pre) 비트 라인 컨택(146p)이 형성될 수 있다. 프리 비트 라인 컨택(146p)은 셀 도전막 구조체(140p_ST)와 기판(100)을 연결할 수 있다.
셀 도전막 구조체(140p_ST)는 셀 절연막(130) 상에 순차적으로 적층된 프리 셀 도전 라인(140p)과, 프리 셀 캡핑막(144p)을 포함할 수 있다. 프리 셀 도전 라인(140p)은 셀 절연막(130) 상에 순차적으로 적층된 제1 프리 셀 도전막(141p), 제2 프리 셀 도전막(142p) 및 제3 프리 셀 도전막(143p)을 포함할 수 있다. 프리 셀 캡핑막(144p)은 제3 프리 셀 도전막(143p) 상에 형성될 수 있다.
페리 영역(24)의 기판(100) 상에, 페리 게이트 절연막(230)이 형성될 수 있다. 최인접한 페리 게이트 절연막(230)은 셀 영역 분리막(22) 상으로 연장될 수 있다. 예를 들어 셀 도전막 구조체(140p_ST)와 최인접한 페리 게이트 절연막(230)은 셀 절연막(130)과 접촉할 수 있다. 셀 도전막 구조체(140p_ST)는 페리 게이트 절연막(230) 및 페리 영역(24)의 기판(100) 상으로 연장될 수 있다.
이어서, 페리 영역(24)의 기판(100) 상에 형성된 셀 도전막 구조체(140p_ST)가 식각되어 페리 게이트 도전막 및 페리 캡핑막이 형성될 수 있다. 페리 게이트 도전막 및 페리 캡핑막의 주변을 감싸는 페리 스페이서가 형성될 수 있다. 이에 따라 페리 영역(24) 상에 페리 게이트 구조체가 형성될 수 있다. 이 때, 셀 영역 분리막(22) 상으로 연장된 셀 도전막 구조체(140p_ST)는 식각 되지 않는다. 따라서 셀 도전막 구조체(140p_ST)는 셀 도전막 구조체(140p_ST)와 최인접한 페리 게이트 절연막(230) 상으로 연장되고, 셀 도전막 구조체(140p_ST)의 측벽 상에 페리 스페이서(245)가 형성된다.
이어서, 하부 식각 정지막(250)은 기판(100), 셀 도전막 구조체(140p_ST) 및 페리 영역(24) 상의 페리 게이트 구조체의 상에 형성될 수 있다. 하부 식각 정지막(250)은 셀 도전막 구조체(140p_ST)의 상면, 셀 도전막 구조체(140p_ST)의 측벽 상에 형성된 페리 스페이서(245) 및 페리 영역(24) 상의 페리 게이트 구조체의 프로파일을 따라 연장될 수 있다.
이어서, 하부 식각 정지막(250) 상에 제1 페리 층간 절연막(291)이 형성될 수 있다. 하부 식각 정지막(250)을 덮는 제1 페리 층간 절연막(291)을 형성한 뒤, 화학적 기계적 연마 공정(CMP)을 이용하여, 셀 도전막 구조체(140p_ST)의 상면과, 페리 게이트 구조체의 상면 상의 제1 페리 층간 절연막(291)을 제거할 수 있다. 이에 따라 셀 도전막 구조체(140p_ST)의 상면과, 페리 게이트 구조체의 상면 상의 하부 식각 정지막(250)은 노출된다.
도 14를 참조하면, 하부 식각 정지막(250) 및 제1 페리 층간 절연막(291) 상에 복수의 하드 마스크 패턴(301, 302, 303)이 형성될 수 있다. 복수의 하드 마스크 패턴(301, 302, 303)은 예를 들어 순서대로 적층된 제1 내지 제3 하드 마스크 패턴(301, 302, 303)을 포함할 수 있다. 제3 하드 마스크 패턴(303)은 개구부(304)를 포함할 수 있다. 개구부(304)는 셀 절연막(130)과 페리 게이트 절연막(230)이 접촉하는 부분과 제4 방향(D4)으로 중첩될 수 있다.
이어서, 복수의 하드 마스크 패턴(301, 302, 303)을 이용하여 패터닝 공정이 수행될 수 있다.
도 15를 참조하면, 도 14의 개구부(304)에 대응되는 개구부를 갖는 제1 하드 마스크 패턴(301)이 생성될 수 있다. 제1 하드 마스크 패턴(301)을 이용하여 하부 식각 정지막(250), 셀 도전막 구조체(140p_ST), 셀 절연막(130) 및 페리 게이트 절연막(230)이 식각될 수 있다.
도 16을 참조하면, 도 15의 제1 하드 마스크 패턴(301)을 이용한 식각 공정에 의해, 셀 도전막 구조체(140p_ST)가 분리될 수 있다. 이에 따라 셀 도전막 구조체(140p_ST)와 최인접한 페리 게이트 구조체(240ST)가 형성될 수 있다. 페리 게이트 구조체(240ST)는 페리 게이트 절연막(230), 페리 게이트 도전막(240) 및 페리 스페이서(245)를 포함할 수 있다.
이어서, 셀 도전막 구조체(140p_ST)와 페리 게이트 구조체(240ST)를 덮는 분리 절연막(260)이 형성될 수 있다. 분리 절연막(260)은 상기 식각 공정에 의해 형성되어 셀 도전막 구조체(140p_ST)와 페리 게이트 구조체(240ST)를 분리하는 트렌치를 채울 수 있다. 이에 따라 셀 도전막 구조체(140p_ST) 및 셀 도전막 구조체(140p_ST)와 최인접한 페리 게이트 구조체(240ST)를 분리하는 분리 절연막(260)이 형성될 수 있다.
이 때, 몇몇 실시예에 따라 분리 절연막(260)의 상면에 오목한 부분(260C)이 형성될 수 있다. 오목한 부분(260C)은 셀 도전막 구조체(140p_ST) 및 셀 도전막 구조체(140p_ST)와 최인접한 페리 게이트 구조체(240ST)를 분리하는 분리 절연막(260)의 폭에 따라 형성될 수 있다. 이 경우 도 10과 같은 분리 절연막(260)이 형성될 수 있다.
도 16 및 도 17을 참조하면, 몇몇 실시예에 따라, 분리 절연막(260)의 상면에 오목한 부분(260C)이 형성되지 않을 수 있다. 또는 몇몇 실시예에 따라 분리 절연막(260)의 일부가 식각되어 오목한 부분(260C)이 제거될 수 있다.
도 18을 참조하면, 분리 절연막(260)을 관통하는 제1 및 제2 관통홀(271H) 및 제2 관통홀(281H)이 형성될 수 있다. 제1 관통홀(271H)은 셀 도전막 구조체(140p_ST)의 종단 측에 형성될 수 있고, 제2 관통홀(281H)은 셀 도전막 구조체(140p_ST)와 최인접하는 페리 게이트 도전막(240)의 종단 측에 형성될 수 있다. 제1 관통홀(271H)은 분리 절연막(260) 및 셀 도전막 구조체(140p_ST)를 관통할 수 있고, 제2 관통홀(281H)은 분리 절연막(260) 및 페리 게이트 도전막(240)을 관통할 수 있다.
제1 관통홀(271H)의 바닥면은 제1 내지 제3 프리 셀 도전막(141p, 142p, 143p) 내에 배치될 수 있고, 제2 관통홀(281H)의 바닥면은 제1 내지 제3 페리 도전막(241, 242, 243) 내에 배치될 수 있다.
이어서 도 4 내지 도 6을 참조하면, 셀 도전막 구조체(140p_ST)와 하부 식각 정지막(250)을 패터닝하여, 제2 방향(D2)으로 길게 연장된 비트 라인 구조체(140ST)가 형성될 수 있다. 비트 라인 구조체(140ST)가 형성되는 동안, 비트 라인 컨택(146)이 형성될 수 있다.
셀 라인 스페이서(150)를 형성한 후, 펜스 패턴(170), 스토리지 컨택(120) 및 스토리지 패드(160)가 형성될 수 있다.
제1 관통홀(271H)을 채우는 페리 게이트 컨택 플러그(271)와, 분리 절연막(260) 상에 페리 게이트 컨택 플러그(271)와 연결되는 페리 연결 배선(272)이 형성될 수 있다. 제2 관통홀(281H)을 채우는 비트 라인 컨택 플러그(281)와, 분리 절연막(260) 상에 비트 라인 컨택 플러그(281)와 연결되는 셀 연결 배선(282)이 형성될 수 있다.
이어서, 상부 식각 정지막(292)이 형성될 수 있다. 또한 정보 저장부(190)가 형성될 수 있다.
즉, 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법에서, 도 14 내지 도 18을 이용하여 설명한 제조 공정은 비트 라인 구조체(140ST)를 형성하기 전에 수행될 수 있다.
도 19 내지 도 26은 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 1 내지 도 18을 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나, 생략한다. 참고적으로, 도 19, 도 21, 도 23 및 도 25는 도 3의 B - B'를 따라 절단한 단면도이도, 도 20, 도 22, 도 24 및 도 26은 도 3의 C - C'을 따라 절단한 단면도이다.
몇몇 실시예들에 따른 반도체 메모리 장치의 제조 방법에서, 도 14 내지 도 18을 이용하여 설명한 제조 공정은 정보 저장부(190)를 형성하기 전에 수행될 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법에서. 도 14 내지 도 18을 이용하여 설명한 제조 공정은 비트 라인 구조체(140ST)를 형성하고 셀 라인 스페이서(150)를 형성하기 전에 수행될 수 있다.
예를 들어, 도 11, 도 19 및 도 20을 참조하면, 셀 도전막 구조체(140p_ST)와 하부 식각 정지막(250)을 패터닝하여, 제2 방향(D2)으로 길게 연장된 비트 라인 구조체(140ST)가 형성될 수 있다. 비트 라인 구조체(140ST)가 형성되는 동안, 비트 라인 컨택(146)이 형성될 수 있다. 이어서 도 14 내지 도 18을 이용하여 설명한 제조 공정이 진행될 수 있다. 이어서, 셀 라인 스페이서(150), 펜스 패턴(170), 스토리지 컨택(120), 스토리지 패드(160), 페리 게이트 컨택 플러그(271), 페리 연결 배선(272), 비트 라인 컨택 플러그(281), 셀 연결 배선(282), 상부 식각 정지막(292) 및 정보 저장부(190)가 형성될 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법에서. 도 14 내지 도 18을 이용하여 설명한 제조 공정은 셀 라인 스페이서(150)를 형성하고 펜스 패턴(170)을 형성하기 전에 수행될 수 있다.
예를 들어, 도 11, 도 21 및 도 22를 참조하면, 도 19 및 도 20과 같이 비트 라인 구조체(140ST) 및 비트 라인 컨택(146)이 형성된 후, 셀 라인 스페이서(150)가 형성될 수 있다. 이어서 도 14 내지 도 18을 이용하여 설명한 제조 공정이 진행될 수 있다. 이어서, 펜스 패턴(170), 스토리지 컨택(120), 스토리지 패드(160), 페리 게이트 컨택 플러그(271), 페리 연결 배선(272), 비트 라인 컨택 플러그(281), 셀 연결 배선(282), 상부 식각 정지막(292) 및 정보 저장부(190)가 형성될 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법에서. 도 14 내지 도 18을 이용하여 설명한 제조 공정은 펜스 패턴(170)을 형성하고 스토리지 컨택(120)을 형성하기 전에 수행될 수 있다.
예를 들어, 도 11, 도 23 및 도 24를 참조하면, 도 21 및 도 22와 같이 비트 라인 구조체(140ST), 비트 라인 컨택(146) 및 셀 라인 스페이서(150)가 형성된 후, 펜스 패턴(170)이 형성될 수 있다. 이어서 도 14 내지 도 18을 이용하여 설명한 제조 공정이 진행될 수 있다. 이어서, 스토리지 컨택(120), 스토리지 패드(160), 페리 게이트 컨택 플러그(271), 페리 연결 배선(272), 비트 라인 컨택 플러그(281), 셀 연결 배선(282), 상부 식각 정지막(292) 및 정보 저장부(190)가 형성될 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법에서. 도 14 내지 도 18을 이용하여 설명한 제조 공정은 스토리지 컨택(120)을 형성하고 스토리지 패드(160)를 형성하기 전에 수행될 수 있다.
예를 들어, 도 11, 도 25 및 도 26을 참조하면, 도 23 및 도 24와 같이 비트 라인 구조체(140ST), 비트 라인 컨택(146), 셀 라인 스페이서(150) 및 펜스 패턴(170)이 형성된 후, 스토리지 컨택(120)이 형성될 수 있다. 이어서 도 14 내지 도 18을 이용하여 설명한 제조 공정이 진행될 수 있다. 이어서, 스토리지 패드(160), 페리 게이트 컨택 플러그(271), 페리 연결 배선(272), 비트 라인 컨택 플러그(281), 셀 연결 배선(282), 상부 식각 정지막(292) 및 정보 저장부(190)가 형성될 수 있다.
도 27 및 도 28은 도 14의 하드 마스크 패턴을 설명하기 위한 도면들이다.
도 14, 도 15 및 도 27을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법에서, 제3 하드 마스크 패턴(303)은 개구부(304)를 포함할 수 있다. 개구부(304)는 링 형상을 가질 수 있다. 개구부(304)는 셀 영역(20)의 주위를 따라 형성될 수 있다. 개구부(304)는 셀 영역(20)과 추후 형성되는 페리 게이트 도전막(240) 사이에 형성될 수 있다. 개구부(304)를 통해 식각된 부분에 분리 절연막(260)이 형성될 수 있다. 즉, 분리 절연막(260)은 셀 영역(20)의 주위를 따라 형성될 수 있다.
도 14, 도 15 및 도 28을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법에서, 제3 하드 마스크 패턴(303)의 개구부(304)는 슬릿 형상을 가질 수 있다. 개구부(304)는 셀 영역(20)의 서로 반대되는 양측벽상에 형성될 수 있다. 개구부(304)는 추후 비트 라인 구조체(140ST)가 길게 연장되는 방향인 제2 방향(D2)으로 반대되는 셀 영역(20)의 양측벽과 추후 형성되는 페리 게이트 도전막(240) 사이에 형성될 수 있다. 셀 영역(20)의 제1 방향(D1)으로의 반대되는 양측벽과 페리 게이트 도전막(240)은 페리 영역(24)의 기판(100) 상의 페리 게이트 도전막이 형성되는 것과 동시에 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 게이트 구조체 120: 스토리지 컨택
130: 셀 절연막 140: 셀 도전 라인
140ST: 비트 라인 구조체 150: 셀 라인 스페이서
160: 스토리지 패드 170: 펜스 패턴
180: 패드 분리 절연막 190: 정보 저장부
230: 페리 게이트 절연막 240: 페리 게이트 도전막
240ST: 페리 게이트 구조체 245: 페리 스페이서
260: 분리 절연막 271: 페리 게이트 컨택 플러그
281: 비트 라인 컨택 플러그

Claims (10)

  1. 셀 영역 및 상기 셀 영역의 주변을 따라 형성된 페리 영역을 포함하는 기판;
    상기 기판 내에, 상기 셀 영역의 둘레를 따라 형성되어 상기 셀 영역을 정의하는 셀 영역 분리막;
    상기 셀 영역 상에 배치되고 상기 셀 영역 분리막 상에 배치된 측벽을 포함하는 셀 도전 라인;
    상기 페리 영역 상에 배치되고 상기 셀 영역 분리막 상에 배치된 측벽을 포함하는 페리 게이트 도전막; 및
    상기 셀 영역 분리막 상에, 상기 셀 도전 라인의 측벽 및 상기 페리 게이트 도전막의 측벽과 접촉하는 분리 절연막을 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 분리 절연막은 단일막인 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 셀 도전 라인의 측벽과 상기 페리 게이트 도전막의 측벽은 최인접하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 셀 도전 라인은 상기 셀 도전 라인이 연장되는 방향으로의 제1 측벽을 포함하고,
    상기 분리 절연막은 상기 제1 측벽과 접촉하는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 페리 게이트 도전막은, 상기 분리 절연막과 접촉하는 제1 측벽과, 상기 제1 측벽과 반대되는 제2 측벽을 포함하고,
    상기 페리 게이트 도전막의 상기 제2 측벽 상에 배치되고, 상기 페리 게이트 도전막의 상기 제1 측벽 상에 배치되지 않는 페리 스페이서를 더 포함하는 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 분리 절연막은, 상기 셀 도전 라인의 측벽 및 상기 페리 게이트 도전막의 측벽과 접촉하는 제1 부분과, 상기 셀 도전 라인의 상면의 적어도 일부와 상기 페리 게이트 도전막의 상면의 적어도 일부를 따라 연장되는 제2 부분을 포함하고,
    상기 분리 절연막의 상기 제2 부분을 관통하여 상기 셀 도전 라인과 전기적으로 연결되는 비트 라인 컨택 플러그와.
    상기 분리 절연막의 상기 제2 부분을 관통하여 상기 페리 게이트 도전막과 전기적으로 연결되는 게이트 라인 컨택 플러그를 더 포함하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    상기 분리 절연막의 상기 제1 부분은 상기 비트 라인 컨택 플러그 및 상기 게이트 라인 컨택 플러그와 이격되는 반도체 메모리 장치.
  8. 제 6항에 있어서,
    상기 분리 절연막의 상기 제1 부분은 상기 비트 라인 컨택 플러그 및 상기 게이트 라인 컨택 플러그 중 적어도 하나와 접촉하는 반도체 메모리 장치.
  9. 제 1항에 있어서,
    상기 분리 절연막은 상기 셀 영역의 주위를 따라 형성되는 반도체 메모리 장치.
  10. 셀 영역 및 상기 셀 영역의 주변을 따라 형성된 페리 영역을 포함하는 기판;
    상기 셀 영역 상에 배치되는 셀 도전 라인;
    상기 페리 영역 상에, 상기 셀 도전 라인과 제1 방향으로 반대되는 제1 측벽과 상기 제1 측벽과 상기 제1 방향으로 반대되는 제2 측벽을 포함하는 페리 게이트 도전막;
    상기 제1 측벽 상에 배치되지 않고, 상기 제2 측벽 상에 배치되는 페리 스페이서; 및
    상기 셀 도전 라인과 상기 제1 측벽 사이를 채우는 분리 절연막을 포함하는 반도체 메모리 장치.
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