KR102482061B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

매몰 컨택이 형성되는 리세스의 바닥면의 프로 파일을 조정하여, 신뢰성 및 성능을 개선할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판, 상기 기판 내에 형성된 소자 분리막, 상기 기판 내에 형성된 제1 게이트 구조체, 상기 제1 게이트 구조체의 적어도 일측에, 상기 기판 및 상기 소자 분리막 내에 형성되고, 상부와 하부를 포함하는 리세스로, 상기 리세스의 하부는 상기 기판 내에 형성되고, 상기 리세스의 상부는 상기 기판 및 상기 소자 분리막에 걸쳐 형성되는 리세스, 상기 리세스를 채우는 매몰 컨택, 및 상기 매몰 컨택과 전기적으로 연결되는 정보 저장부를 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 좀 더 구체적으로, 상호 교차하는 다수의 배선 라인들 및 매몰 컨택들을 구비하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다.
고도로 스케일링(scaling)된 반도체 소자에서, 복수의 배선 라인과 이들 사이에 개재되는 복수의 매몰 컨택(Buried Contact: BC)을 형성하는 공정이 점차 복잡해지고 어려워지고 있다.
본 발명이 해결하려는 과제는, 매몰 컨택이 형성되는 리세스의 바닥면의 프로 파일을 조정하여, 신뢰성 및 성능을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 매몰 컨택이 형성되는 리세스의 바닥면의 프로 파일을 조정하여, 신뢰성 및 성능을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판; 상기 기판 내에 형성된 소자 분리막; 상기 기판 내에 형성된 제1 게이트 구조체; 상기 제1 게이트 구조체의 적어도 일측에, 상기 기판 및 상기 소자 분리막 내에 형성되고, 상부와 하부를 포함하는 리세스로, 상기 리세스의 하부는 상기 기판 내에 형성되고, 상기 리세스의 상부는 상기 기판 및 상기 소자 분리막에 걸쳐 형성되는 리세스; 상기 리세스를 채우는 매몰 컨택; 및 상기 매몰 컨택과 전기적으로 연결되는 정보 저장부를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판; 상기 기판 내에 형성된 소자 분리막; 상기 기판 및 상기 소자 분리막 내에 형성되고, 상기 기판과 수직으로 중첩되는 제1 부분과, 상기 소자 분리막과 수직으로 중첩되는 제2 부분을 포함하는 리세스로, 상기 리세스의 제1 부분의 깊이는 상기 리세스의 제2 부분의 깊이보다 크고, 상기 리세스의 제2 부분의 바닥면은 상기 기판의 상면보다 낮은 리세스; 상기 리세스를 채우는 매몰 컨택; 및 상기 매몰 컨택과 전기적으로 연결되는 커패시터를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 내의 소자 분리막; 상기 기판 및 상기 소자 분리막 내에, 상기 기판과 상기 소자 분리막을 가로지르고, 제1 방향으로 연장되는 복수의 워드 라인; 상기 기판 및 상기 소자 분리막 상에, 상기 제1 방향과 다른 제2 방향으로 연장되어 상기 워드 라인과 교차하는 복수의 비트 라인; 인접하는 상기 워드 라인 사이 및 인접하는 상기 비트 라인 사이에, 상기 기판 및 상기 소자 분리막과 중첩되는 매립 컨택으로, 상기 기판과 중첩되는 상기 매립 컨택의 높이는 상기 소자 분리막과 중첩되는 상기 매립 컨택의 높이보다 큰 매립 컨택; 및 상기 매립 컨택과 전기적으로 연결되는 커패시터를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 내에 활성 영역을 정의하는 소자 분리막; 상기 기판 내에 서로 인접하여 형성되는 제1 게이트 구조체 및 제2 게이트 구조체; 상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이의 상기 기판과 전기적으로 연결되는 다이렉트 컨택; 상기 다이렉트 컨택 상의 비트 라인; 상기 기판 및 상기 소자 분리막 내에 형성되고, 상기 기판과 수직으로 중첩되는 제1 부분과, 상기 소자 분리막과 수직으로 중첩되는 제2 부분을 포함하는 리세스로, 상기 리세스의 제1 부분의 깊이는 상기 리세스의 제2 부분의 깊이보다 큰 리세스; 상기 리세스를 채우는 매몰 컨택으로, 상기 매몰 컨택과 상기 다이렉트 컨택 사이에 상기 제1 게이트 구조체가 위치하는 매몰 컨택; 및 상기 매몰 컨택과 전기적으로 연결되는 커패시터를 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 실리콘 기판 내에 소자 분리막을 형성하고, 상기 기판 및 상기 소자 분리막 내에, 제1 방향으로 연장되는 복수의 워드 라인을 형성하고, 상기 기판 상에 상기 제1 방향과 다른 제2 방향으로 연장되는 복수의 비트 라인을 형성하고, 인접하는 상기 워드 라인 사이 및 인접하는 상기 비트 라인 사이에, 상기 기판 및 상기 소자 분리막을 제거하여 상기 기판 및 상기 소자 분리막 내에 리세스를 형성하고, 상기 리세스를 채우는 매립 컨택을 형성하고, 상기 매립 컨택 상에, 상기 매립 컨택과 전기적으로 연결되는 커패시터를 형성하는 것을 포함하고, 상기 리세스는 상기 기판과 수직으로 중첩되는 제1 부분과, 상기 소자 분리막과 수직으로 중첩되는 제2 부분을 포함하고, 상기 기판의 상면으로부터 상기 리세스의 제1 부분의 바닥면까지의 깊이는 상기 기판의 상면으로부터 상기 리세스의 제2 부분의 바닥면까지의 깊이보다 크다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 개략적인 레이아웃이다.
도 2는 도 1의 I - I를 따라서 절단한 단면도이다.
도 3은 도 2의 P 영역을 확대하여 도시한 도면이다.
도 4는 도 1의 II - II를 따라서 절단한 단면도이다.
도 5는 도 1의 III - III를 따라서 절단한 단면도이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8a 내지 도 17b는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 18a 및 도 18b는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 개략적인 레이아웃이다. 도 2는 도 1의 I - I를 따라서 절단한 단면도이다. 도 3은 도 2의 P 영역을 확대하여 도시한 도면이다. 도 4는 도 1의 II - II를 따라서 절단한 단면도이다. 도 5는 도 1의 III - III를 따라서 절단한 단면도이다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에 관한 도면에서, 예시적으로 DRAM(Dynamic Random Access Memory)이 도시되었지만, 이에 제한되는 것은 아니다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 복수의 활성 영역(ACT)을 포함할 수 있다. 활성 영역(ACT)은 기판(도 2의 100) 내에 형성된 소자 분리막(도 2의 105)에 의해 정의될 수 있다.
반도체 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다.
활성 영역(ACT) 상에, 활성 영역(ACT)을 가로질러 제1 방향(X)으로 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다.
워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제2 방향(Y)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 연장될 수 있다.
비트 라인(BL)은 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
일부 실시예에서, 비트 라인(BL)은 각각 3F의 피치(pitch)를 가지고 서로 평행하게 배치될 수 있다. 또한, 워드 라인(WL)은 각각 2F의 피치를 가지고 서로 평행하게 배치될 수 있다.
여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 의미할 수 있다. 상술한 것과 같은 피치 간격으로 비트 라인(BL)과 워드 라인(WL)이 배치되는 경우, 반도체 장치는 6F2의 단위 셀 사이즈를 갖는 메모리 셀을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치는 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 매몰 컨택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다.
여기서, 다이렉트 컨택(DC)은 활성 영역(ACT)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 매몰 콘택(BC)은 활성 영역(ACT)을 커패시터의 하부 전극(도 2의 191)에 연결시키는 컨택을 의미할 수 있다.
배치 구조상, 매몰 컨택(BC)과 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 커패시터의 하부 전극(도 2의 191)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(LP)가 도입될 수 있다.
랜딩 패드(LP)는 활성 영역(ACT)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 커패시터의 하부 전극 사이에 배치될 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 랜딩 패드(LP)는 매몰 컨택(BC)과 커패시터의 하부 전극 사이에 배치될 수 있다. 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 활성 영역(ACT)과 커패시터 하부 전극 사이의 컨택 저항이 감소될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 다이렉트 컨택(DC)은 활성 영역(ACT)의 중앙 부분으로 배치될 수 있다. 매몰 컨택(BC)은 활성 영역(ACT)의 양 끝단 부분으로 배치될 수 있다.
매몰 컨택(BC)이 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 활성 영역(ACT)의 양 끝단에 인접하여 매몰 콘택(BC)과 일부 오버랩되게 배치될 수 있다.
다르게 설명하면, 매몰 컨택(BC)은 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 활성 영역(ACT) 및 소자 분리막(도 2의 105)과 중첩되도록 형성될 수 있다.
워드 라인(WL)은 기판(100) 내에 매몰된 구조로 형성될 수 있다. 워드 라인(WL)은 다이렉트 컨택(DC)이나 매몰 컨택(BC) 사이의 활성 영역(ACT)을 가로질러 배치될 수 있다.
도시된 것과 같이, 2개의 워드 라인(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 활성 영역(ACT)이 사선 형태로 배치됨으로써, 워드 라인(WL)은 활성 영역(ACT)과 90도 미만의 각도를 가질 수 있다.
다이렉트 컨택(DC) 및 매몰 컨택(BC)은 대칭적으로 배치될 수 있다. 이로 인해, 다이렉트 컨택(DC) 및 매몰 컨택(BC)은 제1 방향(X) 및 제2 방향(Y)을 따라 일 직선 상에 배치될 수 있다.
한편, 다이렉트 컨택(DC) 및 매몰 컨택(BC)과 달리, 랜딩 패드(LP)는 비트 라인(BL)이 연장하는 제2 방향(Y)으로 지그재그 형태(L1)로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제1 방향(X)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되게 배치될 수 있다.
예를 들어, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되고, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
도 1 내지 도 5를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 소자 분리막(105)과, 복수의 게이트 구조체(110)과, 복수의 배선 도전막(140)과, 비트 라인 컨택(146)과, 스토리지 컨택(120)과, 정보 저장부(190)를 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하의 설명에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
소자 분리막(105)은 기판(100) 내에 형성될 수 있다. 소자 분리막(105)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 소자 분리막(105)은 기판(100) 내에 활성 영역(ACT)을 정의할 수 있다.
소자 분리막(105)에 의해 정의된 활성 영역(ACT)는 도 1에서 도시된 것과 같이 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 활성 영역(ACT)는 소자 분리막(105) 내에 형성되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 활성 영역(ACT)는 소자 분리막(105) 상에 형성되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 즉, 활성 영역(ACT)는 제1 방향(X) 및 제2 방향(Y)에 대해 소정의 각도를 갖는 제3 방향으로 연장될 수 있다.
소자 분리막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 소자 분리막(105)은 실리콘 산화막을 포함하는 것으로 설명한다.
도 2, 도 4 및 도 5에서, 소자 분리막(105)은 하나의 절연막으로 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 4 및 도 5에서, 소자 분리막(105)의 상면과, 기판(100)의 상면은 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
게이트 구조체(110)는 기판(100) 및 소자 분리막(105) 내에 형성될 수 있다. 게이트 구조체(110)는 소자 분리막(105) 및 소자 분리막(105)에 의해 정의된 활성 영역(ACT)를 가로질러 형성될 수 있다. 즉, 하나의 게이트 구조체(110)는 게이트 구조체(110)가 연장되는 방향(X)에 위치하는 기판(100) 및 소자 분리막(105) 내에 형성될 수 있다.
도 1의 인접하는 비트 라인(BL) 사이를 제2 방향(Y)을 따라 자른 단면인 도 4에서, 인접하는 제1 및 제2 게이트 구조체(110_1, 110_2) 중 하나는 소자 분리막(105) 내에 형성되고, 다른 하나는 기판(100) 내에 형성될 수 있다.
또한, 활성 영역(ACT)이 연장되는 방향으로 자른 도 5에서, 인접하는 제1 및 제2 게이트 구조체(110_1, 110_2)는 소자 분리막(105)에 의해 정의되는 하나의 활성 영역(ACT)의 기판(100) 내에 형성될 수 있다.
게이트 구조체(110)는 기판(100) 및 소자 분리막(105) 내에 형성된 게이트 트렌치(114)와, 게이트 절연막(111)과, 게이트 전극(112)과, 게이트 캡핑 패턴(113)을 포함할 수 있다. 여기에서, 게이트 전극(112)은 워드 라인(WL)에 대응될 수 있다.
게이트 절연막(111)은 게이트 트렌치(114)의 측벽 및 바닥면을 따라 연장될 수 있다. 게이트 절연막(111)은 게이트 트렌치(114)의 적어도 일부의 프로파일을 따라 연장될 수 있다.
게이트 절연막(111)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.
상술한 고유전율 물질은 산화물을 중심으로 설명하였지만, 이와 달리, 고유전율 물질은 상술한 금속성 물질(일 예로, 하프늄)의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
게이트 전극(112)은 게이트 절연막(111) 상에 형성될 수 있다. 게이트 전극(112)은 게이트 트렌치(114)의 일부를 채울 수 있다.
게이트 전극(112)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 전극(112)은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질 중 금속성을 갖는 물질들이 산화된 형태를 포함할 수도 있다.
게이트 캡핑 패턴(113)은 게이트 전극(112) 상에 형성될 수 있다. 게이트 캡핑 패턴(113)은 게이트 전극(112)이 형성된 나머지의 게이트 트렌치(114)를 채울 수 있다. 게이트 캡핑 패턴(113)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 4 및 도 5에서, 게이트 캡핑 패턴(113)의 상면과, 소자 분리막(105)의 상면과, 기판(100)의 상면은 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
또한, 게이트 절연막(111)은 게이트 캡핑 패턴(113)의 측벽을 따라 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 4에서, 기판(100) 내에 형성된 제1 게이트 구조체(110_1)의 최하부의 위치는 소자 분리막(105) 내에 형성된 제2 게이트 구조체(110_2)의 최하부의 위치는 다를 수 있다. 예를 들어, 정보 저장부(190)로부터 제1 게이트 구조체(110_1)의 최하부까지의 거리는 정보 저장부(190)로부터 제2 게이트 구조체(110_2)의 최하부까지의 거리보다 작을 수 있다.
게이트 트렌치(114)를 형성하는 공정에서, 기판(100)의 식각율과, 소자 분리막(105)의 식각율이 상이함으로 인해, 기판(100) 내에 형성된 제1 게이트 구조체(110_1)의 최하부의 위치는 소자 분리막(105) 내에 형성된 제2 게이트 구조체(110_2)의 최하부의 위치는 다를 수 있다.
도시되지 않았지만, 제1 및 제2 게이트 구조체(110_1, 110_2)는 기판(100) 및 소자 분리막(105)을 가로질러 형성되므로, 각각의 제1 및 제2 게이트 구조체(110_1, 110_2)의 바닥면은 정보 저장부(190)로부터 멀어졌다 가까워지는 요철 형태를 가질 수 있다.
도시되지 않았지만, 게이트 구조체(110)의 적어도 일측에는 불순물 도핑 영역이 형성될 수 있다. 불순물 도핑 영역은 트랜지스터의 소오스/드레인 영역일 수 있다.
배선 도전막(140)은 게이트 구조체(110)가 형성된 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 배선 도전막(140)은 소자 분리막(105) 및 소자 분리막(105)에 의해 정의된 활성 영역(ACT)과 교차할 수 있다.
즉, 하나의 배선 도전막(140)은 배선 도전막(140)이 연장되는 방향(Y)에 위치하는 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 배선 도전막(140)은 게이트 구조체(110)와 교차되도록 형성될 수 있다. 여기에서, 배선 도전막(140)은 비트 라인(BL)에 대응될 수 있다.
배선 도전막(140)은 단일막일 수도 있으나, 도시된 것과 같이 다중막일 수도 있다. 배선 도전막(140)이 다중막일 경우, 배선 도전막(140)은 예를 들어, 제1 도전막(141), 제2 도전막(142) 및 제3 도전막(143)을 포함할 수 있지만, 이에 제한되는 것은 아니다. 제1 내지 제3 도전막(141, 142, 143)은 기판(100) 및 소자 분리막(105) 상에 순차적으로 적층될 수 있다.
제1 내지 제3 도전막(141, 142, 143)은 각각 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 도전막(141)은 도핑된 반도체 물질을 포함하고, 제2 도전막(142)는 도전성 실리사이드 화합물을 포함하고, 제3 도전막(143)은 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
비트 라인 컨택(146)은 배선 도전막(140)과 기판(100) 사이에 형성될 수 있다. 즉, 배선 도전막(140)은 비트 라인 컨택(146) 상에 형성될 수 있다.
예를 들어, 비트 라인 컨택(146)은 배선 도전막(140)이 긴 아일랜드 형상을 갖는 활성 영역(ACT)의 가운데 부분과 교차하는 지점에 형성될 수 있다. 비트 라인 컨택(146)은 활성 영역(ACT)의 중심 부분의 기판(100)과 배선 도전막(140) 사이에 형성될 수 있다.
비트 라인 컨택(146)은 배선 도전막(140)과 기판(100)을 전기적으로 연결할 수 있다. 좀 더 구체적으로, 비트 라인 컨택(146)은 인접하는 게이트 구조체(110) 사이의 기판(100)의 불순물 도핑 영역과 배선 도전막(140)을 전기적으로 연결할 수 있다. 여기에서, 비트 라인 컨택(146)은 다이렉트 컨택(DC)에 대응될 수 있다.
예를 들어, 도 5에서, 게이트 구조체(110)의 상면으로부터 비트 라인 컨택(146)의 바닥면까지의 깊이는 게이트 구조체(110)의 상면으로부터 게이트 캡핑 패턴(113)의 하면까지의 깊이보다 작다.
비트 라인 컨택(146)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
도 1의 인접하는 워드 라인(WL) 사이를 제1 방향(X)을 따라 자른 단면인 도 2에서, 인접하는 제1 및 제2 배선 도전막(140_1, 140_2) 중 하나는 소자 분리막(105) 상에 형성되고, 다른 하나는 소자 분리막(105)에 의해 정의된 활성 영역(ACT)인 기판(100) 상에 형성될 수 있다.
제1 방향(X)으로 자른 단면도에서, 인접하는 제1 및 제2 배선 도전막(140_1, 140_2) 사이에, 소자 분리막(105)과 기판(100)에 포함된 활성 영역(ACT)이 배치될 수 있다.
비트 라인 컨택(146)이 형성되지 않는 소자 분리막(105) 상의 제2 배선 도전막(140_2)은 제1 내지 제3 도전막(141, 142, 143)을 포함할 수 있다. 비트 라인 컨택(146)이 형성된 기판(100) 상의 제1 배선 도전막(140_1)은 예를 들어, 제2 도전막(142) 및 제3 도전막(143)을 포함할 수 있다. 비트 라인 컨택(146)의 일부가 제2 배선 도전막(140_2)의 제1 도전막(141)이 형성되는 위치에 배치될 수 있기 때문이다. 이에 대한 설명은 제조 방법을 통해 설명한다.
한편, 제2 방향(Y)으로 길게 연장되는 제1 배선 도전막(140_1) 중 비트 라인 컨택(146)이 형성되지 않는 소자 분리막(105) 상의 제1 배선 도전막(140_1)은 제2 배선 도전막(140_2)과 같이 제1 내지 제3 도전막(141, 142, 143)을 포함할 수 있다.
비트 라인 컨택(146)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 예를 들어, 비트 라인 컨택(146)은 도핑된 반도체 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
배선 캡핑막(144)은 배선 도전막(140) 상에 배치되어 제2 방향(Y)으로 연장될 수 있다. 이 때, 배선 캡핑막(144)은 실리콘 질화막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
배선 도전막(140)과 배선 캡핑막(144)는 비트 라인 구조체(145)에 포함될 수 있다. 인접하는 비트 라인 구조체(145) 사이의 공간은 기판(100) 및 소자 분리막(105)과 수직적으로 중첩될 수 있다.
셀 절연막(130)은 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 좀 더 구체적으로, 셀 절연막(130)은 비트 라인 컨택(146)이 형성되지 않는 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 셀 절연막(130)은 기판(100) 및 배선 도전막(140) 사이와, 소자 분리막(105) 및 배선 도전막(140) 사이에 형성될 수 있다.
셀 절연막(130)은 단일막일 수 있으나, 도시된 것처럼, 셀 절연막(130)은 제1 셀 절연막(131) 및 제2 셀 절연막(132)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 셀 절연막(131)은 산화막을 포함할 수 있고, 제2 셀 절연막(132)은 질화막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
배선 스페이서(150)은 배선 도전막(140) 및 배선 캡핑막(144)의 측벽 상에 배치될 수 있다. 구체적으로, 배선 스페이서(150)는 비트 라인 컨택(146)이 형성된 배선 도전막(140)의 부분에서 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 배선 스페이서(150)은 배선 도전막(140) 및 배선 캡핑막(144)의 측벽 상에서 제2 방향(Y)으로 연장될 수 있다.
그러나, 비트 라인 컨택(146)이 형성되지 않은 배선 도전막(140)의 나머지 부분에서, 배선 스페이서(150)는 셀 절연막(130) 상에 형성될 수 있다. 배선 스페이서(150)는 배선 도전막(140) 및 배선 캡핑막(144)의 측벽 상에서 제2 방향(Y)으로 연장될 수 있다.
배선 스페이서(150)는 단일막일 수 있으나, 도시된 것처럼, 배선 스페이서(150)는 제1 스페이서(151) 및 제2 스페이서(152)를 포함하는 다중막일 수도 있다. 예를 들어, 제1 및 제2 스페이서(151, 152)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air), 및 이들의 조합을 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연막(170)은 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 제1 층간 절연막(170)은 기판(100) 및 소자 분리막(105) 내에 형성된 게이트 구조체(110)와 중첩되도록 형성될 수 있다.
제1 층간 절연막(170)은 게이트 구조체(110) 상에 형성되고, 제1 방향(X)을 따라 길게 연장될 수 있다. 제1 층간 절연막(170)은 제2 방향(Y)으로 연장되는 비트 라인 구조체(145)와 교차할 수 있다. 인접하는 제1 층간 절연막(170) 사이의 공간은 기판(100) 및 소자 분리막(105)과 수직적으로 중첩될 수 있다.
제1 층간 절연막(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(170)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 5에서, 기판(100)의 상면으로부터 제1 층간 절연막(170)의 상면까지의 높이는 기판(100)의 상면으로부터 비트 라인 구조체(145)의 상면까지의 높이보다 낮은 것으로 도시되었지만, 이에 제한되는 것은 아니다.
매몰 컨택 리세스(125)는 인접하는 게이트 구조체(110) 사이 및 인접하는 배선 도전막(140) 사이의 기판(100) 및 소자 분리막(105) 내에 형성될 수 있다. 매몰 컨택 리세스(125)는 기판(100) 및 소자 분리막(105)에 걸쳐 형성될 수 있다.
매몰 컨택 리세스(125)는 게이트 구조체(110)의 적어도 일측에 형성될 수 있다. 또한, 매몰 컨택 리세스(125)는 배선 도전막(140)의 적어도 일측에 형성될 수 있다.
도 2에 의해 도시된 단면도에서, 소자 분리막(105)은 제1 영역(105_1) 및 제2 영역(105_2)를 포함할 수 있다. 소자 분리막의 제1 영역(105_1) 및 소자 분리막의 제2 영역(105_2)는 서로 인접하고, 서로 간에 분리될 수 있다. 인접하는 제1 및 제2 배선 도전막(140_1, 140_2) 중 비트 라인 컨택(146)과 연결된 제1 배선 도전막(140_1)은 기판(100) 상에 형성될 수 있다. 제2 배선 도전막(140_2)는 소자 분리막의 제2 영역(105_2) 상에 형성될 수 있다.
인접하는 제1 및 제2 배선 도전막(140_1, 140_2) 사이에, 기판(100) 및 소자 분리막의 제1 영역(105_1)이 배치될 수 있다. 도 2에서, 매몰 컨택 리세스(125)는 소자 분리막의 제1 영역(105_1)과, 소자 분리막의 제1 영역(105_1) 및 소자 분리막의 제2 영역(105_2) 사이의 기판(100) 내에 형성될 수 있다.
매몰 컨택 리세스(125)는 상부(125U)와 하부(125L)을 포함할 수 있다. 매몰 컨택 리세스의 상부(125U)는 기판(100) 및 소자 분리막(105)에 걸쳐 형성될 수 있다. 반면, 매몰 컨택 리세스의 하부(125L)는 기판(100) 내에 형성되지만, 소자 분리막(105) 내에 형성되지 않는다.
다르게 설명하면, 매몰 컨택 리세스(125)는 기판(100)과 수직으로 중첩되는 제1 부분(125a)와, 소자 분리막(105)과 수직으로 중첩되는 제2 부분(125b)을 포함한다. 매몰 컨택 리세스(125)는 매몰 컨택 리세스의 제1 부분(125a)의 바닥면과, 매몰 컨택 리세스의 제2 부분(125b)의 바닥면을 연결하고, 소자 분리막(105)에 의해 정의되는 연결 측벽을 포함한다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 매몰 컨택 리세스의 제1 부분(125a)의 깊이(h11)은 매몰 컨택 리세스의 제2 부분(125b)의 깊이(h21)보다 깊다. 즉, 게이트 구조체(110)의 상면으로부터 매몰 컨택 리세스의 제1 부분(125a)의 바닥면까지의 깊이(h11)은 게이트 구조체(110)의 상면으로부터 매몰 컨택 리세스의 제2 부분(125b)의 바닥면까지의 깊이(h21)보다 크다.
기판(100)의 상면으로부터 매몰 컨택 리세스의 제1 부분(125a)의 바닥면까지의 거리(h11)은 기판(100)의 상면으로부터 매몰 컨택 리세스의 제2 부분(125b)의 바닥면까지의 거리(h21)보다 크다. 따라서, 소자 분리막(105)에 의해 정의되는 매몰 컨택 리세스의 제2 부분(125b)의 바닥면은 기판(100)의 상면보다 낮다. 정보 저장부(190)로부터 기판(100)의 상면까지의 거리는 정보 저장부(190)로부터 매몰 컨택 리세스의 제2 부분(125b)의 바닥면까지의 거리보다 작다.
기판(100)의 상면으로부터 매몰 컨택 리세스(125)의 최하부까지의 깊이(h11)는 기판(100)의 상면으로부터 비트 라인 컨택(146)의 바닥면, 예를 들어, 비트 라인 컨택(146)의 최하부(h3)까지의 깊이보다 작을 수 있다.
또한, 기판(100)의 상면으로부터 매몰 컨택 리세스(125)의 최하부까지의 깊이(h11)는 기판(100)의 상면으로부터 게이트 전극(112)의 상면까지의 깊이보다 작을 수 있다. 또는, 게이트 구조체(110)의 상면으로부터 매몰 컨택 리세스(125)의 최하부까지의 깊이는 게이트 구조체(110)의 상면으로부터 게이트 전극(112)의 상면까지의 깊이보다 작을 수 있다.
도 2 내지 도 5에서, 매몰 컨택 리세스의 제1 부분(125a)과, 매몰 컨택 리세스의 제2 부분(125b)의 연결 부분은 각진 형상을 가질 수 있다.
스토리지 컨택(120)은 인접하는 게이트 구조체(110) 사이 및 인접하는 배선 도전막(140) 사이에 형성될 수 있다. 스토리지 컨택(120)은 인접하는 게이트 구조체(110) 사이 및 인접하는 배선 도전막(140) 사이의 기판(100) 및 소자 분리막(105)과 중첩될 수 있다. 스토리지 컨택(120)과 비트 라인 컨택(146) 사이에, 게이트 구조체(110)가 위치할 수 있다. 여기에서, 스토리지 컨택(120)은 매몰 컨택(BC)에 대응될 수 있다.
스토리지 컨택(120)은 매몰 컨택 리세스(125)를 채울 수 있다. 또한, 스토리지 컨택(120)은 배선 스페이서(150)의 측벽 및 제1 층간 절연막(170)의 측벽을 따라 연장되는 부분을 포함할 수 있다.
스토리지 컨택(120)은 하부(221)와 상부(222)를 포함할 수 있다. 스토리지 컨택의 하부(221)은 매몰 컨택 리세스(125)를 채울 수 있다. 즉, 스토리지 컨택의 하부(221)는 기판(100) 및 소자 분리막(105) 내에 형성될 수 있다. 스토리지 컨택의 상부(222)는 스토리지 컨택의 하부(221) 상에 형성된다. 스토리지 컨택의 상부(222)는 배선 스페이서(150)의 측벽 및 제1 층간 절연막(170)의 측벽을 따라 연장될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 기판(100)과 수직으로 중첩되는 스토리지 컨택(120)의 높이(h1)는 소자 분리막(105)과 수직으로 중첩되는 스토리지 컨택(120)의 높이(h2)보다 크다.
기판(100)의 상면으로부터 스토리지 컨택(120)의 최하부까지의 깊이(h11)는 기판(100)의 상면으로부터 비트 라인 컨택(146)의 바닥면, 예를 들어, 비트 라인 컨택(146)의 최하부까지의 깊이(h3)보다 작을 수 있다.
또한, 기판(100)의 상면으로부터 스토리지 컨택(120)의 최하부까지의 깊이(h11)는 기판(100)의 상면으로부터 게이트 전극(112)의 상면까지의 깊이보다 작을 수 있다. 또는, 게이트 구조체(110)의 상면으로부터 스토리지 컨택(120)의 최하부까지의 깊이는 게이트 구조체(110)의 상면으로부터 게이트 전극(112)의 상면까지의 깊이보다 작을 수 있다.
예를 들어, 스토리지 컨택(120)의 상면은 제1 층간 절연막(170)의 상면 및 비트 라인 구조체(145)의 상면보다 기판(100)에 가까울 수 있다.
스토리지 컨택(120)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
스토리지 패드(160) 스토리지 컨택(120) 상에 형성될 수 있다. 스토리지 패드(160)은 스토리지 컨택(120)과 전기적으로 연결될 수 있다. 여기에서, 스토리지 패드(160)는 랜딩 패드(LP)에 대응될 수 있다.
스토리지 패드(160)은 비트 라인 구조체(145)의 상면의 일부와 중첩될 수도 있고, 비트 라인 구조체(145)의 상면과 중첩되지 않을 수도 있다.
스토리지 패드(160)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(180)은 스토리지 패드(160), 비트 라인 구조체(145) 및 제1 층간 절연막(170) 상에 형성될 수 있다. 제2 층간 절연막(180)은 복수의 고립 영역을 형성하는 스토리지 패드(160)의 영역을 정의할 수 있다. 또한, 제2 층간 절연막(180)은 스토리지 패드(160)의 상면의 일부를 노출시키도록 패터닝될 수 있다.
제2 층간 절연막(180)은 절연성 물질을 포함하여, 복수의 스토리지 패드(160)를 서로 전기적으로 분리할 수 있다. 예를 들어, 제2 층간 절연막(180)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 이들의 조합 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
정보 저장부(190)는 제2 층간 절연막(180)에 형성될 수 있다. 정보 저장부(190)는 스토리지 패드(160)와 전기적으로 연결될 수 있다. 즉, 정보 저장부(190)는 스토리지 컨택(120)과 전기적으로 연결될 수 있다.
정보 저장부(190)는 예를 들어, 커패시터를 포함할 수 있지만, 이에 제한되는 것은 아니다. 정보 저장부(190)는 하부 전극(191)과, 커패시터 절연막(192)과, 상부 전극(193)을 포함한다.
하부 전극(191)은 예를 들어, 실린더 형상을 가질 수 있다. 좀 더 구체적으로, 하부 전극(191)은 기판(100)의 두께 방향으로 연장되는 측벽부(191s)와, 기판(100)의 상면과 나란한 바닥부(191b)를 포함할 수 있다. 하부 전극의 바닥부(191b)는 하부 전극의 측벽부(191s)를 연결할 수 있다.
커패시터 절연막(192)은 하부 전극(191) 상에 형성된다. 커패시터 절연막(192)는 하부 전극(191)의 프로파일을 따라 형성될 수 있다. 커패시터 절연막(192)은 하부 전극(191)의 외측벽 및 내측벽을 따라 형성될 수 있다.
상부 전극(193)은 커패시터 절연막(192) 상에 형성된다. 상부 전극(193)은 하부 전극(191)의 외측벽을 감쌀 수 있다. 또한, 상부 전극(193)의 일부는 하부 전극의 측벽부(191s) 사이에 개재될 수 있다.
하부 전극(191)은 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
커패시터 절연막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
상부 전극(193)은 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 금속 실리사이드 중 적어도 하나를 포함할 수 있다.
도 2 및 도 3에서, 매립 컨택 리세스의 제2 부분(125b)의 바닥면이 매립 컨택 리세스의 제1 부분(125a)의 바닥면보다 높게 형성됨으로써, 비트 라인 컨택(146)과, 스토리지 컨택(120) 사이에 거리가 증가할 수 있다.
이를 통해, 비트 라인 컨택(146)과, 스토리지 컨택(120) 사이의 교란(disturbance)가 감소할 수 있다. 또한, 반도체 장치의 GIDL(gate induced drain leakage)가 경감될 수 있다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 6은 도 2의 P 영역을 확대하여 도시한 도면이다.
도 6을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 매몰 컨택 리세스의 제1 부분(125a)과, 매몰 컨택 리세스의 제2 부분(125b)의 연결 부분은 라운딩되어 있을 수 있다.
즉, 매몰 컨택 리세스의 제1 부분(125a)의 바닥면과, 매몰 컨택 리세스의 제2 부분(125b)의 바닥면을 연결하는 연결 측벽의 상부는 라운딩된 형상을 가질 수 있다.
도 7을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 하부 전극(191)은 기판(100)의 두께 방향으로 길게 연장되는 필라 형태를 가질 수 있다.
커패시터 절연막(192)은 하부 전극(191)의 외측벽을 따라 형성될 수 있다. 상부 전극(193)은 하부 전극(191)의 외측벽을 감싸지만, 하부 전극(191)의 내부로 개재되지 않는다.
도 8a 내지 도 17b를 이용하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에 대해서 설명한다.
도 8a 내지 도 17b는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 8a, 도 10a, 도 11a, 도 12a, 도 13a, 도 15a, 도 16a 및 도 17a는 도 1의 I - I를 따라 절단한 중간단계 도면들이다. 도 8b, 도 9, 도 10b, 도 11b, 도 12b, 도 13b, 도 14, 도 15b, 도 16b 및 도 17b는 도 1의 II - II를 따라 절단한 중간단계 도면들이다.
도 1, 도 8a 및 도 8b를 참고하면, 기판(100) 내에 소자 분리막(105)이 형성된다. 기판(100)은 소자 분리막(105)에 의해 정의된 활성 영역(ACT)을 포함한다.
예를 들어, 기판(100) 내에 소자 분리 트렌치가 형성될 수 있다. 소자 분리 트렌치를 절연 물질로 채워, 기판(100) 내에 소자 분리막(105)이 형성될 수 있다.
도 1 및 도 9를 참고하면, 기판(100) 및 소자 분리막(105) 내에, 제1 방향(X)으로 길게 연장되는 복수의 게이트 구조체(110)가 형성된다.
예를 들어, 기판(100) 및 소자 분리막(105) 내에, 제1 방향(X)으로 연장되는 게이트 트렌치(114)가 형성될 수 있다. 기판(100) 및 소자 분리막(105) 사이의 식각율의 차이가 있을 수 있으므로, 기판(100) 내의 게이트 트렌치(114)의 깊이와, 소자 분리막(105) 내의 게이트 트렌치(114)의 깊이가 다를 수 있다.
게이트 트렌치(114)의 측벽 및 바닥면을 따라서 게이트 절연막(111)이 형성될 수 있다. 게이트 절연막(111)은 기판(100)의 상면 및 소자 분리막(105)의 상면을 따라서 연장될 수 있지만, 이에 제한되는 것은 아니다.
게이트 절연막(111) 상에, 게이트 트렌치(114)를 채우는 게이트 도전막이 형성될 수 있다. 게이트 도전막은 기판(100)의 상면 및 소자 분리막(105)의 상면 상에도 형성될 수 있다.
이어서, 게이트 트렌치(114)를 채우는 게이트 도전막의 일부를 제거하여, 게이트 트렌치(114)의 일부를 채우는 게이트 전극(112)이 형성될 수 있다. 기판(100)의 상면 및 소자 분리막(105)의 상면 상의 게이트 도전막도 제거될 수 있다. 소자 분리막(105)에 의해 정의되는 게이트 트렌치(114)를 채우는 게이트 도전막과, 기판(100)에 의해 정의되는 게이트 트렌치(114)를 채우는 게이트 도전막이 동시에 제거된다. 따라서, 기판(100)의 상면을 기준으로, 소자 분리막(105) 내의 게이트 전극(112)의 상면 및 기판(100) 내의 게이트 전극(112)의 상면은 실질적으로 동일한 레벨에 위치할 수 있다.
또한, 기판(100)의 상면 및 소자 분리막(105)의 상면을 따라서 연장된 게이트 절연막(111)과, 게이트 트렌치(114)의 측벽 상에 형성된 게이트 절연막(111)의 일부도 제거될 수 있지만, 이에 제한되는 것은 아니다.
게이트 전극(112) 상에, 게이트 트렌치(114)의 일부를 채우는 게이트 캡핑 패턴(113)이 형성된다.
도 1, 도 10a 및 도 10b를 참고하면, 복수의 게이트 구조체(110)가 형성된 기판(100) 상에, 프리(pre) 셀 절연막(130p)과, 기판(100)과 연결되는 프리 비트 라인 컨택(146p)을 포함하는 프리 배선 도전막(140p)과, 프리 배선 캡핑막(144p)이 차례로 형성될 수 있다.
구체적으로, 프리 셀 절연막(130p)이 기판(100), 소자 분리막(105) 및 게이트 구조체(110) 상에 형성될 수 있다. 프리 셀 절연막(130p) 상에, 제1 프리 도전막(141p)가 형성될 수 있다.
프리 셀 절연막(130p)은 제1 프리 셀 절연막(131p) 및 제2 프리 셀 절연막(132p)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 비트 라인 컨택(146)이 형성되는 영역에서, 제1 프리 도전막(141p) 및 프리 셀 절연막(130p)을 제거하여, 비트 라인 컨택홀(146h)이 형성될 수 있다. 비트 라인 컨택홀(146h)을 채우는 프리 비트 라인 컨택(146p)이 형성될 수 있다.
프리 비트 라인 컨택(146p) 및 제1 프리 도전막(141p) 상에, 제2 프리 도전막(142p) 및 제3 프리 도전막(143p)이 순차적으로 형성될 수 있다. 이를 통해, 제1 내지 제3 프리 도전막(141p, 142p, 143p)을 포함하는 프리 배선 도전막(140p)이 프리 셀 절연막(130p) 상에 형성될 수 있다.
이어서, 프리 배선 도전막(140p) 상에, 프리 배선 캡핑막(144p)이 형성될 수 있다.
도 1, 도 11a 및 도 11b를 참고하면, 프리 배선 도전막(140p) 및 프리 배선 캡핑막(144p)을 패터닝하여, 기판(100) 및 프리 셀 절연막(130p) 상에서 제2 방향(Y)으로 연장되는 복수의 배선 도전막(140) 및 배선 캡핑막(144)이 형성된다.
즉, 기판(100) 및 프리 셀 절연막(130p) 상에서, 비트 라인 구조체(145)가 형성된다.
또한, 프리 비트 라인 컨택(146p)을 패터닝하여, 배선 도전막(140)과 기판(100) 사이에, 비트 라인 컨택(146)이 형성될 수 있다.
기판(100) 및 소자 분리막(105) 내에 형성된 게이트 구조체(110)는 프리 셀 절연막(130p)에 의해 덮여 있을 수 있다.
도 1, 도 12a 및 도 12b를 참고하면, 비트 라인 구조체(145)의 측벽 상에, 배선 스페이서(150)가 형성될 수 있다.
배선 스페이서(150)는 비트 라인 컨택(146)이 형성된 배선 도전막(140) 부분에서 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 배선 스페이서(150)는 비트 라인 구조체(145)의 측벽을 따라 제2 방향(Y)으로 연장될 수 있다.
한편, 비트 라인 컨택(146)이 형성되지 않는 비트 라인 구조체(145)의 나머지 부분에서, 배선 스페이서(150)는 프리 셀 절연막(130p) 상에 형성될 수 있다.
배선 스페이서(150)는 제1 스페이서(151) 및 제2 스페이서(152)를 포함할 수 있지만, 이에 제한되는 것은 아니다. 배선 스페이서(150) 중 제1 스페이서(151)은 프리 셀 절연막(130p)의 상면을 따라 형성될 수 있다.
도 13a 및 도 13b를 참고하면, 비트 라인 구조체(145) 및 배선 스페이서(150) 중 제2 스페이서(152)와 중첩되지 않는 프리 셀 절연막(130p) 및 제1 스페이서(151)이 제거될 수 있다.
이를 통해, 기판(100) 및 소자 분리막(105)의 상면이 노출될 수 있다. 또한, 게이트 구조체(110)의 상면도 노출될 수 있다.
도 1 및 도 14를 참고하면, 기판(100) 및 소자 분리막(105) 상에, 제1 방향(X)으로 연장되는 제1 층간 절연막(170)이 형성될 수 있다. 제1 층간 절연막(170)은 비트 라인 구조체(도 13a의 145)와 교차할 수 있다.
제1 층간 절연막(170)은 기판(100) 및 소자 분리막(105) 내에 형성된 게이트 구조체(110)와 중첩되도록 형성될 수 있다.
이를 통해, 제1 층간 절연막(170) 및 비트 라인 구조체(145)가 덮지 않는 기판(100) 및 소자 분리막(105)이 노출될 수 있다. 즉, 인접하는 게이트 구조체(110) 사이 및 인접하는 배선 도전막(140) 사이에, 기판(100) 및 소자 분리막(105)이 노출될 수 있다.
도 1, 도 15a 및 도 15b를 참고하면, 인접하는 게이트 구조체(110) 사이 및 인접하는 배선 도전막(140) 사이의 기판(100)을 제거하여, 기판(100) 내에 프리 매립 컨택 리세스(125p)가 형성될 수 있다.
프리 매립 컨택 리세스(125p)는 제1 식각 공정(40)을 이용하여 형성될 수 있다. 제1 식각 공정(40)은 소자 분리막(105)에 대한 식각 선택비를 갖는 에천트(etchant)를 이용하여, 기판(100)을 선택적으로 제거할 수 있다.
제1 식각 공정(40)은 제1 방향(X)으로 연장되는 제1 층간 절연막(170)과, 제2 방향(Y)으로 연장되는 비트 라인 구조체(145) 및 배선 스페이서(150)을 마스크로 이용하여 수행될 수 있다.
도 1, 도 16a 및 도 16b를 참고하면, 인접하는 게이트 구조체(110) 사이 및 인접하는 배선 도전막(140) 사이의 소자 분리막(105)을 제거하여, 기판(100) 및 소자 분리막(105) 내에 매립 컨택 리세스(125)가 형성될 수 있다.
소자 분리막(105)은 제2 식각 공정(45)을 이용하여 형성될 수 있다. 제2 식각 공정(45)은 기판(100)에 대한 식각 선택비를 갖는 에천트(etchant)를 이용하여, 소자 분리막을 선택적으로 제거할 수 있다.
제2 식각 공정(45)은 제1 방향(X)으로 연장되는 제1 층간 절연막(170)과, 제2 방향(Y)으로 연장되는 비트 라인 구조체(145) 및 배선 스페이서(150)를 마스크로 이용하여 수행될 수 있다.
이를 통해, 인접하는 게이트 구조체(110) 사이 및 인접하는 배선 도전막(140) 사이의 기판(100) 및 소자 분리막(105)을 제거하여, 기판(100) 및 소자 분리막(105) 내에 매립 컨택 리세스(125)가 형성될 수 있다.
기판(100)과 수직으로 중첩되는 매립 컨택 리세스(125)의 깊이는 소자 분리막(105)과 수직으로 중첩되는 매립 컨택 리세스(125)의 깊이보다 크다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 기판(100)을 제거하는 제1 식각 공정(40)과, 소자 분리막(45)을 제거하는 제2 식각 공정(45)는 서로 다른 단계에서 진행될 수 있다. 즉, 기판(100)을 제거하는 제1 식각 공정(40)은 소자 분리막(45)을 제거하는 제2 식각 공정(45)과 분리하여 수행될 수 있다.
기판(100)을 제거하는 제1 식각 공정(40)이 소자 분리막(45)을 제거하는 제2 식각 공정(45)보다 먼저 진행되는 것으로 설명하였지만, 이에 제한되는 것은 아니다. 즉, 소자 분리막(45)을 제거하는 제2 식각 공정(45)을 먼저 진행하고, 기판(100)을 제거하는 제1 식각 공정(40)이 후에 진행될 수도 있음은 물론이다.
도 17a 및 도 17b를 참고하면, 매립 컨택 리세스(125)를 채우는 스토리지 컨택(120)이 인접하는 게이트 구조체(110) 사이 및 인접하는 배선 도전막(140) 사이의 기판(100) 및 소자 분리막(105) 상에 형성된다.
스토리지 컨택(120)은 제1 층간 절연막(170)의 측벽의 일부 및 배선 스페이서(150)의 측벽의 일부를 따라 형성될 수 있다.
도 2 및 도 4에서, 스토리지 컨택(120) 상에, 스토리지 컨택(120)과 전기적으로 연결되는 정보 저장부(190)가 형성된다.
도 18a 및 도 18b는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 18a 및 도 18b는 도 14 이후에 진행되는 과정일 수 있다. 또한, 도 18a는 도 1의 I - I를 따라 절단한 중간단계 도면이고, 도 18b는 도 1의 II - II를 따라 절단한 중간단계 도면이다.
도 18a 및 도 18b를 참고하면, 인접하는 게이트 구조체(110) 사이 및 인접하는 배선 도전막(140) 사이의 기판(100) 및 소자 분리막(105)을 제거하여, 기판(100) 내에 매립 컨택 리세스(125)가 형성될 수 있다.
매립 컨택 리세스(125)는 제3 식각 공정(50)을 이용하여 형성될 수 있다. 제3 식각 공정(50)은 소자 분리막(105)에 대한 식각율(etch rate)보다 기판(100)에 대한 식각율이 큰 에천트(etchant)를 이용하여, 기판(100) 및 소자 분리막(105)을 동시에 제거할 수 있다.
제3 식각 공정(50)은 소자 분리막(105)에 대한 식각율보다 기판(100)에 대한 식각율이 더 크므로, 기판(100)과 수직으로 중첩되는 매립 컨택 리세스(125)의 깊이는 소자 분리막(105)과 수직으로 중첩되는 매립 컨택 리세스(125)의 깊이보다 크다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 소자 분리막
110: 게이트 구조체 112: 게이트 전극(WL)
120: 스토리지 컨택(BC) 125: 매립 컨택 리세스
140: 배선 도전막(BL) 146: 비트 라인 컨택(DC)
160: 스토리지 패드(LP) 190: 정보 저장부

Claims (20)

  1. 기판;
    상기 기판 내에 형성된 소자 분리막;
    상기 기판 내에 형성된 제1 게이트 구조체;
    상기 제1 게이트 구조체의 적어도 일측에, 상기 기판 및 상기 소자 분리막 내에 형성되고, 상부와 하부를 포함하는 리세스로, 상기 리세스의 하부는 상기 기판 내에 형성되고, 상기 리세스의 상부는 상기 기판 및 상기 소자 분리막에 걸쳐 형성되는 리세스;
    상기 리세스를 채우는 매몰 컨택;
    상기 매몰 컨택을 사이에 두고, 상기 기판 상에 형성되는 배선 도전막;
    상기 배선 도전막의 측벽 상에 배치되는 배선 스페이서; 및
    상기 매몰 컨택과 전기적으로 연결되는 정보 저장부를 포함하고,
    상기 배선 스페이서는 상기 매몰 컨택과 상기 기판의 상면과 수직한 방향으로 비중첩되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 리세스의 하부는 상기 소자 분리막 내에 비형성되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 리세스는 상기 기판과 수직으로 중첩되는 제1 부분과, 상기 소자 분리막과 수직으로 중첩되는 제2 부분을 포함하고,
    상기 제1 게이트 구조체의 상면으로부터 상기 리세스의 제1 부분의 바닥면까지의 깊이는 상기 제1 게이트 구조체의 상면으로부터 상기 리세스의 제2 부분의 바닥면까지의 깊이보다 큰 반도체 장치.
  4. 제3 항에 있어서,
    상기 리세스의 제1 부분과, 상기 리세스의 제2 부분의 연결 부분은 라운딩되어 있는 반도체 장치.
  5. 제1 항에 있어서,
    상기 소자 분리막 내에 형성된 제2 게이트 구조체를 더 포함하고,
    상기 매몰 컨택은 상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에 위치하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 정보 저장부로부터 상기 제1 게이트 구조체의 최하부까지의 거리는 상기 정보 저장부로부터 상기 제2 게이트 구조체의 최하부까지의 거리보다 작은 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 게이트 구조체는 상기 기판 내에 형성된 게이트 트렌치와, 상기 게이트 트렌치의 적어도 일부의 프로파일을 따라 연장되는 게이트 절연막과, 상기 게이트 절연막 상에 상기 게이트 트렌치의 일부를 채우는 게이트 전극과, 상기 게이트 전극 상에 상기 게이트 트렌치를 채우는 캡핑 패턴을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 게이트 구조체의 상면으로부터 상기 게이트 전극의 상면까지의 거리는 상기 제1 게이트 구조체의 상면으로부터 상기 매몰 컨택의 바닥면까지의 거리보다 큰 반도체 장치.
  9. 제1 항에 있어서,
    상기 정보 저장부는 하부 전극과, 상기 하부 전극 상의 절연막과, 상기 절연막 상의 상부 전극을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 하부 전극은 상기 기판의 두께 방향으로 연장되는 측벽부와, 상기 측벽부를 연결하고, 상기 기판의 상면과 나란한 바닥부를 포함하고,
    상기 상부 전극의 일부는 상기 측벽부 사이에 개재되는 반도체 장치.
  11. 제9 항에 있어서,
    상기 하부 전극은 상기 기판의 두께 방향으로 연장되는 필라 형태를 갖는 반도체 장치.
  12. 기판;
    상기 기판 내에 형성된 소자 분리막;
    상기 기판 및 상기 소자 분리막 내에 형성되고, 상기 기판과 수직으로 중첩되는 제1 부분과, 상기 소자 분리막과 수직으로 중첩되는 제2 부분을 포함하는 리세스로, 상기 리세스의 제1 부분의 깊이는 상기 리세스의 제2 부분의 깊이보다 크고, 상기 리세스의 제2 부분의 바닥면은 상기 기판의 상면보다 낮은 리세스;
    상기 리세스를 채우는 매몰 컨택;
    상기 매몰 컨택을 사이에 두고, 상기 기판 상에 형성되는 배선 도전막;
    상기 배선 도전막의 측벽 상에 배치되는 배선 스페이서; 및
    상기 매몰 컨택과 전기적으로 연결되는 커패시터를 포함하고,
    상기 배선 스페이서는 상기 매몰 컨택과 상기 기판의 상면과 수직한 방향으로 비중첩되는 반도체 장치.
  13. 제12 항에 있어서,
    상기 배선 도전막은 상기 기판 상에 형성되는 제1 비트 라인과, 상기 소자 분리막 상에 형성되는 제2 비트 라인을 포함하고,
    상기 반도체 장치는 상기 기판과 상기 제1 비트 라인을 전기적으로 연결하는 다이렉트 컨택을 더 포함하고,
    상기 소자 분리막은 서로 이격되고, 서로 간에 인접하는 소자 분리막의 제1 부분 및 소자 분리막의 제2 부분을 포함하고,
    상기 리세스는 상기 소자 분리막의 제1 부분과, 상기 소자 분리막의 제1 부분 및 상기 소자 분리막의 제2 부분 사이의 상기 기판 내에 형성되고,
    상기 제2 비트 라인은 상기 소자 분리막의 제2 부분 상에 형성되는 반도체 장치.
  14. 제13 항에 있어서,
    상기 기판의 상면으로부터 상기 다이렉트 컨택의 바닥면까지의 깊이는 상기 기판의 상면으로부터 상기 매몰 컨택의 최하부까지의 깊이보다 큰 반도체 장치.
  15. 제12 항에 있어서,
    상기 기판 및 상기 소자 분리막 내에 형성되고, 상기 기판 및 상기 소자 분리막을 가로지르는 게이트 전극을 더 포함하는 반도체 장치.
  16. 기판 내의 소자 분리막;
    상기 기판 및 상기 소자 분리막 내에, 상기 기판과 상기 소자 분리막을 가로지르고, 제1 방향으로 연장되는 복수의 워드 라인;
    상기 기판 및 상기 소자 분리막 상에, 상기 제1 방향과 다른 제2 방향으로 연장되어 상기 워드 라인과 교차하는 복수의 비트 라인;
    상기 비트 라인의 측벽을 따라 배치되는 배선 스페이서;
    인접하는 상기 워드 라인 사이 및 인접하는 상기 비트 라인 사이에, 상기 기판 및 상기 소자 분리막과 중첩되는 매립 컨택으로, 상기 기판과 중첩되는 상기 매립 컨택의 바닥면에서 상기 매립 컨택의 상면까지의 높이는 상기 소자 분리막과 중첩되는 상기 매립 컨택의 바닥면에서 상기 매립 컨택의 상면까지의 높이보다 큰 매립 컨택; 및
    상기 매립 컨택과 전기적으로 연결되는 커패시터를 포함하고,
    상기 배선 스페이서는 상기 매립 컨택과 상기 제1 및 제2 방향과 교차하는 제3 방향으로 비중첩되는 반도체 장치.
  17. 제16 항에 있어서,
    상기 매립 컨택은 상기 기판 및 상기 소자 분리막 내에 형성된 하부와, 상기 하부 상의 상부를 포함하고,
    상기 매립 컨택의 하부는 상기 기판 및 상기 소자 분리막 내에 형성된 리세스를 채우는 반도체 장치.
  18. 제17 항에 있어서,
    상기 리세스는 상기 소자 분리막 및 상기 기판에 걸쳐 형성되는 상부와, 상기 기판 내에 형성되는 하부를 포함하고,
    상기 리세스의 하부는 상기 소자 분리막 내에 비형성되는 반도체 장치.
  19. 제16 항에 있어서,
    상기 소자 분리막은 상기 제1 방향 및 상기 제2 방향과 다른 제3 방향으로 길게 연장되는 활성 영역을 정의하는 반도체 장치.
  20. 제16 항에 있어서,
    상기 커패시터는 하부 전극과, 상기 하부 전극 상의 커패시터 절연막과, 상기 커패시터 절연막 상의 상부 전극을 포함하고,
    상기 하부 전극은 실린더 형상을 갖는 반도체 장치.
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