KR20240041561A - 반도체 메모리 장치 - Google Patents

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KR20240041561A
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김진아
김강욱
민상훈
이충현
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삼성전자주식회사
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Abstract

신뢰성 및 성능을 개선할 수 있는 반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 셀 소자 분리막에 의해 정의되는 활성 영역이 배치된 셀 영역과, 셀 영역의 주변에 배치된 페리 영역과, 셀 영역과 페리 영역 사이의 경계 영역을 포함하는 기판, 기판 내에, 제1 방향으로 연장되는 워드 라인 구조체, 기판 상에, 셀 영역으로부터 경계 영역으로 제1 방향과 교차하는 제2 방향을 따라 연장되고, 기판 상에 순차적으로 적층된 제1 및 제2 셀 도전막을 포함하는 비트 라인 구조체, 및 기판과 비트 라인 구조체 사이에서 기판과 비트 라인 구조체를 연결하는 비트 라인 컨택을 포함하되, 경계 영역의 제2 셀 도전막의 두께는 셀 영역의 제2 셀 도전막의 두께보다 두껍다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다.
고도로 스케일링(scaling)된 반도체 소자에서, 복수의 배선 라인과 이들 사이에 개재되는 복수의 컨택을 형성하는 공정이 점차 복잡해지고 어려워지고 있다.
본 발명이 해결하려는 과제는, 신뢰성 및 성능을 개선할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 일 태양(aspect)은 셀 소자 분리막에 의해 정의되는 활성 영역이 배치된 셀 영역과, 셀 영역의 주변에 배치된 페리 영역과, 셀 영역과 페리 영역 사이의 경계 영역을 포함하는 기판, 기판 내에, 제1 방향으로 연장되는 워드 라인 구조체, 기판 상에, 셀 영역으로부터 경계 영역으로 제1 방향과 교차하는 제2 방향을 따라 연장되고, 기판 상에 순차적으로 적층된 제1 및 제2 셀 도전막을 포함하는 비트 라인 구조체, 및 기판과 비트 라인 구조체 사이에서 기판과 비트 라인 구조체를 연결하는 비트 라인 컨택을 포함하되, 경계 영역의 제2 셀 도전막의 두께는 셀 영역의 제2 셀 도전막의 두께보다 두껍다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 다른 태양은 셀 소자 분리막에 의해 정의되는 활성 영역이 배치된 셀 영역과, 셀 영역의 주변에 배치된 페리 영역과, 셀 영역과 페리 영역 사이의 경계 영역을 포함하는 기판, 기판 내에, 제1 방향으로 연장되는 워드 라인 구조체, 기판 상에, 셀 영역으로부터 경계 영역으로 제1 방향과 교차하는 제2 방향을 따라 연장되고, 기판으로부터 멀어지는 방향으로 순차적으로 적층된 제1 및 제2 셀 도전막을 포함하는 비트 라인 구조체, 및 기판과 비트 라인 구조체 사이에서 기판과 비트 라인 구조체를 전기적으로 연결하는 비트 라인 컨택을 포함하되, 경계 영역의 제1 셀 도전막의 상면은 셀 영역의 제1 셀 도전막의 상면보다 낮고, 경계 영역의 제2 셀 도전막의 제1 방향을 따른 길이는 셀 영역의 제2 셀 도전막의 제1 방향을 따른 길이보다 길다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 또 다른 태양은 셀 소자 분리막에 의해 정의되는 활성 영역이 배치된 셀 영역과, 셀 영역의 주변에 배치된 페리 영역과, 셀 영역과 페리 영역 사이의 경계 영역을 포함하는 기판, 기판 내에, 제1 방향으로 연장되는 워드 라인 구조체, 기판 상에, 셀 영역으로부터 경계 영역으로 제1 방향과 교차하는 제2 방향을 따라 연장되고, 기판 상에 순차적으로 적층된 제1 내지 제3 셀 도전막을 포함하는 비트 라인 구조체, 및 기판과 비트 라인 구조체 사이에서 기판과 비트 라인 구조체를 전기적으로 연결하는 비트 라인 컨택을 포함하되, 비트 라인 컨택의 상면은, 셀 영역의 제1 셀 도전막의 상면보다 낮고 경계 영역의 제1 셀 도전막의 상면보다 높고, 비트 라인 컨택 상의 제3 셀 도전막의 두께는, 셀 영역의 제1 셀 도전막 상의 제3 셀 도전막의 두께보다 두껍고 경계 영역의 제3 셀 도전막의 두께보다 얇다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 셀 영역을 나타내는 개략적인 레이아웃이다.
도 2는 도 1의 셀 영역을 포함하는 반도체 메모리 장치의 개략적인 레이아웃이다.
도 3은 도 1의 워드 라인 및 활성 영역만을 나타낸 레이아웃이다.
도 4 및 도 5는 각각 도 1의 A - A 및 B - B를 따라 절단한 단면도이다.
도 6은 도 2의 C - C를 따라 절단한 단면도이다.
도 7은 도 2의 D -D를 따라 절단한 단면도이다.
도 8은 도 2의 E -E를 따라 절단한 단면도이다.
도 9는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면 도면이다.
도 10은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 11 내지 도 19는 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 20a 및 도 20b는 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치의 셀 영역을 나타내는 개략적인 레이아웃이다. 도 2는 도 1의 셀 영역을 포함하는 반도체 메모리 장치의 개략적인 레이아웃이다. 도 3은 도 1의 워드 라인 및 활성 영역만을 나타낸 레이아웃이다. 도 4 및 도 5는 각각 도 1의 A - A 및 B - B를 따라 절단한 단면도이다. 도 6은 도 2의 C - C를 따라 절단한 단면도이다. 도 7은 도 2의 D -D를 따라 절단한 단면도이다. 도 8은 도 2의 E -E를 따라 절단한 단면도이다.
참고적으로, 도 6은 셀 영역 분리막(22)에서 도 1의 비트 라인(BL)을 따라 절단한 단면도일 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치에 관한 도면에서, 예시적으로 DRAM(Dynamic Random Access Memory)이 도시되었지만, 이에 제한되는 것은 아니다.
도 1 내지 도 3을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 셀 영역(20)과, 셀 영역 분리막(22)과, 페리 영역(24)을 포함할 수 있다.
셀 영역 분리막(22)은 셀 영역(20)의 둘레를 따라 형성될 수 있다. 셀 영역 분리막(22)은 셀 영역(20) 및 페리 영역(24)을 분리할 수 있다. 페리 영역(24)은 셀 영역(20)의 주변에 정의될 수 있다. 몇몇 실시예에서, 셀 영역 분리막(22)이 형성되는 셀 영역(20)과 페리 영역(24) 사이의 영역을 경계 영역이라 지칭할 수 있다.
셀 영역(20)은 복수의 셀 활성 영역(ACT)을 포함할 수 있다. 셀 활성 영역(ACT)은 기판(도 4의 100) 내에 형성된 셀 소자 분리막(도 4의 105)에 의해 정의될 수 있다. 반도체 메모리 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 셀 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 예를 들어, 셀 활성 영역(ACT)은 제3 방향(D3)으로 연장될 수 있다.
셀 활성 영역(ACT)을 가로질러 제1 방향(D1)으로 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다. 워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
제1 방향(D1)으로 연장되는 2개의 워드 라인(WL)에 의해, 각각의 셀 활성 영역(ACT)은 3 부분으로 나뉠 수 있다. 셀 활성 영역(ACT)은 스토리지 연결 영역(103b) 및 비트 라인 연결 영역(103a)을 포함할 수 있다. 비트 라인 연결 영역(103a)는 셀 활성 영역(ACT)의 가운데 부분에 위치하고, 스토리지 연결 영역(103b)는 셀 활성 영역(ACT)의 단부에 위치할 수 있다.
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제2 방향(D2)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 연장될 수 있다. 비트 라인(BL)은 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치는 셀 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 매몰 컨택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다.
여기서, 다이렉트 컨택(DC)은 셀 활성 영역(ACT)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 매몰 컨택(BC)은 셀 활성 영역(ACT)을 커패시터의 하부 전극(도 4의 191)에 연결시키는 컨택을 의미할 수 있다. 배치 구조상, 매몰 컨택(BC)과 셀 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 셀 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 커패시터의 하부 전극(도 4의 191)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(LP)가 도입될 수 있다.
랜딩 패드(LP)는 셀 활성 영역(ACT)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 커패시터의 하부 전극(도 4의 191) 사이에 배치될 수도 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 랜딩 패드(LP)는 매몰 컨택(BC)과 커패시터의 하부 전극 사이에 배치될 수 있다. 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 셀 활성 영역(ACT)과 커패시터 하부 전극 사이의 컨택 저항이 감소될 수 있다.
다이렉트 컨택(DC)은 비트 라인 연결 영역(103a)과 연결될 수 있다. 매몰 컨택(BC)은 스토리지 연결 영역(103b)과 연결될 수 있다. 매몰 컨택(BC)이 셀 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 셀 활성 영역(ACT)의 양 끝단에 인접하여 매몰 콘택(BC)과 일부 오버랩되게 배치될 수 있다. 다르게 설명하면, 매몰 컨택(BC)은 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 셀 활성 영역(ACT) 및 셀 소자 분리막(도 4의 105)과 중첩되도록 형성될 수 있다.
워드 라인(WL)은 기판(100) 내에 매몰된 구조로 형성될 수 있다. 워드 라인(WL)은 다이렉트 컨택(DC)이나 매몰 컨택(BC) 사이의 셀 활성 영역(ACT)을 가로질러 배치될 수 있다. 도시된 것과 같이, 2개의 워드 라인(WL)이 하나의 셀 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 셀 활성 영역(ACT)이 제3 방향(D3)을 따라 연장됨으로써, 워드 라인(WL)은 셀 활성 영역(ACT)과 90도 미만의 각도를 가질 수 있다.
다이렉트 컨택(DC) 및 매몰 컨택(BC)은 대칭적으로 배치될 수 있다. 이로 인해, 다이렉트 컨택(DC) 및 매몰 컨택(BC)은 제1 방향(D1) 및 제2 방향(D2)를 따라 일 직선 상에 배치될 수 있다. 한편, 다이렉트 컨택(DC) 및 매몰 컨택(BC)과 달리, 랜딩 패드(LP)는 비트 라인(BL)이 연장하는 제2 방향(D2)으로 지그재그 형태로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제1 방향(D1)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되게 배치될 수 있다. 예를 들어, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되고, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
도 1 내지 도 8을 참고하면 몇몇 실시예들에 따른 반도체 메모리 장치는 복수의 셀 게이트 구조체(110)와, 복수의 비트 라인 구조체(140ST)와, 복수의 비트 라인 컨택(146)을 포함할 수 있다.
기판(100)은 셀 영역(20)과, 셀 영역 분리막(22)과, 페리 영역(24)을 포함할 수 있다. 기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
복수의 셀 게이트 구조체(110)와, 복수의 비트 라인 구조체(140ST)와, 복수의 스토리지 컨택(120)과, 정보 저장부(190)는 셀 영역(20)에 배치될 수 있다. 페리 게이트 구조체(240ST)는 페리 영역(24)에 배치될 수 있다.
셀 소자 분리막(105)은 셀 영역(20)의 기판(100) 내에 형성될 수 있다. 셀 소자 분리막(105)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 셀 소자 분리막(105)은 셀 영역(20) 내에 셀 활성 영역(ACT)을 정의할 수 있다. 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)은 도 1에서 도시된 것과 같이 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 셀 활성 영역(ACT)은 셀 소자 분리막(105) 내에 형성되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 셀 활성 영역(ACT)은 셀 소자 분리막(105) 상에 형성되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다.
셀 영역 분리막(22)도 STI 구조를 갖는 셀 경계 분리막이 형성될 수 있다. 셀 영역(20)은 셀 영역 분리막(22)에 의해 정의될 수 있다.
셀 소자 분리막(105) 및 셀 영역 분리막(22)은 각각 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도 4 내지 도 8에서, 셀 소자 분리막(105) 및 셀 영역 분리막(22)은 각각 하나의 절연막으로 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 셀 소자 분리막(105) 및 셀 영역 분리막(22)의 폭에 따라, 셀 소자 분리막(105) 및 셀 영역 분리막(22)은 각각 하나의 절연막으로 형성될 수도 있고, 복수의 절연막으로 형성될 수도 있다.
도 6에서, 셀 소자 분리막(105)의 상면과, 기판(100)의 상면과, 셀 영역 분리막(22)의 상면은 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
셀 게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성될 수 있다. 셀 게이트 구조체(110)는 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)을 가로질러 형성될 수 있다. 셀 게이트 구조체(110)는 기판(100) 및 셀 소자 분리막(105) 내에 형성된 셀 게이트 트렌치(115)와, 셀 게이트 절연막(111)과, 셀 게이트 전극(112)과, 셀 게이트 캡핑 패턴(113)과, 셀 게이트 캡핑 도전막(114)을 포함할 수 있다. 여기에서, 셀 게이트 전극(112)은 워드 라인(WL)에 대응될 수 있다. 도시된 것과 달리, 셀 게이트 구조체(110)는 셀 게이트 캡핑 도전막(114)을 포함하지 않을 수 있다.
셀 게이트 절연막(111)은 셀 게이트 트렌치(115)의 측벽 및 바닥면을 따라 연장될 수 있다. 셀 게이트 절연막(111)은 셀 게이트 트렌치(115)의 적어도 일부의 프로파일을 따라 연장될 수 있다. 셀 게이트 절연막(111)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.
셀 게이트 전극(112)은 셀 게이트 절연막(111) 상에 형성될 수 있다. 셀 게이트 전극(112)은 셀 게이트 트렌치(115)의 일부를 채울 수 있다. 셀 게이트 캡핑 도전막(114)은 셀 게이트 전극(112)의 상면을 따라 연장될 수 있다.
셀 게이트 전극(112)은 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 셀 게이트 전극(112)는 예를 들어, TiN, TaC, TaN, TiSiN, TaSiN, TaTiN, TiAlN, TaAlN, WN, Ru, TiAl, TiAlC-N, TiAlC, TiC, TaCN, W, Al, Cu, Co, Ti, Ta, Ni, Pt, Ni-Pt, Nb, NbN, NbC, Mo, MoN, MoC, WC, Rh, Pd, Ir, Ag, Au, Zn, V, RuTiN, TiSi, TaSi, NiSi, CoSi, IrOx, RuOx 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 셀 게이트 캡핑 도전막(114)은 예를 들어, 폴리 실리콘 또는 폴리 실리콘 게르마늄을 포함할 수 있지만, 이에 제한되는 것은 아니다.
셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 셀 게이트 캡핑 도전막(114) 상에 배치될 수 있다. 셀 게이트 캡핑 패턴(113)은 셀 게이트 전극(112) 및 셀 게이트 캡핑 도전막(114)이 형성되고 남은 셀 게이트 트렌치(115)를 채울 수 있다. 셀 게이트 절연막(111)은 셀 게이트 캡핑 패턴(113)의 측벽을 따라 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 셀 게이트 캡핑 패턴(113)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 셀 게이트 구조체(110)의 적어도 일측에는 불순물 도핑 영역이 형성될 수 있다. 불순물 도핑 영역은 트랜지스터의 소오스/드레인 영역일 수 있다.
비트 라인 구조체(140ST)는 셀 도전 라인(140)과, 셀 라인 캡핑막(144)을 포함할 수 있다. 셀 도전 라인(140)은 셀 게이트 구조체(110)가 형성된 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 셀 도전 라인(140)은 셀 소자 분리막(105) 및 셀 소자 분리막(105)에 의해 정의된 셀 활성 영역(ACT)과 교차할 수 있다. 셀 도전 라인(140)은 셀 게이트 구조체(110)와 교차되도록 형성될 수 있다. 여기에서, 셀 도전 라인(140)은 비트 라인(BL)에 대응될 수 있다.
셀 도전 라인(140)은 다중막일 수 있다. 셀 도전 라인(140)은 예를 들어, 제1 셀 도전막(141)과, 제2 셀 도전막(142)과, 제3 셀 도전막(143)을 포함할 수 있다. 제1 내지 제3 셀 도전막(141, 142, 143)은 기판(100) 및 셀 소자 분리막(105) 상에 기판(100)으로부터 멀어지는 방향으로 순차적으로 적층될 수 있다. 몇몇 실시예에서 셀 도전 라인(140)이 3중막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 4를 참고하면, 셀 소자 분리막(105)은 후술하는 비트 라인 컨택(146)이 형성된 제1 영역(105_1) 및 비트 라인 컨택(146)이 형성되지 않은 제2 영역(105_2)을 포함할 수 있다. 제1 영역(105_1) 상에 형성된 셀 도전 라인(140_2)은 제2 및 제3 셀 도전막(142, 143)을 포함할 수 있다. 제2 영역(105_2) 상에 형성된 셀 도전 라인(140_1)은 제1 내지 제3 셀 도전막(141, 142, 143)을 포함할 수 있다.
몇몇 실시예에서, 제3 셀 도전막(143)의 상면의 높이는 셀 영역(20)과, 경계 영역에서 동일할 수 있다.
제1 내지 제3 셀 도전막(141, 142, 143)은 각각 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 셀 도전막(141)은 폴리 실리콘과 같은 도핑된 반도체 물질을 포함할 수 있다. 제2 셀 도전막(142)은 도전성 실리사이드 화합물 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 제3 셀 도전막(143)은 텅스텐(W)과 같은 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
비트 라인 컨택(146)은 셀 도전 라인(140)과 기판(100) 사이에 형성될 수 있다. 즉, 셀 도전 라인(140)은 비트 라인 컨택(146) 상에 형성될 수 있다. 예를 들어, 비트 라인 컨택(146)은 셀 도전 라인(140)이 긴 아일랜드 형상을 갖는 셀 활성 영역(ACT)의 가운데 부분과 교차하는 지점에 형성될 수 있다. 비트 라인 컨택(146)은 비트 라인 연결 영역(103a)과 배선 구조체(140) 사이에 형성될 수 있다.
비트 라인 컨택(146)은 셀 도전 라인(140)과 기판(100)을 전기적으로 연결할 수 있다. 여기에서, 비트 라인 컨택(146)은 다이렉트 컨택(DC)에 대응될 수 있다. 비트 라인 컨택(146)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
도 4에서, 비트 라인 컨택(146)의 상면과 중첩되는 영역에서, 셀 도전 라인(140)은 제2 셀 도전막(142) 및 제3 셀 도전막(143)을 포함할 수 있다. 비트 라인 컨택(146)의 상면과 중첩되는 않는 영역에서, 셀 도전 라인(140)은 제1 내지 제3 셀 도전막(141, 142, 143)을 포함할 수 있다.
셀 라인 캡핑막(144)은 셀 도전 라인(140) 상에 배치될 수 있다. 셀 라인 캡핑막(144)은 셀 도전 라인(140)의 상면을 따라 제2 방향(D2)으로 연장될 수 있다. 이 때, 셀 라인 캡핑막(144)은 예를 들어, 실리콘 질화막, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 셀 라인 캡핑막(144)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 셀 라인 캡핑막(144)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 즉, 셀 라인 캡핑막(144)은 다중막일 수도 있다. 다만, 다중막을 구성하는 각각의 막이 동일한 물질일 경우, 셀 라인 캡핑막(144)은 단일막으로 보여질 수도 있다.
셀 절연막(130)은 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 좀 더 구체적으로, 셀 절연막(130)은 비트 라인 컨택(146)이 형성되지 않은 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 셀 절연막(130)은 기판(100) 및 셀 도전 라인(140) 사이와, 셀 소자 분리막(105) 및 셀 도전 라인(140) 사이에 형성될 수 있다.
셀 절연막(130)은 단일막일 수 있으나, 도시된 것처럼, 셀 절연막(130)은 제1 셀 절연막(131) 및 제2 셀 절연막(132)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 셀 절연막(131)은 실리콘 산화막을 포함할 수 있고, 제2 셀 절연막(132)은 실리콘 질화막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
셀 라인 스페이서(150)는 셀 도전 라인(140) 및 셀 라인 캡핑막(144)의 측벽 상에 배치될 수 있다. 셀 라인 스페이서(150)는 비트 라인 컨택(146)이 형성된 셀 도전 라인(140)의 부분에서 기판(100) 및 셀 소자 분리막(105) 상에 형성될 수 있다. 셀 라인 스페이서(150)는 셀 도전 라인(140) 셀 라인 캡핑막(144) 및 비트 라인 컨택(146)의 측벽 상에서 배치될 수 있다.
그러나, 비트 라인 컨택(146)이 형성되지 않은 셀 도전 라인(140)의 나머지 부분에서, 셀 라인 스페이서(150)는 셀 절연막(130) 상에 배치될 수 있다. 셀 라인 스페이서(150)는 셀 도전 라인(140) 및 셀 라인 캡핑막(144)의 측벽 상에서 배치될 수 있다.
셀 라인 스페이서(150)는 단일막일 수 있으나, 도시된 것처럼, 셀 라인 스페이서(150)는 제1 내지 제4 셀 라인 스페이서(151, 152, 153, 154)를 포함하는 다중막일 수도 있다. 예를 들어, 제1 내지 제4 셀 라인 스페이서(151, 152, 153, 154)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air) 및 이들의 조합을 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 제2 셀 라인 스페이서(152)는 셀 도전막(130) 상에 배치되지 않지만, 비트 라인 컨택(146)의 측벽 상에 배치될 수 있다.
도 6에서, 비트 라인 구조체(140ST)는 셀 영역(20)으로부터 경계 영역으로 제2 방향(D2)을 따라 길게 연장될 수 있다. 비트 라인 구조체(140ST)는 셀 영역 분리막(22) 상에 정의된 일 측벽을 포함할 수 있다. 비트 라인 구조체(140ST)의 일 측벽 상에, 셀 경계 스페이서(246)가 배치될 수 있다.
도 5를 참고하면, 펜스 패턴(170)은 기판(100) 및 셀 소자 분리막(105) 상에 배치될 수 있다. 펜스 패턴(170)은 기판(100) 및 셀 소자 분리막(105) 내에 형성된 셀 게이트 구조체(110)와 중첩되도록 형성될 수 있다. 펜스 패턴(170)은 제2 방향(D2)으로 연장되는 비트 라인 구조체(140ST) 사이에 배치될 수 있다. 펜스 패턴(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
스토리지 컨택(120)은 제1 방향(D1)으로 인접하는 셀 도전 라인(140) 사이에 배치될 수 있다. 스토리지 컨택(120)은 제2 방향(D2)으로 인접하는 펜스 패턴(170) 사이에 배치될 수 있다. 스토리지 컨택(120)은 인접하는 셀 도전 라인(140) 사이의 기판(100) 및 셀 소자 분리막(105)과 중첩될 수 있다. 스토리지 컨택(120)은 셀 활성 영역(ACT)의 스토리지 연결 영역(103b)과 연결될 수 있다. 여기에서, 스토리지 컨택(120)은 매몰 컨택(BC)에 대응될 수 있다.
스토리지 컨택(120)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
스토리지 패드(160)가 스토리지 컨택(120) 상에 형성될 수 있다. 스토리지 패드(160)는 스토리지 컨택(120)과 전기적으로 연결될 수 있다. 여기에서, 스토리지 패드(160)는 랜딩 패드(LP)에 대응될 수 있다.
스토리지 패드(160)는 비트 라인 구조체(140ST)의 상면의 일부와 중첩될 수 있다. 스토리지 패드(160)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
스토리지 패드 스페이서(160SP)가 스토리지 컨택(120) 상에 배치될 수 있다. 스토리지 패드 스페이서(160SP)는 스토리지 패드(160)와 비트 라인 구조체(140ST) 사이와, 스토리지 패턴(160)과 펜스 패턴(170) 사이에 배치될 수 있다. 도시된 것과 달리, 스토리지 패드 스페이서(160SP)는 생략될 수 있다.
스토리지 패드 스페이서(160SP)는 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막(SiCN) 중 적어도 하나를 포함할 수 있다.
분리 절연막(180)은 스토리지 패드(160) 및 비트 라인 구조체(140ST) 상에 형성될 수 있다. 예를 들어, 분리 절연막(180)은 셀 라인 캡핑막(144) 상에 배치될 수 있다. 분리 절연막(180)은 복수의 고립 영역을 형성하는 스토리지 패드(160)의 영역을 정의할 수 있다. 또한, 분리 절연막(180)은 스토리지 패드(160)의 상면을 덮지 않을 수 있다.
분리 절연막(180)은 절연성 물질을 포함하여, 복수의 스토리지 패드(160)를 서로 전기적으로 분리할 수 있다. 예를 들어, 분리 절연막(180)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 중 적어도 하나를 포함할 수 있다.
제1 식각 정지막(292)은 분리 절연막(180) 및 스토리지 패드(160) 상에 배치될 수 있다. 제1 식각 정지막(292)은 셀 영역(20)뿐만 아니라, 페리 영역(24)까지 연장될 수 있다. 제1 식각 정지막(292)은 실리콘 질화막, 실리콘 탄질화막, 실리콘 붕소질화막(SiBN), 실리콘 산질화막, 실리콘 산탄화막 중 적어도 하나를 포함할 수 있다.
정보 저장부(190)는 스토리지 패드(160) 상에 배치될 수 있다. 정보 저장부(190)는 스토리지 패드(160)와 전기적으로 연결될 수 있다. 정보 저장부(190)의 일부는 제1 식각 정지막(292) 내에 배치될 수 있다. 정보 저장부(190)는 예를 들어, 커패시터를 포함할 수 있지만, 이에 제한되는 것은 아니다. 정보 저장부(190)는 제1 하부 전극(191)과, 제1 커패시터 유전막(192)과, 제1 상부 전극(193)을 포함한다.
제1 하부 전극(191)은 스토리지 패드(160) 상에 배치될 수 있다. 제1 하부 전극(191)은 필라 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 하부 전극(191)은 실린더 형상을 가질 수 있음은 물론이다. 제1 커패시터 유전막(192)은 제1 하부 전극(191) 상에 형성된다. 제1 커패시터 유전막(192)은 제1 하부 전극(191)의 프로파일을 따라 형성될 수 있다. 제1 상부 전극(193)은 제1 커패시터 유전막(192) 상에 형성된다. 제1 상부 전극(193)은 제1 하부 전극(191)의 외측벽을 감쌀 수 있다.
일 예로, 제1 커패시터 유전막(192)은 제1 상부 전극(193)과 수직으로 중첩되는 부분에 배치될 수 있다. 다른 예로, 도시된 것과 달리, 제1 커패시터 유전막(192)은 제1 상부 전극(193)과 수직으로 중첩되는 제1 부분과, 제1 상부 전극(193)과 수직으로 중첩되지 않는 제2 부분을 포함할 수 있다. 즉, 제1 커패시터 유전막(192)의 제2 부분은 제1 상부 전극(193)에 의해 덮이지 않는 부분일 수 있다.
제1 하부 전극(191) 및 제1 상부 전극(193)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 커패시터 유전막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 커패시터 유전막(192)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 커패시터 유전막(192)은 하프늄(Hf)을 포함하는 유전막을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 커패시터 유전막(192)은 강유전체 물질막과 상유전체 물질막의 적층막 구조를 가질 수 있다.
도 7을 참고하면, 페리 게이트 구조체(240ST)는 경계 영역의 적어도 일부 및 페리 영역(24)에 배치될 수 있다. 페리 게이트 구조체(240ST)의 일부는 셀 영역 분리막(22)과 중첩되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 페리 게이트 구조체(240ST)는 제2 방향(D2)으로 연장된 비트 라인 구조체(140ST)와 제2 방향(D2)으로 인접하게 배치될 수 있다.
페리 게이트 구조체(240ST)는 기판(100) 상에 순차적으로 적층된 페리 게이트 절연막(230)과, 페리 도전 라인(240)과, 페리 캡핑막(244)을 포함할 수 있다. 페리 게이트 구조체(240ST)는 페리 도전 라인(240)의 측벽 및 페리 캡핑막(244)의 측벽 상에 배치된 페리 스페이서(245)를 포함할 수 있다.
페리 도전 라인(240)은 페리 게이트 절연막(230) 상에 순차적으로 적층된 제1 내지 제3 페리 도전막(241, 242, 243)을 포함할 수 있다.
제1 페리 도전막(241)은 제1 셀 도전막(141)과 동일한 물질을 포함할 수 있다. 제2 페리 도전막(242)은 제2 셀 도전막(142)과 동일한 물질을 포함할 수 있다. 제3 페리 도전막(243)은 제3 셀 도전막(143)과 동일한 물질을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
페리 게이트 절연막(230)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있다.
페리 스페이서(245)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 페리 스페이서(245)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 페리 스페이서(245)는 다중막일 수 있음은 물론이다.
페리 게이트 캡핑막(244)은 제3 페리 도전막(243) 상에 배치될 수 있다. 페리 캡핑막(244)은 예를 들어, 실리콘 질화막, 실리콘 산질화물 및 실리콘 산화물 중 적어도 하나를 포함할 수 있다. 페리 게이트 캡핑막(244) 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제2 식각 정지막(250)은 기판(100) 상에 배치될 수 있다. 제2 식각 정지막(250)은 페리 게이트 구조체(240ST)의 프로파일을 따라 형성될 수 있다. 제2 식각 정지막(250)은 셀 경계 스페이서(246)의 측벽을 따라 연장될 수 있다.
제2 식각 정지막(250)은 예를 들어, 실리콘 질화막, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다.
셀 층간 절연막(295)은 제2 식각 정지막(250) 상에 배치될 수 있다. 예를 들어, 셀 층간 절연막(295)은 셀 영역 분리막(22) 상에 배치될 수 있다. 셀 층간 절연막(295)은 페리 게이트 구조체(240ST) 및 비트 라인 구조체(140ST) 사이에 배치될 수 있다. 셀 층간 절연막(295)은 제2 방향(D2)으로 마주보는 셀 도전 라인(140) 및 페리 도전 라인(240) 사이에 배치될 수 있다. 셀 층간 절연막(295)은 비트 라인 구조체(140ST) 주변에 배치될 수 있다.
셀 층간 절연막(295)은 예를 들어, 산화물 계열의 절연 물질을 포함할 수 있다.
삽입 층간 절연막(291)은 페리 게이트 구조체(240ST)와, 셀 층간 절연막(295) 상에 배치된다. 삽입 층간 절연막(291)은 페리 게이트 구조체(240ST)와, 셀 층간 절연막(295)을 덮을 수 있다. 삽입 층간 절연막(291)은 셀 층간 절연막(295)의 상면보다 위로 돌출된 제2 식각 정지막(250)을 덮을 수 있다.
삽입 층간 절연막(291)은 셀 층간 절연막(295)과 다른 물질을 포함할 수 있다. 삽입 층간 절연막(291)은 예를 들어, 질화물 계열의 절연 물질을 포함할 수 있다. 예를 들어, 삽입 층간 절연막(291)은 실리콘 질화물을 포함할 수 있다.
페리 배선 라인(265)은 삽입 층간 절연막(291) 상에 배치될 수 있다. 비트 라인 컨택 플러그(261)는 셀 라인 캡핑막(144)을 통과하여, 셀 도전 라인(140)과 연결될 수 있다.
페리 배선 라인(265)과, 비트 라인 컨택 플러그(261)는, 스토리지 패드(160)와 동일한 물질을 포함할 수 있다.
제1 식각 정지막(292)은 페리 배선 라인(265)과, 비트 라인 컨택 플러그(261) 상에 배치될 수 있다.
페리 층간 절연막(293)은 제1 식각 정지막(292) 상에 배치될 수 있다. 페리 층간 절연막(293)은 제1 상부 전극(193)의 측벽을 덮을 수 있다. 페리 층간 절연막(293)은 절연 물질을 포함할 수 있다.
도 8을 참고하면, 층간 절연막들(291a, 291b)이 비트 라인 구조체(140ST) 상에 형성될 수 있다. 예를 들어, 층간 절연막들(291a, 291b)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 중 적어도 하나를 포함할 수 있으나, 이에 제한되지 않는다.
페리 배선 라인(265)은 층간 절연막(291b) 내에 배치되어 비트 라인 구조체(140ST) 또는 주변 회로와 전기적으로 연결될 수 있다. 구체적으로 도시되지는 않았으나, 페리 배선 라인(265)은 층간 절연막들(291a, 291b)을 적어도 일부 관통하여, 셀 도전 라인(140)과 연결될 수 있다.
스페이서(150e)는 셀 도전 라인(140) 및 셀 라인 캡핑막(144)의 측벽 상에 배치될 수 있다. 스페이서(150e)는 기판(100) 및 셀 영역 분리막(22) 상에 형성될 수 있다.
스페이서(150e)는 단일막일 수 있으나, 도시된 것처럼, 스페이서(150e)는 제1 내지 제3 스페이서(151e, 153e, 154e)를 포함하는 다중막일 수도 있다. 예를 들어, 제1 내지 제3 스페이서(151e, 153e, 154e)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air) 및 이들의 조합을 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에 따르면, 제3 셀 도전막(143)의 상면은 셀 영역(20) 및 셀 영역 분리막(22)에서 서로 동일할 수 있다.
도 6을 참고하면, 경계 영역의 제3 셀 도전막(143)의 두께(T13)는, 셀 영역(20)의 제1 셀 도전막(141) 상에 배치된 제3 셀 도전막(143)의 두께(T11) 또는 비트 라인 컨택(146) 상의 제3 셀 도전막(143)의 두께(T12)보다 두꺼울 수 있다. 비트 라인 컨택(146) 상의 제3 셀 도전막(143)의 두께(T12)는, 셀 영역(20)의 제1 셀 도전막(141) 상에 배치된 제3 셀 도전막(143)의 두께(T11)보다 두꺼울 수 있다. 즉, 비트 라인 컨택(146) 상의 제3 셀 도전막(143)의 두께(T12)는, 셀 영역(20)의 제1 셀 도전막(141) 상에 배치된 제3 셀 도전막(143)의 두께(T11)보다 두껍고 경계 영역의 제3 셀 도전막(143)의 두께(T13)보다 얇을 수 있다.
도 4를 참고하면, 비트 라인 컨택(146)의 상면(U22)은 셀 영역(20)의 제1 셀 도전막(141)의 상면(U21)보다 낮을 수 있다. 도 4 및 도 8을 참고하면, 경계 영역의 제1 셀 도전막(141)의 상면(U23)은, 셀 영역(20)의 제1 셀 도전막(141)의 상면(U21)보다 낮을 수 있다.
즉, 비트 라인 컨택(146)의 상면(U22)은 셀 영역(20)의 제1 셀 도전막(141)의 상면(U21)보다 낮고 경계 영역의 제1 셀 도전막(141)의 상면(U23)보다 높을 수 있다.
또한, 도 4를 참고하면, 비트 라인 컨택(146) 상의 제2 셀 도전막(142)의 상면(U32)은 제1 셀 도전막(142) 상의 제2 셀 도전막(142)의 상면(U31)보다 낮을 수 있다. 도 4 및 도 8을 참고하면, 경계 영역의 제2 셀 도전막(142)의 상면(U33)은, 비트 라인 컨택(146) 상의 제2 셀 도전막(142)의 상면(U32)보다 낮을 수 있다.
도 4 및 도 8을 참고하면, 경계 영역에서 제1 셀 도전막(141)의 두께(T23)는, 셀 영역(20)에서 제1 셀 도전막(141)의 두께(T21) 또는 비트 라인 컨택(146)의 두께(T22)보다 얇을 수 있다.
몇몇 실시예에 따르면, 셀 영역(20)과 경계 영역의 비트 라인 구조체(140ST)의 셀 도전막(140)의 형상을 서로 다르게 형성함으로써, 경계 영역에서의 셀 도전막(140)의 폭 감소로 인한 소자의 신뢰성 불량을 저감할 수 있다.
도 9는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면 도면이다. 도 10은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
참고적으로, 도 9는 도 2의 C - C를 따라 절단한 단면도에 대응되는 도면이다. 도 10은 도 2의 E -E를 따라 절단한 단면도에 대응되는 도면이다. 설명의 편의상, 도 1 내지 도 8을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 9 및 도 10을 참고하면, 경계 영역에서, 제1 셀 도전막(141)이 모두 제거되어, 제2 셀 도전막(142) 상에 제3 셀 도전막(143)이 곧바로 형성될 수 있다. 이 경우, 제3 셀 도전막(143)의 두께(Ts13)는 도 6의 제3 셀 도전막(143)의 두께(T13)보다 더 두꺼울 수 있다.
한편, 도시된 것과 달리, 제2 셀 도전막(142)이 개재되지 않을 수 있다. 이 경우, 경계 영역에서 셀 절연막(130) 상에 제3 셀 도전막(143)이 형성되고, 셀 영역(20)에서 제1 셀 도전막(141) 상에 제3 셀 도전막(143)이 형성될 수 있다.
도 11 내지 도 19는 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 제조 방법에 관한 설명 중 도 1 내지 도 10을 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나, 생략한다.
도 1, 도 2, 도 11a 내지 도 11c를 참고하면, 셀 영역(20)과, 페리 영역(24)과, 셀 영역 분리막(22)을 포함하는 기판(100)이 제공된다.
셀 게이트 구조체(110)는 셀 영역(20)의 기판(100) 내에 형성될 수 있다. 셀 게이트 구조체(110)는 제1 방향(D1)으로 길게 연장될 수 있다. 셀 게이트 구조체(110)는 셀 게이트 트렌치(115)와, 셀 게이트 절연막(111)과, 셀 게이트 전극(112)과, 셀 게이트 캡핑 패턴(113)과, 셀 게이트 캡핑 도전막(114)을 포함할 수 있다.
이어서, 셀 절연막(130)은 셀 영역(20) 상에 형성될 수 있다. 구체적으로 도시되지는 않았으나, 셀 절연막(130)은 페리 영역(24)의 기판(100)을 노출시킬 수 있다.
이어서, 셀 절연막(130) 상에 프리(pre) 제1 셀 도전막(141p)이 형성될 수 있다. 프리 제1 셀 도전막(141p)은 상부 셀 절연막(130)의 상면을 따라 형성될 수 있다.
이어서, 도 12a 내지 도 12c를 참고하면, 프리 제1 셀 도전막(141p) 상에 포토 레지스트(PR)를 형성할 수 있다. 포토 레지스트(PR)는 프리 제1 셀 도전막(141p)의 적어도 일부 영역 상에 형성될 수 있다. 포토 레지스트(PR)가 형성되지 않은 프리 제1 셀 도전막(141p)의 나머지 영역은 도 12b에서와 같이 노출될 수 있다. 포토 레지스트(PR)는 감광성 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
이어서, 도 13a 내지 도 13b를 참고하면, 셀 영역 분리막(22)의 일부 영역 상의 프리 제1 셀 도전막(141p)은 제1 두께(D1)만큼 제거될 수 있다. 전술한 바와 같이 프리 제1 셀 도전막(141p) 상에 포토 레지스트(PR)를 형성하고, 식각 공정을 이용하여 셀 영역 분리막(22) 상의 프리 제1 셀 도전막(141p)을 소정의 두께만큼 제거할 수 있다. 이에 따라, 셀 영역(20) 상의 프리 제1 셀 도전막(141p)의 두께는 셀 영역 분리막(22) 상의 프리 제1 셀 도전막(141p)의 두께보다 두껍게 형성될 수 있다.
이어서, 도 14a 내지 도 14b를 참고하면, 프리 제1 셀 도전막(141p)과 기판(100) 사이에, 프리 비트 라인 컨택(146p)이 형성될 수 있다. 프리 비트 라인 컨택(146p)은 후술하는 셀 도전막 구조체(140p_ST)와 기판(100) 사이에 배치될 수 있다.
이어서, 프리 비트 라인 컨택(146p)은 제1 두께(D1)보다 얇은 제2 두께(D2)만큼 제거될 수 있다. 이 경우, 프리 비트 라인 컨택(146p)이 형성되지 않은 프리 제1 셀 도전막(141p) 상에 마스크를 형성하고, 식각 공정을 이용함으로써 프리 비트 라인 컨택(146p)을 소정의 두께만큼 제거할 수 있다. 이에 따라, 프리 비트 라인 컨택(146p)의 상면의 높이는 프리 제1 셀 도전막(141p)의 상면의 높이보다 낮게 레벨링될 수 있다. 즉, 프리 비트 라인 컨택(146p)의 상면과 프리 제1 셀 도전막(141p)의 상면 사이에 단차가 형성될 수 있다.
이어서, 도 15a 내지 도 15c를 참고하면, 기판(100) 상에, 프리 제1 셀 도전막(141p), 프리 제2 셀 도전막(142p), 및 프리 제3 셀 도전막(143p)을 포함하는 프리 셀 도전막(140p)이 형성될 수 있다. 프리 제2 셀 도전막(142p)은 프리 제1 셀 도전막(141p)의 표면을 따라 프리 제1 셀 도전막(141p) 상에 형성될 수 있다. 이어서, 프리 제3 셀 도전막(143p)이 프리 제2 셀 도전막(142p) 상에 형성될 수 있다.
이어서, 화학적 기계적 연마 공정(CMP) 등을 이용하여 프리 제3 셀 도전막(143p)의 상면을 평탄화할 수 있다.
이에 따라, 프리 제3 셀 도전막(143p)은 셀 영역(20) 및 셀 영역 분리막(22) 상에서 위치별로 서로 다른 두께를 가지도록 형성될 수 있다. 즉, 셀 영역 분리막(22) 상의 프리 제3 셀 도전막(143p)의 두께는 셀 영역(20) 상의 프리 제3 셀 도전막(143p)의 두께보다 두꺼울 수 있다.
또한, 프리 제3 셀 도전막(143p)은 셀 영역(20) 상에서 서로 다른 두께를 가지도록 형성될 수 있다. 즉, 프리 비트 라인 컨택(146p) 상의 프리 제3 셀 도전막(143p)의 두께는 프리 비트 라인 컨택(146p)이 형성되지 않은 프리 제1 셀 도전막(141p) 상의 프리 제3 셀 도전막(143p)의 두께보다 두꺼울 수 있다.
이어서, 도 16a 내지 도 16c를 참고하면, 셀 영역(20)의 기판(100) 상에, 셀 도전막 구조체(140p_ST)가 형성될 수 있다. 셀 도전막 구조체(140p_ST)는 셀 절연막(130) 상에 형성될 수 있다. 프리 비트 라인 컨택(146p)은 셀 도전막 구조체(140p_ST)와 기판(100)을 연결할 수 있다.
셀 도전막 구조체(140p_ST)는 셀 절연막(130) 상에 순차적으로 적층된 프리 셀 도전막(140p)과, 하부 셀 캡핑막(144p)을 포함할 수 있다. 셀 도전막 구조체(140p_ST)의 측벽 상에, 셀 경계 스페이서(246)가 형성될 수 있다.
구체적으로 도시되지는 않았으나, 페리 영역(24)의 기판(100) 상에, 페리 게이트 구조체(240ST)가 형성될 수 있다. 페리 게이트 구조체(240ST)는 도 7에 도시된 바와 같이 페리 게이트 절연막(230)과, 페리 게이트 도전막(240)과, 페리 캡핑막(244)과, 페리 스페이서(245)를 포함할 수 있다.
셀 도전막 구조체(140p_ST)는 페리 게이트 구조체(240ST)와 동시에 형성될 수 있다. 셀 경계 스페이서(246)는 페리 스페이서(245)와 동시에 형성될 수 있다.
이어서, 제2 식각 정지막(250)은 기판(100) 상에 형성될 수 있다. 제2 식각 정지막(250)은 셀 도전막 구조체(140p_ST)와, 페리 게이트 구조체(240ST) 상에 형성될 수 있다. 제2 식각 정지막(250)은 셀 도전막 구조체(140p_ST)의 프로파일과, 페리 게이트 구조체(240ST)의 프로파일을 따라 연장될 수 있다.
이어서, 제1 프리 층간 절연막(290p)은 제2 식각 정지막(250) 상에 형성될 수 있다. 제1 프리 층간 절연막(290p)은 제2 식각 정지막(250)을 전체적으로 덮을 수 있다. 제1 프리 층간 절연막(290p)은 예를 들어, 산화물 계열의 절연 물질을 포함할 수 있다.
이어서, 도 17a 내지 도 17c를 참고하면, 셀 도전막 구조체(140p_ST) 및 페리 게이트 구조체(240ST) 상의 제2 식각 정지막(250)의 상면 상에 배치된 제1 프리 층간 절연막(290p)을 제거하여, 제2 식각 정지막(250) 상에 제2 프리 층간 절연막(290g)이 형성될 수 있다.
예를 들어, 제2 프리 층간 절연막(290g)은 화학적 기계적 연마 공정(CMP)을 이용하여 형성될 수 있다. 즉, 화학적 기계적 연마 공정(CMP)을 이용하여, 셀 도전막 구조체(140p_ST) 상 및 페리 게이트 구조체(240ST) 상의 제1 프리 층간 절연막(290p)이 제거될 수 있다.
이를 통해, 셀 도전막 구조체(140p_ST)의 상면과, 페리 게이트 구조체(240ST)의 상면 상의 제2 식각 정지막(250)은 노출될 수 있다.
이를 통해, 제2 식각 정지막(250) 상에, 도 18b의 셀 층간 절연막(295)이 형성될 수 있다.
도시된 것과 달리, 추가적인 마스크 공정을 통해, 페리 게이트 구조체(240ST)와 셀 도전막 구조체(140p_ST) 사이의 셀 층간 절연막(295)의 일부가 더 제거될 수 있다.
도 18a 내지 도 18c를 참고하면, 셀 층간 절연막(295) 상에 삽입 층간 절연막(291)이 형성될 수 있다.
삽입 층간 절연막(291)은 셀 층간 절연막(295) 및 셀 층간 절연막(295)보다 위로 돌출된 제2 식각 정지막(250) 상에 형성될 수 있다. 삽입 층간 절연막(291)은 페리 영역(24) 뿐만 아니라, 셀 영역(20) 상에도 형성될 수 있다.
도 19a 내지 도 19c를 참고하면, 셀 도전막 구조체(140p_ST)와, 셀 영역(20) 상의 삽입 층간 절연막(291) 및 제2 식각 정지막(250)을 패터닝하여, 비트 라인 구조체(140ST)가 형성될 수 있다.
셀 라인 캡핑막(144)은 패터닝된 하부 셀 캡핑막(144p)과, 패터닝된 제2 식각 정지막(250)과, 패터닝된 삽입 층간 절연막(291)을 포함할 수 있다.
비트 라인 구조체(140ST)가 형성되는 동안, 비트 라인 컨택(146)이 형성될 수 있다.
이어서, 셀 라인 스페이서(150)가 형성될 수 있다. 이어서, 제1 방향(D1)으로 인접하는 비트 라인 구조체(140ST) 사이에, 펜스 희생 절연막이 형성될 수 있다. 펜스 희생 절연막은 비트 라인 구조체(140ST)의 상면과, 스페이서들(154, 154e) 상에 형성될 수 있다. 펜스 희생 절연막을 패터닝하여, 셀 게이트 구조체(110) 상에 펜스 패턴(170)이 형성될 수 있다.
펜스 패턴(170)을 형성한 후, 인접하는 셀 도전 라인(140) 사이와, 인접하는 펜스 패턴(170) 사이에, 스토리지 컨택(120)이 형성될 수 있다.
도 4 내지 도 8에서, 스토리지 컨택(120)을 형성한 후, 스토리지 패드(160)와, 페리 배선 라인(265)과, 비트 라인 컨택 플러그(261)가 형성될 수 있다.
이어서, 제1 식각 정지막(292)이 형성될 수 있다. 또한, 정보 저장부(190)가 형성될 수 있다.
도 20a 및 도 20b는 몇몇 실시예들에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 제조 방법에 관한 설명 중 도 11 내지 도 19를 이용하여 설명한 내용과 중복되는 내용은 간략히 설명하거나, 생략한다.
도 20a 및 도 20b를 참고하면, 경계 영역의 제3 셀 도전막(143)의 제1 방향(D1)을 따른 길이(W13)는 비트 라인 컨택(146) 상의 제3 셀 도전막(143)의 제1 방향(D1)을 따른 길이(W12)보다 길 수 있다.
도 20a 및 도 20b를 참고하면, 비트 라인 컨택(146) 상의 제3 셀 도전막(143)의 제1 방향(D1)을 따른 길이(W12)는 셀 영역(20)의 제1 셀 도전막(141) 상에 배치된 제3 셀 도전막(143)의 제1 방향(D1)을 따른 길이(W11)보다 길 수 있다.
또한, 비트 라인 컨택(146)의 제1 방향(D1)을 따른 길이(W22)는, 비트 라인 컨택(146) 상의 제3 셀 도전막(143)의 제1 방향(D1)을 따른 길이(W12)보다 짧을 수 있다.
비트 라인 컨택(146) 상의 제3 셀 도전막(143)의 제1 방향(D1)을 따른 길이(W12)는 기판(100)에 인접할수록 증가할 수 있다. 다만, 이에 제한되는 것은 아니다.
또한, 경계 영역에서, 제1 셀 도전막(141)의 제1 방향(D1)을 따른 길이(W23)는, 제3 셀 도전막(143)의 제1 방향(D1)을 따른 길이(W13)보다 짧을 수 있다.
제3 셀 도전막(143)의 제1 방향(D1)을 따른 길이(W13)는 기판(100)에 인접할수록 증가할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 20a 및 도 20b를 참고하면, 제1 영역(105_1)의 제3 셀 도전막(143)의 측벽(S12)의 기울기(A12), 제2 영역(105_2)의 제3 셀 도전막(143)의 측벽(S11)의 기울기(A11) 및 경계 영역의 제3 셀 도전막(143)의 측벽(S13)의 기울기(A13)는 서로 다를 수 있다.
구체적으로, 제1 영역(105_1)의 제3 셀 도전막(143)의 측벽(S12)의 기울기(A12)는, 제2 영역(105_2)의 제3 셀 도전막(143)의 측벽(S11)의 기울기(A11)보다 크고, 경계 영역의 제3 셀 도전막(143)의 측벽(S13)의 기울기(A13)보다 작을 수 있다.
도 20a 및 도 20b를 참고하면, 비트 라인 컨택(146) 상의 제2 셀 도전막(142)의 제1 방향(D1)을 따른 길이(W32)는 비트 라인 컨택(146)의 제1 방향(D1)을 따른 길이(W22)보다 길 수 있다.
또한, 경계 영역에서, 제2 셀 도전막(142)의 제1 방향(D1)을 따른 길이(W33)는 제1 셀 도전막(141)의 제1 방향(D1)을 따른 길이(W23)보다 길 수 있다.
도 20a 및 도 20b를 참고하면, 제1 영역(105_1)의 제2 셀 도전막(142)의 측벽(S12)의 기울기(A12), 제2 영역(105_2)의 제2 셀 도전막(142)의 측벽(S11)의 기울기(A11) 및 경계 영역의 제2 셀 도전막(142)의 측벽(S13)의 기울기(A13)는 서로 다를 수 있다.
구체적으로, 제1 영역(105_1)의 제2 셀 도전막(142)의 측벽(S12)의 기울기(A12)는, 제2 영역(105_2)의 제2 셀 도전막(142)의 측벽(S11)의 기울기(A11)보다 크고 경계 영역의 제2 셀 도전막(142)의 측벽(S13)의 기울기(A13)보다 작을 수 있다.
제2 셀 도전막(142)의 제1 방향(D1)을 따른 길이는 기판(100)에 인접할수록 증가할 수 있으나, 이에 제한되지 않는다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 게이트 구조체 120: 스토리지 컨택(BC)
140ST: 비트 라인 구조체 160: 스토리지 패드(LP)
240ST: 페리 게이트 구조체 291: 삽입 층간 절연막
295: 셀 층간 절연막

Claims (10)

  1. 셀 소자 분리막에 의해 정의되는 활성 영역이 배치된 셀 영역과, 상기 셀 영역의 주변에 배치된 페리 영역과, 상기 셀 영역과 상기 페리 영역 사이의 경계 영역을 포함하는 기판;
    상기 기판 내에, 제1 방향으로 연장되는 워드 라인 구조체;
    상기 기판 상에, 상기 셀 영역으로부터 상기 경계 영역으로 상기 제1 방향과 교차하는 제2 방향을 따라 연장되고, 상기 기판 상에 순차적으로 적층된 제1 및 제2 셀 도전막을 포함하는 비트 라인 구조체; 및
    상기 기판과 상기 비트 라인 구조체 사이에서 상기 기판과 상기 비트 라인 구조체를 연결하는 비트 라인 컨택을 포함하되,
    상기 경계 영역의 상기 제2 셀 도전막의 두께는 상기 셀 영역의 상기 제2 셀 도전막의 두께보다 두꺼운 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 비트 라인 컨택의 상면은 상기 셀 영역의 상기 제1 셀 도전막의 상면보다 낮은 반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 비트 라인 컨택 상의 상기 제2 셀 도전막의 두께는 상기 셀 영역의 상기 제1 셀 도전막 상에 배치된 제2 셀 도전막의 두께보다 두꺼운 반도체 메모리 장치.
  4. 제1 항에 있어서,
    상기 경계 영역의 상기 제2 셀 도전막의 상기 제1 방향을 따른 길이는 상기 비트 라인 컨택 상의 상기 제2 셀 도전막의 상기 제1 방향을 따른 길이보다 긴 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 비트 라인 컨택 상의 상기 제2 셀 도전막의 상기 제1 방향을 따른 길이는 상기 셀 영역의 상기 제1 셀 도전막 상에 배치된 상기 제2 셀 도전막의 상기 제1 방향을 따른 길이보다 긴 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 비트 라인 컨택의 상기 제1 방향을 따른 길이는 상기 비트 라인 컨택 상의 상기 제2 셀 도전막의 상기 제1 방향을 따른 길이보다 짧은 반도체 메모리 장치.
  7. 제1 항에 있어서,
    상기 경계 영역에서, 상기 제1 셀 도전막의 상기 제1 방향을 따른 길이는 상기 제2 셀 도전막의 상기 제1 방향을 따른 길이보다 짧은 반도체 메모리 장치.
  8. 제1 항에 있어서,
    상기 셀 소자 분리막은 상기 비트 라인 컨택이 형성된 제1 영역 및 상기 비트 라인 컨택이 형성되지 않은 제2 영역을 포함하고,
    상기 제1 영역 상의 상기 제2 셀 도전막의 측벽의 기울기, 상기 제2 영역 상의 상기 제2 셀 도전막의 측벽의 기울기 및 상기 경계 영역의 상기 제2 셀 도전막의 측벽의 기울기는 서로 다른 반도체 메모리 장치.
  9. 셀 소자 분리막에 의해 정의되는 활성 영역이 배치된 셀 영역과, 상기 셀 영역의 주변에 배치된 페리 영역과, 상기 셀 영역과 상기 페리 영역 사이의 경계 영역을 포함하는 기판;
    상기 기판 내에, 제1 방향으로 연장되는 워드 라인 구조체;
    상기 기판 상에, 상기 셀 영역으로부터 상기 경계 영역으로 상기 제1 방향과 교차하는 제2 방향을 따라 연장되고, 상기 기판으로부터 멀어지는 방향으로 순차적으로 적층된 제1 및 제2 셀 도전막을 포함하는 비트 라인 구조체; 및
    상기 기판과 상기 비트 라인 구조체 사이에서 상기 기판과 상기 비트 라인 구조체를 전기적으로 연결하는 비트 라인 컨택을 포함하되,
    상기 경계 영역의 상기 제1 셀 도전막의 상면은 상기 셀 영역의 상기 제1 셀 도전막의 상면보다 낮고,
    상기 경계 영역의 상기 제2 셀 도전막의 상기 제1 방향을 따른 길이는 상기 셀 영역의 상기 제2 셀 도전막의 상기 제1 방향을 따른 길이보다 긴 반도체 메모리 장치.
  10. 셀 소자 분리막에 의해 정의되는 활성 영역이 배치된 셀 영역과, 상기 셀 영역의 주변에 배치된 페리 영역과, 상기 셀 영역과 상기 페리 영역 사이의 경계 영역을 포함하는 기판;
    상기 기판 내에, 제1 방향으로 연장되는 워드 라인 구조체;
    상기 기판 상에, 상기 셀 영역으로부터 상기 경계 영역으로 상기 제1 방향과 교차하는 제2 방향을 따라 연장되고, 상기 기판 상에 순차적으로 적층된 제1 내지 제3 셀 도전막을 포함하는 비트 라인 구조체; 및
    상기 기판과 상기 비트 라인 구조체 사이에서 상기 기판과 상기 비트 라인 구조체를 전기적으로 연결하는 비트 라인 컨택을 포함하되,
    상기 비트 라인 컨택의 상면은, 상기 셀 영역의 상기 제1 셀 도전막의 상면보다 낮고 상기 경계 영역의 상기 제1 셀 도전막의 상면보다 높고,
    상기 비트 라인 컨택 상의 상기 제3 셀 도전막의 두께는, 상기 셀 영역의 상기 제1 셀 도전막 상의 상기 제3 셀 도전막의 두께보다 두껍고 상기 경계 영역의 상기 제3 셀 도전막의 두께보다 얇은 반도체 메모리 장치.
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