TWI838679B - 具有內埋觸點及圍籬的半導體記憶體裝置 - Google Patents

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Abstract

本發明提供一種具有改良的元件效能及可靠度的半導體記憶體裝置。半導體記憶體裝置包括基底、在基底中在第一方向上延伸的閘極電極、位於基底上的多個內埋觸點以及位於內埋觸點中的鄰近者之間的溝渠中的圍籬。圍籬位於閘極電極上。圍籬包含間隔物膜及填充膜，間隔物膜位於溝渠的側壁上且在與第一方向相交的第二方向上延伸，填充膜位於溝渠中且位於間隔物膜上。間隔物膜的上部表面相對於基底低於填充膜的上部表面。

Description

具有內埋觸點及圍籬的半導體記憶體裝置
本揭露是關於一種半導體記憶體裝置。
隨著半導體元件變得愈來愈高度整合，個別電路圖案變得更精細以在相同區域中實施更多的半導體元件。亦即，隨著半導體元件的整合程度增加，半導體元件的組件的設計規則減少。
在高度縮放的半導體元件中，形成多個內埋觸點（buried contact；BC）及插入於其間的圍籬的製程可變得愈來愈複雜且困難。
本揭露的態樣提供一種具有改良的元件效能及可靠度的半導體記憶體裝置。
然而，本揭露的態樣不受本文中所闡述的態樣限制。藉由參考下文給出的本揭露的詳細描述，本揭露的以上及其他態樣對於本揭露所屬技術領域中具有通常知識者而言將變得更顯而易見。
根據本揭露的一些實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包含基底、在基底中在第一方向上延伸的閘極電極、位於基底上的多個內埋觸點、位於內埋觸點中的鄰近者之間的溝渠以及位於溝渠中的圍籬。圍籬位於閘極電極上。圍籬包含間隔物膜及填充膜，所述間隔物膜位於溝渠的側壁上且在與第一方向相交的第二方向上延伸，所述填充膜位於溝渠中且位於間隔物膜上。間隔物膜的上部表面相對於基底低於填充膜的上部表面。
根據本揭露的一些實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包含基底、在基底中在第一方向上延伸的閘極電極、位於基底上的多個內埋觸點以及位於內埋觸點中的鄰近者之間的溝渠中的圍籬。圍籬位於閘極電極上。圍籬包含間隔物膜及填充膜，所述間隔物膜位於溝渠的側壁上且在與第一方向相交的第二方向上延伸，所述填充膜位於溝渠中且位於間隔物膜上。填充膜包含第一部分及位於第一部分上的第二部分，所述第一部分在與第一方向及第二方向相交的第三方向上具有第一寬度，所述第二部分在第三方向上具有第二寬度。第二寬度大於第一寬度，且填充膜的第二部分在第二方向上與間隔物膜至少部分地重疊。
根據本揭露的一些實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包含基底；閘極結構，所述閘極結構包含在第一方向上延伸的閘極電極；以及位於閘極電極上的閘極封蓋圖案。閘極結構在基底中延伸。半導體記憶體裝置包含位於基底上的多個內埋觸點及位於多個內埋觸點中的鄰近者之間的溝渠中的圍籬。圍籬位於閘極電極上。溝渠的底部表面由閘極封蓋圖案的頂部表面限定。圍籬包含一對間隔物膜及填充膜，所述一對間隔物膜位於溝渠的各別側壁上且在與第一方向相交的第二方向上延伸，所述填充膜位於溝渠中且位於所述一對間隔物膜上。填充膜包含第一部分及位於第一部分上的第二部分，所述第一部分在與第一方向及第二方向相交的第三方向上具有第一寬度，所述第二部分在第三方向上具有第二寬度。第二部分位於第一部分上且第二寬度大於第一寬度。所述一對間隔物膜中的一者的上部表面相對於基底低於填充膜的第二部分的上部表面。所述一對間隔物膜沿著溝渠的底部表面彼此隔開。
在下文中，將參考圖1至圖3來描述根據一些實施例的半導體記憶體裝置。
圖1為根據一些實施例的用於解釋半導體記憶體裝置的例示性佈局圖。圖2為沿著圖1的A-A截取的橫截面圖。圖3為沿著圖1的B-B截取的橫截面圖。
在與根據一些實施例的半導體記憶體裝置相關的圖式中，儘管將動態隨機存取記憶體（Dynamic Random Access Memory；DRAM）繪示為實例，但實施例不限於此。
參考圖1至圖3，根據一些實施例的半導體記憶體裝置包含基底100、元件分離膜105、位元線BL、字元線WL、直接觸點DC、圍籬170、內埋觸點BC、著陸墊LP、層間絕緣膜180以及電容器190。
基底100可為塊狀矽或絕緣層上矽（silicon-on-insulator；SOI）。相比之下，基底100可為矽基底或可包含其他材料，但不限於例如矽鍺、絕緣層上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、鉛碲化合物、砷化銦、磷化銦、砷化鎵或銻化鎵。在以下描述中，基底100將被描述為矽基底。
基底100可包含多個主動區ACT。主動區ACT可由形成於基底100內部的元件分離膜105限定。如所繪示，隨著半導體記憶體裝置的設計規則減少，主動區ACT可呈一條對角線（或斜線）的形式置放。舉例而言，主動區ACT可在第三方向D3上延伸。
主動區ACT可以在除平面中的第一方向D1及第二方向D2以外的任何第三方向D3上延伸的條狀物的形式形成，第一方向D1及第二方向D2在平面中延伸。此外，主動區ACT可呈在彼此平行的方向上延伸的多個條狀物的形式。此外，多個主動區ACT中的一個主動區ACT的中心可鄰近其他主動區ACT的遠端部分置放。主動區ACT包含雜質且可形成源極及汲極區。
在第一方向D1上延伸的多個閘極電極112可跨主動區ACT而置放。多個閘極電極112可彼此平行延伸。多個閘極電極112可為例如多個字元線WL。多個字元線WL可以相等間隔置放。多個字元線可在第二方向D2上彼此間隔開。可根據設計規則判定字元線WL的寬度或字元線WL之間的間隔。
在與字元線WL相交的第二方向D2上延伸的多個位元線BL可置放於字元線WL上。多個位元線BL可彼此平行延伸。多個位元線BL可在第一方向D1上彼此間隔開。位元線BL可位於彼此之間的相等間隔處。可根據設計規則判定位元線BL的寬度或位元線BL之間的間隔。
根據一些實施例的半導體記憶體裝置可包含形成於主動區ACT上的各種觸點配置。各種觸點配置可包含例如直接觸點DC、內埋觸點BC及/或著陸墊LP。
此處，直接觸點DC可意指將主動區ACT電連接至位元線BL的觸點。內埋觸點BC可意指將主動區ACT連接至電容器190的下部電極191的觸點。鑒於置放結構，內埋觸點BC與主動區ACT之間的接觸區域可能較小。因此，可引入導電著陸墊LP以增加與主動區ACT的接觸區域且增加與電容器190的下部電極191的接觸區域。
著陸墊LP可置放於主動區ACT與內埋觸點BC之間，且可置放於內埋觸點BC與電容器190的下部電極191之間。在根據一些實施例的半導體記憶體裝置中，著陸墊LP可置放於內埋觸點BC與電容器190的下部電極191之間。藉由經由引入著陸墊LP來增加接觸區域，主動區ACT與電容器190的下部電極191之間的接觸區域可減少。
直接觸點DC可連接至基底100。由於內埋觸點BC置放於主動區ACT的兩個遠端部分處，因此著陸墊LP可置放為與內埋觸點BC部分重疊以鄰近於主動區ACT的兩個遠端。換言之，內埋觸點BC可經形成為與主動區ACT以及在鄰近字元線WL之間及/或鄰近位元線BL之間的元件分離膜105重疊。
字元線WL可由埋入基底100內部的結構形成。字元線WL可跨直接觸點DC之間或內埋觸點BC之間的主動區ACT置放。如所繪示，兩個字元線WL可置放成與一個主動區ACT交叉。由於主動區ACT沿著第三方向D3延伸，字元線WL與主動區ACT可具有小於90度的角度。
直接觸點DC及內埋觸點BC可對稱地置放。因此，直接觸點DC及內埋觸點BC可沿著第一方向D1及第二方向D2置放於一條直線上。另一方面，不同於直接觸點DC及內埋觸點BC，著陸墊LP可在位元線BL沿著其延伸的第二方向D2上呈Z形式置放。此外，可置放著陸墊LP以在字元線WL沿著其延伸的第一方向D1上與各位元線BL的相同側表面部分重疊。舉例而言，第一線的著陸墊LP中的每一者與對應位元線BL的左側表面重疊，且第二線的著陸墊LP中的每一者可與對應位元線BL的右側表面重疊。
根據一些實施例的半導體記憶體裝置可包含多個閘極結構110、多個位元線結構140ST、多個內埋觸點BC、直接觸點DC、多個圍籬170、層間絕緣膜180以及多個電容器190。
元件分離膜105可形成於基底100內部。元件分離膜105可具有帶有極佳元件分離特性的淺溝渠隔離（shallow trench isolation；STI）結構。元件分離膜105可限定主動區ACT。如圖1中所繪示，由元件分離膜105限定的主動區ACT可具有包含短軸及長軸的長島形狀。主動區ACT可具有斜線形式，以相對於形成於元件分離膜105內部的字元線WL具有小於90度的角度。此外，單元主動區ACT可具有斜線形式，以相對於形成於元件分離膜105上的位元線BL具有小於90度的角度。
元件分離膜105可包含但不限於，例如氧化矽膜、氮化矽膜以及氮氧化矽膜中的至少一者。在圖2及圖3中，儘管將元件分離薄膜105繪示為形成為單一絕緣膜，但此僅為解釋方便起見，且實施例不限於此。根據元件分離膜105的寬度，元件分離膜105可形成為單一絕緣膜或可形成為多個絕緣膜。
閘極結構110可形成於基底100及元件分離膜105中。閘極結構110可橫跨元件分離膜105及由元件分離膜105限定的主動區ACT而形成。閘極結構110可在第一方向D1上延伸。多個閘極結構110可在第二方向D2上彼此間隔開。
閘極結構110可包含閘極絕緣膜111、閘極電極112、閘極封蓋導電膜113以及閘極封蓋圖案114。此處，閘極電極112可對應於字元線WL。不同於所繪示情況，閘極結構110可不包含閘極封蓋導電膜113。
閘極絕緣膜111可沿著閘極溝渠110t的側壁及底部表面延伸。閘極絕緣膜111可沿著閘極溝渠110t的至少一部分的輪廓延伸。閘極絕緣膜111可包含例如氧化矽、氮化矽、氮氧化矽或高介電常數材料中的至少一者，所述高介電常數材料具有比氧化矽的介電常數更高的介電常數。高介電常數材料可包含例如氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅及/或其組合中的至少一者。
閘極電極112可形成於閘極絕緣膜111上。閘極電極112可填充或至少部分地填充閘極溝渠110t的一部分。閘極封蓋導電膜113可沿著閘極電極112的上部表面延伸。
閘極電極112可包含金屬、金屬合金、導電金屬氮化物、導電金屬碳氮化物、導電金屬碳化物、金屬矽化物、摻雜半導體材料、導電金屬氮氧化物及/或導電金屬氧化物中的至少一者。閘極電極112可包含但不限於，例如TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx及/或其組合中的至少一者。閘極封蓋導電膜113可包含但不限於，例如多晶矽及/或多晶矽鍺。
閘極封蓋圖案114可置放於閘極電極112及閘極封蓋導電膜113上。閘極封蓋圖案114可填充在形成閘極電極112及閘極封蓋導電膜113之後保留的閘極溝渠110t。儘管將閘極絕緣膜111繪示為沿著閘極封蓋圖案114的側壁延伸，但實施例不限於此。閘極封蓋圖案114可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）及/或其組合中的至少一者。
儘管未繪示，但雜質摻雜區可形成於閘極結構110的至少一側上。雜質摻雜區可為電晶體的源極/汲極區。
位元線結構140ST可包含導電線140及位元線封蓋圖案144。導電線140可形成於基底100及元件分離膜105上，閘極結構110形成於所述元件分離膜105上。導電線140可與元件分離膜105及由元件分離膜105限定的主動區ACT相交。導電線140可形成為與閘極結構110相交。此處，導電線140可對應於位元線BL。
導電線140可為多膜。導電線140可包含例如第一導電膜141、第二導電膜142以及第三導電膜143。第一導電膜141、第二導電膜142以及第三導電膜143可依序堆疊於基底100及元件分離膜105上。儘管將導電線140繪示為三膜，但實施例不限於此。
第一導電膜141、第二導電膜142以及第三導電膜143中的每一者可包含例如雜質摻雜半導體材料、導電矽化物化合物、導電金屬氮化物、金屬及/或金屬合金中的至少一者。舉例而言，第一導電膜141包含摻雜半導體材料，第二導電膜142包含導電矽化物化合物及導電金屬氮化物中的至少一者，且第三導電膜143可包含金屬及金屬合金中的至少一者。然而，實施例並不限於此。
直接觸點DC可形成於導電線140與基底100之間。亦即，導電線140可形成於直接觸點DC上。舉例而言，直接觸點DC可形成於導電線140與具有長島形狀的主動區ACT的中心部分相交的點處。
直接觸點DC可電連接導電線140及基底100。直流電DC可包含例如雜質摻雜半導體材料、導電矽化物化合物、導電金屬氮化物以及金屬中的至少一者。
在與圖2中的直接觸點DC的上部表面重疊的區中，導電線140可包含第二導電膜142及第三導電膜143。在與直接觸點DC的上部表面不重疊的區中，導電線140可包含第一導電膜141、第二導電膜142以及第三導電膜143。
位元線封蓋圖案144可置放於導電線140上。位元線封蓋圖案144可在第二方向D2上沿著導電線140的上部表面延伸。此時，位元線封蓋圖案144可包含例如氮化矽膜、氮氧化矽、碳氮化矽及/或碳氮氧化矽中的至少一者。在根據一些實施例的半導體記憶體裝置中，位元線封蓋圖案144可包含例如氮化矽膜。儘管將位元線封蓋圖案144繪示為單一膜，但實施例不限於此。
絕緣膜130可形成於基底100及元件分離膜105上。更具體而言，絕緣膜130可形成於基底100及元件分離膜105上，直接觸點DC不形成於所述元件分離膜105上。絕緣膜130可形成於基底100與導電線140之間及元件分離膜105與導電線140之間。
儘管絕緣膜130可為單一膜，但如所繪示，絕緣膜130可為包含第一絕緣膜131及第二絕緣膜132的多膜。舉例而言，儘管第一絕緣膜131可包含氧化矽膜且第二絕緣膜132可包含氮化矽膜，但實施例不限於此。
位元線間隔物150可置放於導電線140及位元線封蓋圖案144的側壁上。位元線間隔物150可在導電線140的一部分處形成於基底100及元件分離膜105上，直接觸點DC形成於所述導電線140上。位元線間隔物150可置放於導電線140、位元線封蓋圖案144以及直接觸點DC的側壁上。位元線間隔物150可在第二方向D2上在導電線140及位元線封蓋圖案144的側壁上延伸。
儘管位元線間隔物150可為單一膜，但如2圖中所繪示，位元線間隔物150可包含多膜，所述多膜包含第一位元線間隔物151及第二位元線間隔物152。舉例而言，第一位元線間隔物151及第二位元線間隔物152中的每一者可包含但不限於以下各者中的一者：氧化矽膜、氮化矽膜、氮氧化矽膜（silicon oxynitride film；SiON）、碳氮氧化矽膜（silicon oxycarbonitride film；SiOCN）、氣流及/或其組合。
內埋觸點BC可置放於在第一方向D1上彼此鄰近的導電線140之間。內埋觸點BC可置放於在第二方向D2上彼此鄰近的圍籬170之間。內埋觸點BC可與基底100及/或鄰近導電線140之間的元件分離膜105重疊。
內埋觸點BC可包含例如雜質摻雜半導體材料、導電矽化物化合物、導電金屬氮化物以及金屬中的至少一者。因此,內埋觸點BC可電連接至主動區ACT。內埋觸點BC可包含例如多晶矽。
圍籬170可置放於基底100及元件分離膜105上。圍籬170可形成為在第四方向D4上與閘極結構110重疊，所述閘極結構110形成於基底100及元件分離膜105中。第四方向D4可與第一方向D1及第二方向D2相交。舉例而言，第四方向D4可垂直於第一方向D1及第二方向D2。
圍籬170可置放於閘極電極112上。圍籬170可置放於在第二方向D2上延伸的位元線結構140ST之間。圍籬170可置放於鄰近內埋觸點BC之間。圍籬170可至少部分地填充或完全填充限定於鄰近內埋觸點BC之間的溝渠TR。
圍籬170可包含間隔物膜170S及填充膜170F，所述間隔物膜170S置放於溝渠TR的側壁TR_SW的一部分上，所述填充膜170F置放於間隔物膜170S上。溝渠TR的側壁TR_SW可由內埋觸點BC的側壁及著陸墊LP的側壁限定。溝渠TR的底部表面TR_BS可由閘極封蓋圖案114限定。在圖3中，儘管將溝渠TR的底部表面TR_BS繪示為彎曲表面，但形狀不限於此，且溝渠TR的底部表面TR_BS可為平面的平坦表面。
間隔物膜170S在第四方向D4上沿著溝渠TR的側壁TR_SW延伸。間隔物膜170S可與內埋觸點BC的側壁的至少一部分接觸。在一些實施例中，間隔物膜170S的上部表面170S_US低於內埋觸點BC的上部表面BC_US。換言之，自基底100的上部表面至間隔物膜170S的上部表面170S_US的高度小於自基底100的上部表面至內埋觸點BC的上部表面BC_US的高度。因此，間隔物膜170S與著陸墊LP的側壁不接觸。然而，本揭露的技術構思不限於此。
間隔物膜170S可與溝渠TR的底部表面TR_BS的一部分接觸。間隔物膜170S不沿著溝渠TR的底部表面TR_BS延伸。亦即，所述一對間隔物膜170S可置放於溝渠TR的兩個側壁TR_SW的一部分上,且所述一對間隔物膜170S中的每一者可在第二方向D2上彼此間隔開。因此，間隔物膜170S可不在第四方向D4上與閘極電極112的至少一部分重疊。然而，本揭露的技術構思不限於此。
間隔物膜170S可在第二方向D2上具有第一寬度W1。第一寬度W1可為例如0.5奈米至10奈米。儘管將間隔物膜170S示出為係具有均一寬度，但第一寬度W1可指間隔物膜170S的最寬寬度。然而，本揭露的技術構思不限於此。
間隔物膜170S可在第四方向D4上與填充膜170F的至少一部分重疊。間隔物膜170S的上部表面170S_US可低於填充膜170F的上部表面170F_US。換言之，自基底100的上部表面至間隔物膜170S的上部表面170S_US的高度小於自基底100的上部表面至填充膜170F的上部表面170F_US的高度。
間隔物膜170S可包含低介電常數材料。儘管間隔物膜170S可包含例如氧化矽（SiO 2）或具有比氮化矽更低的介電常數的低介電常數材料中的至少一者，但本揭露的技術構思不限於此。
填充膜170F可置放於間隔物膜170S上。填充膜170F可填充在形成間隔物膜170S之後保留的溝渠TR。
填充膜170F可包含第一部分170F_1及位於第一部分170F_1上的第二部分170_2。填充膜170F的第一部分170F_1可自溝渠TR的底部表面TR_BS延伸至間隔物膜170S的上部表面170S_US。填充膜170F的第二部分170F_2可自間隔物膜170S的上部表面170S_US延伸至層間絕緣膜180的下部表面。填充膜170F的第二部分170F_2可填充在形成間隔物膜170S及填充膜170F的第一部分170F_1之後保留的溝渠TR。
填充膜170F的第一部分170F_1可在第二方向D2上與間隔物膜170S的至少一部分重疊。在一些實施例中，填充膜170F的第一部分170F_1可不在第四方向D4上與間隔物膜170S重疊。填充膜170F的第一部分170F_1可在第二方向D2上具有第二寬度W2。
填充膜170F的第二部分170F_2的至少一部分可在第四方向D4上與間隔物膜170S重疊。填充膜170F的第二部分170F_2的至少一部分可不在第四方向D4上與填充膜170F的第一部分170F_1重疊。
填充膜170F的第二部分170F_2可在第二方向D2上具有第三寬度W3。填充膜170F的第二部分170F_2的第三寬度W3與溝渠TR的寬度可在第二方向D2上相同。亦即，溝渠TR可在第二方向D2上具有第三寬度W3。
在相同位置處，第三寬度W3可與第一寬度W1、第二寬度W2以及第一寬度W1的相加值相同。亦即，在相同位置處，溝渠TR在第二方向D2上的寬度可與所述一對間隔物膜170S的寬度與填充膜170F的第一部分170F_1的寬度的相加值相同。
如圖3中所繪示，溝渠TR在第二方向D2上的第三寬度W3與填充膜170F的第一部分170F_1在第二方向D2上的第二寬度W2的比率可為0.5或大於0.5。然而，本揭露的技術構思不限於此。
間隔物膜170S的上部表面170S_US可低於內埋觸點BC的上部表面BC_US。因此，填充膜170F的至少一部分可與內埋觸點BC接觸。
填充膜170F可包含具有比間隔物膜170S的介電常數更高的介電常數的材料。儘管填充膜170F可包含例如氮化矽、氮氧化矽或具有比氧化矽的介電常數更高的介電常數的高介電常數材料中的至少一者，但本揭露的技術構思不限於此。
隨著半導體記憶體裝置的高度整合，寄生電容及漏電流的影響逐漸增大。舉例而言，隨著動態隨機存取記憶體（Dynamic Random Access Memory；DRAM）的位元線之間的間隙變窄，位元線之間及位元線與內埋觸點之間的寄生電容可增大。
根據一些實施例的半導體記憶體裝置可使用氧化矽來使寄生電容最小化。由於氧化矽具有比氮化矽的介電常數更低的介電常數，因此根據一些實施例的半導體記憶體裝置可有效地減小寄生電容。
舉例而言，與圍籬由氮化矽形成的半導體記憶體裝置相比，圍籬由氧化矽形成的半導體記憶體裝置可有效地減小寄生電容。
在一些實施例中，與圍籬170由氮化矽形成的半導體記憶體裝置相比，因為間隔物膜170S由氧化矽形成，所以可有效地減小寄生電容。
由於根據一些實施例的半導體記憶體裝置可有效地減小寄生電容，因此可在所准許寄生電容的範圍內實現半導體記憶體裝置的高度整合。
此外，在根據一些實施例的半導體記憶體裝置中，由於圍籬170的間隔物膜170S由氧化矽形成，因此即使在間隔物膜170S與內埋觸點BC接觸時，亦可使漏電流最小化。此是因為與氮化矽相比，氧化矽可有效地防止由於界面陷阱N it而導致的漏電流。
著陸墊LP可形成於內埋觸點BC上。著陸墊LP可電連接至內埋觸點BC。
著陸墊LP可與位元線結構140ST的上部表面的一部分重疊。著陸墊LP可包含例如雜質摻雜半導體材料、導電矽化物化合物、導電金屬氮化物、導電金屬碳化物、金屬以及金屬合金中的至少一者。
層間絕緣膜180可形成於著陸墊LP及位元線結構140ST上。舉例而言，層間絕緣膜180可置放於位元線封蓋圖案144上。層間絕緣膜180可限定形成多個隔離區的著陸墊LP的區。此外，層間絕緣膜180可不覆蓋著陸墊LP的上部表面。
層間絕緣膜180可藉由包含絕緣材料來使多個著陸墊LP彼此電分離。舉例而言，層間絕緣膜180可包含氧化矽膜、氮化矽膜、氮氧化矽膜、碳氮氧化矽膜以及碳氮化矽膜中的至少一者。
蝕刻停止膜185可置放於層間絕緣膜180及著陸墊LP上。蝕刻停止膜185可包含例如氮化矽膜、碳氮化矽膜、含硼氮化矽膜（SiBN）、氮氧化矽膜以及碳氧化矽膜中的至少一者。
電容器190可置放於著陸墊LP上。電容器190可電連接至著陸墊LP。因此，電容器190可電連接至源極及汲極區，所述源極及汲極區連接至內埋觸點BC。因此，電容器190可將電荷儲存於半導體記憶體裝置或類似者中。
電容器190的一部分可置放於蝕刻停止膜185內部。電容器190包含下部電極191、電容器介電膜192以及上部電極193。歸因於在下部電極191與上部電極193之間出現的電位差，電容器190可將電荷儲存於電容器介電膜192中。
下部電極191可置放於著陸墊LP上。儘管將下部電極191繪示為具有柱形狀，但形狀不限於此。當然，下部電極191可具有圓柱形狀。電容器介電膜192形成於下部電極191上。電容器介電膜192可沿著下部電極191的輪廓形成。上部電極193形成於電容器介電膜192上。上部電極193可包覆下部電極191的外側壁。
在一些實施例中，電容器介電膜192可置放於與上部電極193垂直重疊的一部分中。在其他實施例中，不同於所繪示情況，電容器介電膜192可包含與上部電極193垂直重疊的第一部分及不與上部電極193垂直重疊的第二部分。亦即，電容器介電膜192的第二部分為未經上部電極193覆蓋的部分。
下部電極191可包含但不限於，例如摻雜半導體材料、導電金屬氮化物（例如氮化鈦、氮化鉭、氮化鈮或氮化鎢等）、金屬（例如釕、銥、鈦或鉭等）及/或導電金屬氧化物（例如氧化銥或氧化鈮等）。
電容器介電膜192可包含但不限於，例如氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅及/或其組合中的至少一者。
在根據一些實施例的半導體記憶體裝置中，電容器介電膜192可包含依序堆疊氧化鋯、氧化鋁以及氧化鋯的堆疊膜結構。
在根據一些實施例的半導體記憶體裝置中，電容器介電膜192可包含含有鉿（Hf）的介電膜。在根據一些實施例的半導體記憶體裝置中，電容器介電膜192可具有鐵電材料膜及順電材料膜的堆疊膜結構。
上部電極193可包含但不限於，例如摻雜半導體材料、金屬、導電金屬氮化物以及金屬矽化物中的至少一者。
圖4為根據一些實施例的用於解釋半導體記憶體裝置的圖。為方便解釋起見，將主要描述與圖1至圖3中描述的彼等點不同的點。
參考圖4，間隔物膜170S可沿著溝渠TR的底部表面TR_BS延伸。
間隔物膜170S包含沿著溝渠TR的兩個側壁TR_SW延伸的豎直部分及沿著溝渠TR的底部表面TR_BS延伸的水平部分。間隔物膜170S的水平部分連接每一間隔物膜170S的豎直部分。亦即，在一些實施例中，間隔物膜170S可沿著溝渠TR的底部表面TR_BS及溝渠TR的側壁TR_SW的一部分延伸。
圖5為根據一些實施例的用於解釋半導體記憶體裝置的圖。為方便解釋起見，將主要描述與圖1至圖3中描述的彼等點不同的點。
參考圖5，間隔物膜170S的上部表面170S_US可高於內埋觸點BC的上部表面BC_US。
自基底100的上部表面至間隔物膜170S的上部表面170S_US的高度可大於自基底100的上部表面至內埋觸點BC的上部表面BC_US的高度。在間隔物膜170S的製造程序中，間隔物膜170S的上部表面170S_US的高度可根據使間隔物膜170S凹進的程度而變化。
因此，間隔物膜170S可在第二方向D2上與內埋觸點BC完全重疊。間隔物膜170S的至少一部分可與著陸墊LP的側壁接觸。間隔物膜170S的至少一部分可在第二方向D2上與著陸墊LP重疊。
圖6為根據一些實施例的用於解釋半導體記憶體裝置的圖。為方便解釋起見，將主要描述與圖1至圖3中描述的彼等點不同的點。
參考圖6，間隔物膜170S的上部表面可為彎曲表面。在內埋觸點BC的側壁上，自基底100的上部表面至間隔物膜170S的上部表面170S_US的高度可朝向溝渠TR的中心減小。
在一些實施例中，在填充膜170F的第二部分170F_2與填充膜170F的第一部分170F_1之間的邊界處，填充膜170F的第二部分170F_2在第二方向D2上的寬度可與填充膜170F的第一部分170F_1在第二方向D2上的寬度相同。
圖7為根據一些實施例的用於解釋半導體記憶體裝置的圖。為方便解釋起見，將主要描述與圖1至圖3中描述的彼等點不同的點。
參考圖7，根據一些實施例的半導體記憶體裝置可包含接縫175。
接縫175可在第二方向D2上與間隔物膜170S間隔開。接縫175可置放於一對間隔物膜170S之間。接縫175可置放於填充膜170F內部。
接縫175可置放於填充膜170F的第一部分170F_1及第二部分170F_2上方。接縫175的上部表面可高於間隔物膜170S的上部表面170S_US。接縫175的至少一部分可在第二方向D2上與填充膜170F的第二部分170F_2重疊。接縫175的至少一部分可在第二方向D2上與填充膜170F的第一部分170F_1重疊。
接縫175的下部表面可高於溝渠TR的底部表面TR_BS。接縫175可在第四方向D4上與溝渠TR的底部表面TR_BS隔開。
圖8為根據一些實施例的用於解釋半導體記憶體裝置的圖。為方便解釋起見，將主要描述與圖1至圖3中描述的彼等點不同的點。
參考圖8，接縫175可包含下部接縫175_1以及位於下部接縫175_1上的上部接縫175_2。
下部接縫175_1可在第二方向D2上與間隔物膜170S間隔開。下部接縫175_1可置放於一對間隔物膜170S之間。下部接縫175_1可置放於填充膜170F的第一部分170F_1及第二部分170F_2上方。亦即，下部接縫175_1的上部表面可高於填充膜170F的第一部分170F_1的上部表面。
下部接縫175_1的下部表面可高於溝渠TR的底部表面TR_BS。下部接縫175_1可在第四方向D4上與溝渠TR的底部表面TR_BS間隔開。
上部接縫175_2可置放於下部接縫175_1上。上部接縫175_2可在第四方向D4上與下部接縫175_1間隔開。上部接縫175_2可不與層間絕緣膜180的下部表面間隔開。然而，本揭露的技術構思不限於此。
圖9為根據一些實施例的用於解釋半導體記憶體裝置的圖。為方便解釋起見，將主要描述與圖1至圖3中描述的彼等點不同的點。
參考圖9，在根據一些實施例的半導體記憶體裝置中，填充膜170F的第一部分170F_1在第二方向D2上的寬度與溝渠TR在第二方向D2上的寬度的比率可大於0.5。
間隔物膜170S可在第二方向D2上具有第一寬度W1。填充膜170F的第一部分170F_1可在第二方向D2上具有第二寬度W2。溝渠TR可在第二方向D2上具有第三寬度W3。
溝渠TR在第二方向D2上的第三寬度W3與填充膜170F的第一部分170F_1在第二方向D2上的第二寬度W2的比率可為0.5或大於0.5。然而，本揭露的技術構思不限於此。
圖10至圖23為根據一些實施例的用於解釋用於製造半導體記憶體裝置的方法的中間階段圖。將參考圖10至圖23描述用於製造根據一些實施例的半導體記憶體裝置的方法。
參考圖10，多個元件分離膜105及多個閘極結構110可形成於基底100內部。
多個閘極結構110中的每一者可在第一方向D1上延伸。多個閘極結構110可在第二方向D2上彼此間隔開。多個閘極結構110的一部分可置放於元件分離膜105內部。多個閘極結構110的一部分可埋入基底100內部。
閘極結構110可包含閘極絕緣膜111、閘極電極112、閘極封蓋導電膜113以及閘極封蓋圖案114。
閘極絕緣膜111可沿著閘極溝渠110t的輪廓置放。閘極電極112可置放於閘極絕緣膜111上。閘極電極112可至少部分地填充或完全填充閘極溝渠110t的一部分。閘極封蓋導電膜113可置放於閘極電極112上。閘極封蓋導電膜113可至少部分地填充或完全填充閘極溝渠110t的一部分。閘極封蓋圖案114可置放於閘極封蓋導電膜113上。閘極封蓋圖案114可至少部分地填充或完全填充在形成閘極電極112及閘極封蓋導電膜113之後保留的閘極溝渠110t。
隨後，預內埋觸點BC_P可形成於基底100的上部表面、元件分離膜105的上部表面以及閘極結構110的上部表面上。預內埋觸點BC_P可包含例如雜質摻雜半導體材料、導電矽化物化合物、導電金屬氮化物、多晶矽及/或金屬中的至少一者。下文將預內埋觸點BC_P描述為多晶矽。
參考圖11，預罩幕膜300P可形成於預內埋觸點BC_P上。儘管預罩幕膜300P可為例如旋塗硬罩幕（spin on hardmask；SOH），但本揭露的技術構思不限於此。
參考圖12，第一光阻PR1可形成於預罩幕膜300P上。
第一光阻PR1可用於形成圍籬，下文將對此進行描述。在第二方向D2上各別第一光阻PR1之間的間隔可與圍籬在第二方向D2上的寬度相同。此處，術語「相同」可包含製程界限。
參考圖13，可將多個第一光阻PR1用作罩幕來蝕刻預罩幕膜300P及預內埋觸點BC_P。
可將預罩幕膜300P蝕刻為形成罩幕膜300。可將預內埋觸點BC_P蝕刻為形成內埋觸點BC及溝渠TR。
溝渠TR可形成於鄰近內埋觸點BC之間。溝渠TR的側壁TR_SW可與內埋觸點BC的側壁相同。可將溝渠TR的底部表面TR_BS形成為低於基底100的上部表面。然而，本揭露的技術構思不限於此。
參考圖14，可移除第一光阻PR1。可移除第一光阻PR1以暴露罩幕膜300的上部表面。
參考圖15，預間隔物膜170S_P可形成於基底100上。
預間隔物膜170S_P可沿著溝渠TR的底部表面TR_BS、溝渠TR的側壁TR_SW、罩幕膜300的側壁以及罩幕膜300的上部表面保形地形成。
預間隔物膜170S_P可使用但不限於例如原子層沈積（atomic layer deposition；ALD）而形成。預間隔物膜170S_P可包含低介電常數材料。預間隔物膜170S_P可包含但不限於，例如氧化矽（SiO 2）或具有比氮化矽的介電常數更低的介電常數的低介電常數材料中的至少一者。
參考圖16，可移除預間隔物膜170S_P的一部分以形成間隔物膜170S。
可蝕刻預間隔物膜170S_P以暴露溝渠TR的底部表面TR_BS的一部分、溝渠TR的側壁TR_SW的一部分、罩幕膜300的上部表面以及罩幕膜300的側壁。溝渠TR中的一對間隔物膜170S可在第二方向D2上彼此間隔開。溝渠TR中的所述一對間隔物膜170S可不沿著溝渠TR的底部表面TR_BS延伸。
參考圖17，預填充膜170F_P可形成於基底100、元件分離膜105以及閘極結構110上。
預填充膜170F_P可填充在形成間隔物膜170S之後保留的溝渠TR。預填充膜170F_P可完全覆蓋間隔物膜170S及罩幕膜300或與間隔物膜170S及罩幕膜300重疊。預填充膜170F可包含具有比間隔物膜170S的介電常數更高的介電常數的材料。儘管預填充膜170F可包含例如氮化矽、氮氧化矽或具有比氧化矽的介電常數更高的介電常數的高介電常數材料中的至少一者，但本揭露的技術構思不限於此。
參考圖18，可移除預填充膜170F_P及罩幕膜300以形成填充膜170F。
可移除罩幕膜300以暴露內埋觸點BC。自填充膜170F的上部表面至間隔物膜170S的上部表面的高度H可為5奈米至100奈米。然而，本揭露的技術構思不限於此。
參考圖19，可蝕刻內埋觸點BC的一部分。由於內埋觸點BC及填充膜170F的蝕刻選擇率彼此不同，因此可僅選擇性地蝕刻內埋觸點BC。
內埋觸點BC的上部表面BC_US可高於間隔物膜170S的上部表面170S_US。然而，本揭露的技術構思不限於此，且當然，內埋觸點BC的上部表面BC_US可低於間隔物膜170S的上部表面170S_US。
參考圖20,預著陸墊LP_P可形成於內埋觸點BC及填充膜170F上。
預著陸墊LP_P可完全覆蓋內埋觸點BC及填充膜170F的上部表面BC_US或與內埋觸點BC及填充膜170F的上部表面BC_US重疊。預著陸墊LP_P可包含例如雜質摻雜半導體材料、導電矽化物化合物、導電金屬氮化物、導電金屬碳化物、金屬及/或金屬合金中的至少一者。
參考圖21，第二光阻PR2可形成於內埋觸點BC上。第二光阻PR2可包含在第四方向D4上與內埋觸點BC重疊的一部分。
隨後，可將第二光阻PR2用作罩幕來移除預著陸墊LP_P的一部分及填充膜170F的一部分。可移除預著陸墊LP_P的一部分及填充膜170F的一部分以形成層間絕緣膜溝渠180t。
可移除預著陸墊LP_P的一部分以形成著陸墊LP。
參考圖22，可形成至少部分地填充層間絕緣膜溝渠180t的層間絕緣膜180。
儘管未繪示，但可形成至少部分地填充層間絕緣膜溝渠180t且覆蓋第二光阻或與第二光阻重疊的預層間絕緣膜。隨後，移除第二光阻及預層間絕緣膜以形成層間絕緣膜180。
參考圖23，蝕刻停止膜185及電容器190可形成於層間絕緣膜180及著陸墊LP上。
綜上所述，所屬技術領域中具有通常知識者將瞭解，在實質上不背離本揭露的原理的情況下，可對較佳實施例進行許多變化及修改。因此，本揭露的所揭露的較佳實施例僅用於通用及描述性意義，而非出於限制目的。
100:基底 105:元件分離膜 110:閘極結構 110t:閘極溝渠 111:閘極絕緣膜 112:閘極電極 113:閘極封蓋導電膜 114:閘極封蓋圖案 130:絕緣膜 131:第一絕緣膜 132:第二絕緣膜 140:導電線 140ST:位元線結構 141:第一導電膜 142:第二導電膜 143:第三導電膜 144:位元線封蓋圖案 150:位元線間隔物 151:第一位元線間隔物 152:第二位元線間隔物 170:圍籬 170F:填充膜 170F_1:第一部分 170F_2:第二部分 170F_P:預填充膜 170F_US、170S_US、BC_US:上部表面 170S:間隔物膜 170S_P:預間隔物膜 175:接縫 175_1:下部接縫 175_2:上部接縫 180:層間絕緣膜 180t:層間絕緣膜溝渠 185:蝕刻停止膜 190:電容器 191:下部電極 192:電容器介電膜 193:上部電極 300P:預罩幕膜 A-A、B-B:線 ACT:主動區 BC:內埋觸點 BC_P:預內埋觸點 BL:位元線 D1:第一方向 D2:第二方向 D3:第三方向 D4:第四方向 DC:直接觸點/直流電 H:高度 LP:著陸墊 LP_P:預著陸墊 PR1:第一光阻 PR2:第二光阻 TR:溝渠 TR_BS:底部表面 TR_SW:側壁 W1:第一寬度 W2:第二寬度 W3:第三寬度 WL:字元線
根據結合隨附圖式進行的實施例的以下描述，此等及/或其他態樣將變得顯而易見且更易於理解，在隨附圖式中： 圖1為根據一些實施例的用於解釋半導體記憶體裝置的佈局圖。 圖2為沿著圖1的A-A截取的橫截面圖。 圖3為沿著圖1的B-B截取的橫截面圖。 圖4為根據一些實施例的用於解釋半導體記憶體裝置的圖。 圖5為根據一些實施例的用於解釋半導體記憶體裝置的圖。 圖6為根據一些實施例的用於解釋半導體記憶體裝置的圖。 圖7為根據一些實施例的用於解釋半導體記憶體裝置的圖。 圖8為根據一些實施例的用於解釋半導體記憶體裝置的圖。 圖9為根據一些實施例的用於解釋半導體記憶體裝置的圖。 圖10至圖23為根據一些實施例的用於解釋用於製造半導體記憶體裝置的方法的中間階段圖。
100:基底
105:元件分離膜
110:閘極結構
110t:閘極溝渠
111:閘極絕緣膜
112:閘極電極
113:閘極封蓋導電膜
114:閘極封蓋圖案
170:圍籬
170F:填充膜
170F_1:第一部分
170F_2:第二部分
170F_US、170S_US、BC_US:上部表面
170S:間隔物膜
180:層間絕緣膜
185:蝕刻停止膜
190:電容器
191:下部電極
192:電容器介電膜
193:上部電極
B-B:線
BC:內埋觸點
D1:第一方向
D2:第二方向
D4:第四方向
LP:著陸墊
TR:溝渠
TR_BS:底部表面
TR_SW:側壁
W1:第一寬度
W2:第二寬度
W3:第三寬度

Claims (10)

  1. 一種半導體記憶體裝置，包括：基底；閘極電極，在所述基底中在第一方向上延伸；多個內埋觸點，位於所述基底上；溝渠，位於所述內埋觸點中的鄰近者之間；圍籬，位於所述溝渠中，其中所述圍籬位於所述閘極電極上；以及著陸墊，位於所述內埋觸點上，其中所述圍籬包括間隔物膜及填充膜，所述間隔物膜位於所述溝渠的側壁上且在與所述第一方向相交的第二方向上延伸，所述填充膜位於所述溝渠中且位於所述間隔物膜上，其中所述間隔物膜的上部表面相對於所述基底低於所述填充膜的上部表面，且其中所述著陸墊的上部表面相對於所述基底高於所述填充膜的所述上部表面。
  2. 如請求項1所述的半導體記憶體裝置，其中所述填充膜的至少一部分在所述第二方向上與所述間隔物膜重疊，且其中所述填充膜與所述間隔物膜、所述多個內埋觸點中的至少兩者以及所述著陸墊接觸。
  3. 如請求項1所述的半導體記憶體裝置，其中所述間隔物膜在與所述第一方向及所述第二方向相交的第三方向上的寬度是0.5奈米至10奈米。
  4. 如請求項1所述的半導體記憶體裝置，其中所述間隔物膜的所述上部表面相對於所述基底低於所述多個內埋觸點中的第一內埋觸點的上部表面。
  5. 如請求項1所述的半導體記憶體裝置，更包括：閘極封蓋圖案，位於所述閘極電極上，其中所述溝渠的底部表面由所述閘極封蓋圖案的頂部表面限定，且其中所述間隔物膜不沿著所述溝渠的所述底部表面延伸。
  6. 一種半導體記憶體裝置，包括：基底；閘極電極，在所述基底中在第一方向上延伸；多個內埋觸點，位於所述基底上；以及圍籬，位於所述內埋觸點中的鄰近者之間的溝渠中，其中所述圍籬位於所述閘極電極上；以及著陸墊，位於所述內埋觸點上，其中所述圍籬包括間隔物膜及填充膜，所述間隔物膜位於所述溝渠的側壁上且在與所述第一方向相交的第二方向上延伸，所述填充膜位於所述溝渠中且位於所述間隔物膜上，其中所述填充膜包括第一部分及第二部分，所述第一部分在與所述第一方向及所述第二方向相交的第三方向上具有第一寬度，所述第二部分在所述第三方向上具有第二寬度，其中所述第二部分位於所述第一部分上，其中所述第二寬度大於所述第一寬度，其中所述填充膜的所述第二部分在所述第二方向上與所述間 隔物膜至少部分地重疊，且其中所述著陸墊的上部表面相對於所述基底高於所述填充膜的所述上部表面。
  7. 如請求項6所述的半導體記憶體裝置，其中所述間隔物膜的上部表面相對於所述基底低於所述多個內埋觸點中的第一者的上部表面，且其中所述間隔物膜在所述第二方向上不與所述閘極電極的至少一部分重疊。
  8. 如請求項6所述的半導體記憶體裝置，更包括：閘極封蓋圖案，位於所述閘極電極上，其中所述溝渠的底部表面由所述閘極封蓋圖案的頂部表面限定，且其中所述間隔物膜沿著所述溝渠的所述底部表面且沿著所述溝渠的側壁的至少各別部分延伸。
  9. 如請求項6所述的半導體記憶體裝置，其中所述間隔物膜包括具有第一介電常數的第一材料，所述第一介電常數低於所述填充膜的第二材料的第二介電常數。
  10. 一種半導體記憶體裝置，包括：基底；閘極結構，包括在第一方向上延伸的閘極電極及位於所述閘極電極上的閘極封蓋圖案，其中所述閘極結構在所述基底中延伸；多個內埋觸點，位於所述基底上；以及圍籬，位於所述多個內埋觸點中的鄰近者之間的溝渠中，其中所述圍籬位於所述閘極電極上；以及 著陸墊，位於所述內埋觸點上，其中所述溝渠的底部表面由所述閘極封蓋圖案的頂部表面限定，其中所述圍籬包括一對間隔物膜及填充膜，所述一對間隔物膜位於所述溝渠的各別側壁上且在與所述第一方向相交的第二方向上延伸，所述填充膜位於所述溝渠中且位於所述一對間隔物膜上，其中所述著陸墊的上部表面相對於所述基底高於所述填充膜的上部表面，其中所述填充膜包括第一部分及第二部分，所述第一部分在與所述第一方向及所述第二方向相交的第三方向上具有第一寬度，所述第二部分在所述第三方向上具有第二寬度，其中所述第二部分位於所述第一部分上，其中所述第二寬度大於所述第一寬度，其中所述一對間隔物膜中的一者的上部表面相對於所述基底低於所述填充膜的所述第二部分的上部表面，且其中所述一對間隔物膜在所述第三方向上彼此隔開。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4148791A1 (en) * 2021-07-29 2023-03-15 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method therefor
EP4344376A1 (en) * 2022-09-22 2024-03-27 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130264638A1 (en) * 2012-04-10 2013-10-10 Samsung Electronics Co., Ltd. Semiconductor device having dc structure
US20190096890A1 (en) * 2017-09-26 2019-03-28 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
CN110718550A (zh) * 2018-07-12 2020-01-21 三星电子株式会社 半导体器件及制造其的方法
US20210020781A1 (en) * 2019-07-16 2021-01-21 Samsung Electronics Co., Ltd. Semiconductor device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5700706A (en) 1995-12-15 1997-12-23 Micron Technology, Inc. Self-aligned isolated polysilicon plugged contacts
JP2002050742A (ja) * 2000-07-31 2002-02-15 Nec Corp 半導体装置およびその製造方法
JP2011138883A (ja) 2009-12-28 2011-07-14 Elpida Memory Inc 半導体装置及びその製造方法
KR20150104121A (ko) 2013-01-09 2015-09-14 피에스5 뤽스코 에스.에이.알.엘. 반도체 장치 및 그 제조 방법
KR20150055469A (ko) 2013-11-13 2015-05-21 삼성전자주식회사 반도체 소자 제조 방법 및 이에 의해 제조된 반도체 소자
TWI579970B (zh) 2015-12-22 2017-04-21 華邦電子股份有限公司 半導體裝置及其製造方法
US9881924B2 (en) * 2016-05-11 2018-01-30 Micron Technology, Inc. Semiconductor memory device having coplanar digit line contacts and storage node contacts in memory array and method for fabricating the same
KR102371892B1 (ko) * 2017-05-25 2022-03-08 삼성전자주식회사 확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자
CN110061000B (zh) * 2018-01-18 2021-07-27 联华电子股份有限公司 半导体存储装置以及其制作方法
TWI649838B (zh) 2018-04-10 2019-02-01 華邦電子股份有限公司 半導體裝置及其製造方法
KR102471277B1 (ko) * 2018-09-19 2022-11-28 삼성전자주식회사 게이트 절연층을 갖는 반도체 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130264638A1 (en) * 2012-04-10 2013-10-10 Samsung Electronics Co., Ltd. Semiconductor device having dc structure
US20190096890A1 (en) * 2017-09-26 2019-03-28 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
CN110718550A (zh) * 2018-07-12 2020-01-21 三星电子株式会社 半导体器件及制造其的方法
US20210020781A1 (en) * 2019-07-16 2021-01-21 Samsung Electronics Co., Ltd. Semiconductor device

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