CN114944378A - 具有掩埋接触和围栏的半导体存储器件 - Google Patents

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申树浩
朴桐湜
李钟旼
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Abstract

本公开提供了具有改善的元件性能和可靠性的半导体存储器件。所述半导体存储器件包括：衬底；栅电极，所述栅电极在所述衬底中沿第一方向延伸；多个掩埋接触，所述多个掩埋接触位于所述衬底上；以及围栏，所述围栏位于相邻的掩埋接触之间的沟槽中。所述围栏位于所述栅电极上。所述围栏包括间隔物膜和填充膜，所述间隔物膜位于所述沟槽的侧壁上并且沿与所述第一方向相交的第二方向延伸，所述填充膜位于所述沟槽中并且位于所述间隔物膜上。相对于所述衬底，所述间隔物膜的上表面低于所述填充膜的上表面。

Description

具有掩埋接触和围栏的半导体存储器件
技术领域
本公开涉及半导体存储器件。
背景技术
随着半导体元件变得越来越高度集成，单独的电路图案变得更加精细，以在相同的面积内实现更多半导体元件。即，随着半导体元件的集成度增加，半导体元件的组件的设计规则降低。
在高度微缩的半导体元件中，形成多个掩埋接触(BC)和介于它们之间的围栏的工艺会变得越来越复杂和困难。
发明内容
本公开的各方面提供了具有改善的元件性能和可靠性的半导体存储器件。
然而，本公开的各方面不限于这里阐述的方面。通过参考下面给出的本公开的详细描述，对于本公开所属领域的普通技术人员而言，本公开的以上和其他方面将变得更加明显。
根据本公开的一些实施例，提供了一种半导体存储器件，其包括：衬底；栅电极，所述栅电极在所述衬底中沿第一方向延伸；多个掩埋接触，所述多个掩埋接触位于所述衬底上；沟槽，所述沟槽位于所述多个掩埋接触中的相邻的掩埋接触之间；以及围栏，所述围栏位于所述沟槽中。所述围栏位于所述栅电极上。所述围栏包括间隔物膜和填充膜，所述间隔物膜位于所述沟槽的侧壁上并且沿与所述第一方向相交的第二方向延伸，所述填充膜位于所述沟槽中并且位于所述间隔物膜上。相对于所述衬底，所述间隔物膜的上表面低于所述填充膜的上表面。
根据本公开的一些实施例，提供了一种半导体存储器件，其包括：衬底；栅电极，所述栅电极在所述衬底中沿第一方向延伸；多个掩埋接触，所述多个掩埋接触位于所述衬底上；以及围栏，所述围栏位于所述多个掩埋接触中的相邻的掩埋接触之间的沟槽中。所述围栏位于所述栅电极上。所述围栏包括间隔物膜和填充膜，所述间隔物膜位于所述沟槽的侧壁上并且沿与所述第一方向相交的第二方向延伸，所述填充膜位于所述沟槽中并且位于所述间隔物膜上。所述填充膜包括在与所述第一方向和所述第二方向相交的第三方向上具有第一宽度的第一部分和位于所述第一部分上的在所述第三方向上具有第二宽度的第二部分。所述第二宽度大于所述第一宽度，并且所述填充膜的所述第二部分在所述第二方向上与所述间隔物膜至少部分地交叠。
根据本公开的一些实施例，提供了一种半导体存储器件，其包括：衬底；栅极结构，所述栅极结构包括沿第一方向延伸的栅电极和位于所述栅电极上的栅极覆盖图案。所述栅极结构在所述衬底中延伸。所述半导体存储器件包括位于所述衬底上的多个掩埋接触和位于所述多个掩埋接触中的相邻的掩埋接触之间的沟槽中的围栏。所述围栏位于所述栅电极上。所述沟槽的底表面由所述栅极覆盖图案的顶表面限定。所述围栏包括成对的间隔物膜和填充膜，所述成对的间隔物膜位于所述沟槽的相应的侧壁上并且沿与所述第一方向相交的第二方向延伸，所述填充膜位于所述沟槽中并且位于所述成对的间隔物膜上。所述填充膜包括在与所述第一方向和所述第二方向相交的第三方向上具有第一宽度的第一部分和在所述第三方向上具有第二宽度的第二部分。所述第二部分位于所述第一部分上，并且所述第二宽度大于所述第一宽度。相对于所述衬底，所述成对的间隔物膜中的一者的上表面低于所述填充膜的所述第二部分的上表面。所述成对的间隔物膜沿着所述沟槽的所述底表面彼此分开。
附图说明
根据以下结合附图对实施例进行的描述，这些和/或其他方面将变得明显和更易于理解，在附图中：
图1是用于说明根据一些实施例的半导体存储器件的布局图。
图2是沿着图1的A-A截取的截面图。
图3是沿着图1的B-B截取的截面图。
图4是用于说明根据一些实施例的半导体存储器件的视图。
图5是用于说明根据一些实施例的半导体存储器件的视图。
图6是用于说明根据一些实施例的半导体存储器件的视图。
图7是用于说明根据一些实施例的半导体存储器件的视图。
图8是用于说明根据一些实施例的半导体存储器件的视图。
图9是用于说明根据一些实施例的半导体存储器件的视图。
图10至图23是用于说明用于制造根据一些实施例的半导体存储器件的方法的中间阶段视图。
具体实施方式
在下文中，将参照图1至图3描述根据一些实施例的半导体存储器件。
图1是用于说明根据一些实施例的半导体存储器件的示例性布局图。图2是沿着图1的A-A截取的截面图。图3是沿着图1的B-B截取的截面图。
在与根据一些实施例的半导体存储器件有关的附图中，尽管作为示例示出了DRAM(动态随机存取存储器)，但是实施例不限于此。
参照图1至图3，根据一些实施例的半导体存储器件包括衬底100、元件分隔膜105、位线BL、字线WL、直接接触DC、围栏170、掩埋接触BC、定位焊盘LP、层间绝缘膜180和电容器190。
衬底100可以是体硅或SOI(绝缘体上硅)。相反，衬底100可以是硅衬底，或可以包括其他材料，但是不限于例如硅锗、SGOI(绝缘体上硅锗)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。在下面的描述中，衬底100将被描述为硅衬底。
衬底100可以包括多个有源区ACT。有源区ACT可以由形成在衬底100内部的元件分隔膜105来限定。随着半导体存储器件的设计规则的减少，有源区ACT可以以对角线(或斜线)的条的形式来布设，如所示出的。例如，有源区ACT可以在第三方向D3上延伸。
有源区ACT可以在第一方向D1和第二方向D2延伸的平面上以在除了第一方向D1和第二方向D2之外的任何第三方向D3上延伸的条的形式形成。此外，有源区ACT可以为在彼此平行的方向上延伸的多个条的形式。此外，多个有源区ACT之中的一个有源区ACT的中心可以布设成与另一有源区ACT的末端部分相邻。有源区ACT包括杂质，并且可以形成源极区和漏极区。
在第一方向D1上延伸的多个栅电极112可以布设成跨过有源区ACT。多个栅电极112可以彼此平行地延伸。多个栅电极112可以是例如多条字线WL。多条字线WL可以以相等间隔布设。多条字线可以在第二方向D2上彼此间隔开。字线WL的宽度或字线WL之间的间隔可以根据设计规则来确定。
与字线WL相交的在第二方向D2上延伸的多条位线BL可以布设在字线WL上。多条位线BL可以彼此平行地延伸。多条位线BL可以在第一方向D1上彼此间隔开。位线BL之间的间隔可以彼此相等。位线BL的宽度或位线BL之间的间隔可以根据设计规则来确定。
根据一些实施例的半导体存储器件可以包括形成在有源区ACT上的各种接触布置。各种接触布置可以包括例如直接接触DC、掩埋接触BC和/或定位焊盘LP。
这里，直接接触DC可以指将有源区ACT电连接到位线BL的接触。掩埋接触BC可以指将有源区ACT连接到电容器190的下电极191的接触。在布设结构的图中，掩埋接触BC和有源区ACT之间的接触面积可以小。因此，可以引入导电的定位焊盘LP来增加与有源区ACT的接触面积并且增加与电容器190的下电极191的接触面积。
定位焊盘LP可以布设在有源区ACT和掩埋接触BC之间，并且可以布设在掩埋接触BC和电容器190的下电极191之间。在根据一些实施例的半导体存储器件中，定位焊盘LP可以布设在掩埋接触BC和电容器190的下电极191之间。通过经由引入定位焊盘LP来增加接触面积，有源区ACT和电容器190的下电极191之间的接触面积可以减小。
直接接触DC可以连接到衬底100。因为掩埋接触BC布设在有源区ACT的两个末端部分处，所以定位焊盘LP可以布设成与掩埋接触BC部分地交叠，以相邻于有源区ACT的两个末端。换言之，掩埋接触BC可以被形成为在相邻的字线WL之间和/或在相邻的位线BL之间与有源区ACT和元件分隔膜105交叠。
字线WL可以由掩埋在衬底100内部的结构来形成。字线WL可以布设成在直接接触DC之间或在掩埋接触BC之间跨过有源区ACT。如所示出的，两条字线WL可以布设成跨过一个有源区ACT。因为有源区ACT沿着第三方向D3延伸，所以字线WL可以与有源区ACT具有小于90度的角度。
直接接触DC和掩埋接触BC可以对称地布设。因此，直接接触DC和掩埋接触BC可以沿着第一方向D1和第二方向D2布设在一条直线上。另一方面，不同于直接接触DC和掩埋接触BC，定位焊盘LP可以在位线BL延伸所沿的第二方向D2上以Z字形的形式布设。另外，定位焊盘LP可以布设成与每条位线BL的在字线WL延伸所沿的第一方向D1上的相同侧表面部分交叠。例如，第一线的每个定位焊盘LP与相应的位线BL的左侧表面交叠，并且第二线的每个定位焊盘LP可以与相应的位线BL的右侧表面交叠。
根据一些实施例的半导体存储器件可以包括多个栅极结构110、多个位线结构140ST、多个掩埋接触BC、直接接触DC、多个围栏170、层间绝缘膜180和多个电容器190。
元件分隔膜105可以形成在衬底100内部。元件分隔膜105可以包括具有优异的元件分隔特性的浅沟槽隔离(STI)结构。元件分隔膜105可以限定有源区ACT。由元件分隔膜105限定的有源区ACT可以具有包括短轴和长轴的长岛形状，如图1所示。有源区ACT可以具有斜线的形式，以相对于形成在元件分隔膜105内部的字线WL具有小于90度的角度。此外，有源区ACT可以具有斜线的形式，以相对于形成在元件分隔膜105上的位线BL具有小于90度的角度。
元件分隔膜105可以包括但不限于例如氧化硅膜、氮化硅膜和氮氧化硅膜中的至少一种。在图2和图3中，尽管元件分隔膜105被示出为形成为单个绝缘膜，但是这仅是为了便于说明，并且实施例不限于此。根据元件分隔膜105的宽度，元件分隔膜105可以被形成为单个绝缘膜或可以被形成为多个绝缘膜。
栅极结构110可以形成在衬底100和元件分隔膜105中。栅极结构110可以形成为跨过元件分隔膜105和由元件分隔膜105限定的有源区ACT。栅极结构110可以在第一方向D1上延伸。多个栅极结构110可以在第二方向D2上彼此间隔开。
栅极结构110可以包括栅极绝缘膜111、栅电极112、栅极覆盖导电膜113和栅极覆盖图案114。这里，栅电极112可以对应于字线WL。与所示的情况不同，栅极结构110可以不包括栅极覆盖导电膜113。
栅极绝缘膜111可以沿着栅极沟槽110t的侧壁和底表面延伸。栅极绝缘膜111可以沿着栅极沟槽110t的至少一部分的轮廓延伸。栅极绝缘膜111可以包括例如氧化硅、氮化硅、氮氧化硅或具有比氧化硅的介电常数高的介电常数的高介电常数材料中的至少一种。高介电常数材料可以包括例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和/或它们的组合中的至少一种。
栅电极112可以形成在栅极绝缘膜111上。栅电极112可以填充或至少部分地填充栅极沟槽110t。栅极覆盖导电膜113可以沿着栅电极112的上表面延伸。
栅电极112可以包括金属、金属合金、导电金属氮化物、导电金属碳氮化物、导电金属碳化物、金属硅化物、掺杂的半导体材料、导电金属氮氧化物和/或导电金属氧化物中的至少一种。栅电极112可以包括但不限于例如TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx和/或它们的组合中的至少一种。栅极覆盖导电膜113可以包括但不限于例如多晶硅或多晶硅锗。
栅极覆盖图案114可以布设在栅电极112和栅极覆盖导电膜113上。栅极覆盖图案114可以填充在形成栅电极112和栅极覆盖导电膜113之后剩余的栅极沟槽110t。尽管栅极绝缘膜111被示出为沿着栅极覆盖图案114的侧壁延伸，但是实施例不限于此。栅极覆盖图案114可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)和/或它们的组合中的至少一种。
尽管未示出，但是可以在栅极结构110的至少一侧形成杂质掺杂区。杂质掺杂区可以是晶体管的源极/漏极区。
位线结构140ST可以包括导电线140和位线覆盖图案144。导电线140可以形成在其上形成有栅极结构110的衬底100和元件分隔膜105上。导电线140可以与元件分隔膜105和由元件分隔膜105限定的有源区ACT相交。导电线140可以形成为与栅极结构110相交。这里，导电线140可以对应于位线BL。
导电线140可以为多层膜。导电线140可以包括例如第一导电膜141、第二导电膜142和第三导电膜143。第一导电膜141、第二导电膜142和第三导电膜143可以顺序地堆叠在衬底100和元件分隔膜105上。尽管导电线140被示出为三层膜，但是实施例不限于此。
第一导电膜141、第二导电膜142和第三导电膜143均可以包括例如杂质掺杂的半导体材料、导电硅化物化合物、导电金属氮化物、金属和/或金属合金中的至少一种。例如，第一导电膜141包括掺杂的半导体材料，第二导电膜142包括导电硅化物化合物和导电金属氮化物中的至少一种，并且第三导电膜143可以包括金属和金属合金中的至少一种。然而，实施例不限于此。
直接接触DC可以形成在导电线140和衬底100之间。即，导电线140可以形成在直接接触DC上。例如，直接接触DC可以形成在导电线140与具有长岛形状的有源区ACT的中心部分相交的位点处。
直接接触DC可以电连接导电线140和衬底100。直接接触DC可以包括例如杂质掺杂的半导体材料、导电硅化物化合物、导电金属氮化物和金属中的至少一种。
在图2中的与直接接触DC的上表面交叠的区域中，导电线140可以包括第二导电膜142和第三导电膜143。在不与直接接触DC的上表面交叠的区域中，导电线140可以包括第一导电膜141、第二导电膜142和第三导电膜143。
位线覆盖图案144可以布设在导电线140上。位线覆盖图案144可以沿着导电线140的上表面在第二方向D2上延伸。此时，位线覆盖图案144可以包括例如氮化硅、氮氧化硅、碳氮化硅和/或碳氮氧化硅中的至少一种。在根据一些实施例的半导体存储器件中，位线覆盖图案144可以包括例如氮化硅膜。尽管位线覆盖图案144被示出为单个膜，但是实施例不限于此。
绝缘膜130可以形成在衬底100和元件分隔膜105上。更具体地，绝缘膜130可以形成在其上未形成有直接接触DC的衬底100和元件分隔膜105上。绝缘膜130可以形成在衬底100和导电线140之间以及元件分隔膜105和导电线140之间。
尽管绝缘膜130可以是单个膜，但是如所示出的，绝缘膜130可以是包括第一绝缘膜131和第二绝缘膜132的多层膜。例如，尽管第一绝缘膜131可以包括氧化硅膜，并且第二绝缘膜132可以包括氮化硅膜，但是实施例不限于此。
位线间隔物150可以布设在导电线140的侧壁和位线覆盖图案144的侧壁上。位线间隔物150可以在衬底100和元件分隔膜105上形成在导电线140的其上形成有直接接触DC的部分处。位线间隔物150可以布设在导电线140的侧壁、位线覆盖图案144的侧壁和直接接触DC的侧壁上。位线间隔物150可以在导电线140的侧壁和位线覆盖图案144的侧壁上沿第二方向D2延伸。
尽管位线间隔物150可以为单个膜，但是如图2所示，位线间隔物150可以包括具有第一位线间隔物151和第二位线间隔物152的多层膜。例如，第一位线间隔物151和第二位线间隔物152均可以包括但不限于氧化硅膜、氮化硅膜、氮氧化硅膜(SiON)、碳氮氧化硅膜(SiOCN)、空气和/或它们的组合中的一种。
掩埋接触BC可以布设在沿第一方向D1彼此相邻的导电线140之间。掩埋接触BC可以布设在沿第二方向D2彼此相邻的围栏170之间。掩埋接触BC可以在相邻的导电线140之间与衬底100和/或元件分隔膜105交叠。
掩埋接触BC可以包括例如杂质掺杂的半导体材料、导电硅化物化合物、导电金属氮化物和金属中的至少一种。因此，掩埋接触BC可以电连接到有源区ACT。掩埋接触BC可以包括例如多晶硅。
围栏170可以布设在衬底100和元件分隔膜105上。围栏170可以形成为在第四方向D4上与形成在衬底100和元件分隔膜105中的栅极结构110交叠。第四方向D4可以与第一方向D1和第二方向D2相交。例如，第四方向D4可以垂直于第一方向D1和第二方向D2。
围栏170可以布设在栅电极112上。围栏170可以布设在沿第二方向D2延伸的位线结构140ST之间。围栏170可以布设在相邻的掩埋接触BC之间。围栏170可以至少部分地填充或完全地填充限定在相邻的掩埋接触BC之间的沟槽TR。
围栏170可以包括布设在沟槽TR的侧壁TR_SW的一部分上的间隔物膜170S和布设在间隔物膜170S上的填充膜170F。沟槽TR的侧壁TR_SW可以由掩埋接触BC的侧壁和定位焊盘LP的侧壁限定。沟槽TR的底表面TR_BS可以由栅极覆盖图案114限定。在图3中，尽管沟槽TR的底表面TR_BS被示出为弯曲表面，但是形状不限于此，并且沟槽TR的底表面TR_BS可以是平面的平坦表面。
间隔物膜170S沿着沟槽TR的侧壁TR_SW在第四方向D4上延伸。间隔物膜170S可以与掩埋接触BC的侧壁的至少一部分接触。在一些实施例中，间隔物膜170S的上表面170S_US低于掩埋接触BC的上表面BC_US。也就是说，从衬底100的上表面到间隔物膜170S的上表面170S_US的高度小于从衬底100的上表面到掩埋接触BC的上表面BC_US的高度。因此，间隔物膜170S不与定位焊盘LP的侧壁接触。然而，本公开的技术思想不限于此。
间隔物膜170S可以与沟槽TR的底表面TR_BS的一部分接触。间隔物膜170S不沿着沟槽TR的底表面TR_BS延伸。即，成对的间隔物膜170S可以布设在沟槽TR的两个侧壁TR_SW的一部分上，并且成对的间隔物膜170S均可以在第二方向D2上彼此间隔开。因此，间隔物膜170S可以不在第四方向D4上与栅电极112的至少一部分交叠。然而，本公开的技术思想不限于此。
间隔物膜170S可以在第二方向D2上具有第一宽度W1。第一宽度W1可以为例如0.5nm至10nm。尽管间隔物膜170S被示出为具有一致的宽度，但是第一宽度W1可以是指间隔物膜170S的最宽宽度。然而，本公开的技术思想不限于此。
间隔物膜170S可以在第四方向D4上与填充膜170F的至少一部分交叠。间隔物膜170S的上表面170S_US可以低于填充膜170F的上表面170F_US。也就是说，从衬底100的上表面到间隔物膜170S的上表面170S_US的高度小于从衬底100的上表面到填充膜170F的上表面170F_US的高度。
间隔物膜170S可以包括低介电常数材料。尽管间隔物膜170S可以包括例如氧化硅(SiO2)或具有比氮化硅的介电常数低的介电常数的低介电常数材料中的至少一种，但是本公开的技术思想不限于此。
填充膜170F可以布设在间隔物膜170S上。填充膜170F可以填充在形成间隔物膜170S之后剩余的沟槽TR。
填充膜170F可以包括第一部分170F_1和位于第一部分170F_1上的第二部分170_2。填充膜170F的第一部分170F_1可以从沟槽TR的底表面TR_BS延伸到间隔物膜170S的上表面170S_US。填充膜170F的第二部分170F_2可以从间隔物膜170S的上表面170S_US延伸到层间绝缘膜180的下表面。填充膜170F的第二部分170F_2可以填充在形成间隔物膜170S和填充膜170F的第一部分170F_1之后剩余的沟槽TR。
填充膜170F的第一部分170F_1可以在第二方向D2上与间隔物膜170S的至少一部分交叠。在一些实施例中，填充膜170F的第一部分170F_1可以不在第四方向D4上与间隔物膜170S交叠。填充膜170F的第一部分170F_1可以在第二方向D2上具有第二宽度W2。
填充膜170F的第二部分170F_2的至少一部分可以在第四方向D4上与间隔物膜170S交叠。填充膜170F的第二部分170F_2的至少一部分可以不在第四方向D4上与填充膜170F的第一部分170F_1交叠。
填充膜170F的第二部分170F_2可以在第二方向D2上具有第三宽度W3。填充膜170F的第二部分170F_2的第三宽度W3可以与沟槽TR在第二方向D2上的宽度相同。即，沟槽TR可以在第二方向D2上具有第三宽度W3。
在同一位置处，第三宽度W3可以与第一宽度W1、第二宽度W2和第一宽度W1的相加值相同。即，在同一位置处，沟槽TR在第二方向D2上的宽度可以与成对的间隔物膜170S的宽度与填充膜170F的第一部分170F_1的宽度的相加值相同。
如图3所示，沟槽TR在第二方向D2上的第三宽度W3与填充膜170F的第一部分170F_1在第二方向D2上的第二宽度W2之比可以为0.5或更大。然而，本公开的技术思想不限于此。
间隔物膜170S的上表面170S_US可以低于掩埋接触BC的上表面BC_US。因此，填充膜170F的至少一部分可以与掩埋接触BC接触。
填充膜170F可以包括具有比间隔物膜170S的介电常数高的介电常数的材料。尽管填充膜170F可以包括例如氮化硅、氮氧化硅或具有比氧化硅的介电常数高的介电常数的高介电常数材料中的至少一种，但是本公开的技术思想不限于此。
因为半导体存储器件高度集成，所以寄生电容和漏电流的影响逐渐增大。例如，随着DRAM(动态随机存取存储器)的位线之间的间隙变窄，位线之间以及位线与掩埋接触之间的寄生电容会增加。
根据一些实施例的半导体存储器件可以使用氧化硅使寄生电容最小化。因为氧化硅的介电常数低于氮化硅的介电常数，所以根据一些实施例的半导体存储器件可以有效地减小寄生电容。
例如，与围栏由氮化硅形成的半导体存储器件相比，围栏由氧化硅形成的半导体存储器件可以有效地减小寄生电容。
在一些实施例中，因为间隔物膜170S由氧化硅形成，所以与围栏170由氮化硅形成的半导体存储器件相比，可以有效地减小寄生电容。
因为根据一些实施例的半导体存储器件可以有效地减小寄生电容，所以可以在准许的寄生电容的范围内实现半导体存储器件的高集成度。
此外，在根据一些实施例的半导体存储器件中，因为围栏170的间隔物膜170S由氧化硅形成，所以即使当间隔物膜170S与掩埋接触BC接触时，仍可以使漏电流最小化。这是因为与氮化硅相比，氧化硅可以有效地防止由于界面陷阱Nit引起的漏电流。
定位焊盘LP可以形成在掩埋接触BC上。定位焊盘LP可以电连接到掩埋接触BC。
定位焊盘LP可以与位线结构140ST的上表面的一部分交叠。定位焊盘LP可以包括例如杂质掺杂的半导体材料、导电硅化物化合物、导电金属氮化物、导电金属碳化物、金属和金属合金中的至少一种。定位焊盘LP在第二方向D2上的宽度可以与掩埋接触BC在第二方向D2上的宽度基本相同。
层间绝缘膜180可以形成在定位焊盘LP和位线结构140ST上。例如，层间绝缘膜180可以布设在位线覆盖图案144上。层间绝缘膜180可以限定定位焊盘LP的形成多个隔离区域的区域。另外，层间绝缘膜180可以不覆盖定位焊盘LP的上表面。
层间绝缘膜180可以通过包括绝缘材料使多个定位焊盘LP彼此电隔离。例如，层间绝缘膜180可以包括氧化硅膜、氮化硅膜、氮氧化硅膜、碳氮氧化硅膜和碳氮化硅膜中的至少一种。
蚀刻停止膜185可以布设在层间绝缘膜180和定位焊盘LP上。蚀刻停止膜185可以包括例如氮化硅膜、碳氮化硅膜、硼氮化硅膜(SiBN)、氮氧化硅膜和碳氧化硅膜中的至少一种。
电容器190可以布设在定位焊盘LP上。电容器190可以电连接到定位焊盘LP。因此，电容器190可以电连接到与掩埋接触BC连接的源极区和漏极区。因此，电容器190可以在半导体存储器件等中存储电荷。
电容器190的一部分可以布设在蚀刻停止膜185内部。电容器190包括下电极191、电容器介电膜192和上电极193。由于在下电极191和上电极193之间发生的电位差，电容器190可以在电容器介电膜192中存储电荷。
下电极191可以布设在定位焊盘LP上。尽管下电极191被示出为具有柱形，但是形状不限于此。下电极191可以当然具有圆柱形状。电容器介电膜192形成在下电极191上。电容器介电膜192可以沿着下电极191的轮廓形成。上电极193形成在电容器介电膜192上。上电极193可以包裹下电极191的外侧壁。下电极191在第二方向D2上的宽度可以小于定位焊盘LP在第二方向D2上的宽度和掩埋接触BC在第二方向D2上的宽度。
在一些实施例中，电容器介电膜192可以布设在与上电极193垂直交叠的部分中。在其他实施例中，与所示的情况不同，电容器介电膜192可以包括与上电极193垂直交叠的第一部分和不与上电极193垂直交叠的第二部分。即，电容器介电膜192的第二部分是未被上电极193覆盖的部分。
下电极191可以包括例如掺杂的半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨等)、金属(例如，钌、铱、钛或钽等)和/或导电金属氧化物(例如，氧化铱或氧化铌等)，但是不限于此。
电容器介电膜192可以包括但不限于例如氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和/或它们的组合中的至少一种。
在根据一些实施例的半导体存储器件中，电容器介电膜192可以包括氧化锆、氧化铝和氧化锆顺序地堆叠的堆叠膜结构。
在根据一些实施例的半导体存储器件中，电容器介电膜192可以包括包含铪(Hf)的介电膜。在根据一些实施例的半导体存储器件中，电容器介电膜192可以具有铁电材料膜和顺电材料膜的堆叠膜结构。
上电极193可以包括但不限于例如掺杂的半导体材料、金属、导电金属氮化物和金属硅化物中的至少一种。
图4是用于说明根据一些实施例的半导体存储器件的视图。为了便于说明，将主要描述与在图1至图3中描述的要点不同的要点。
参照图4，间隔物膜170S可以沿着沟槽TR的底表面TR_BS延伸。
间隔物膜170S包括沿着沟槽TR的两个侧壁TR_SW延伸的竖直部分和沿着沟槽TR的底表面TR_BS延伸的水平部分。间隔物膜170S的水平部分连接每个间隔物膜170S的竖直部分。即，在一些实施例中，间隔物膜170S可以沿着沟槽TR的底表面TR_BS和沟槽TR的侧壁TR_SW的一部分延伸。
图5是用于说明根据一些实施例的半导体存储器件的视图。为了便于说明，将主要描述与在图1至图3中描述的要点不同的要点。
参照图5，间隔物膜170S的上表面170S_US可以高于掩埋接触BC的上表面BC_US。
从衬底100的上表面到间隔物膜170S的上表面170S_US的高度可以大于从衬底100的上表面到掩埋接触BC的上表面BC_US的高度。在间隔物膜170S的制造工序中，间隔物膜170S的上表面170S_US的高度可以根据间隔物膜170S凹陷的程度而改变。
因此，间隔物膜170S可以在第二方向D2上与掩埋接触BC完全地交叠。间隔物膜170S的至少一部分可以与定位焊盘LP的侧壁接触。间隔物膜170S的至少一部分可以在第二方向D2上与定位焊盘LP交叠。
图6是用于说明根据一些实施例的半导体存储器件的视图。为了便于说明，将主要描述与在图1至图3中描述的要点不同的要点。
参照图6，间隔物膜170S的上表面可以是弯曲表面。在掩埋接触BC的侧壁上，从衬底100的上表面到间隔物膜170S的上表面170S_US的高度可以朝向沟槽TR的中心减小。
在一些实施例中，在填充膜170F的第二部分170F_2与填充膜170F的第一部分170F_1之间的边界处，填充膜170F的第二部分170F_2在第二方向D2上的宽度可以与填充膜170F的第一部分170F_1在第二方向D2上的宽度相同。
图7是用于说明根据一些实施例的半导体存储器件的视图。为了便于说明，将主要描述与在图1至图3中描述的要点不同的要点。
参照图7，根据一些实施例的半导体存储器件可以包括接缝175。
接缝175可以在第二方向D2上与间隔物膜170S间隔开。接缝175可以布设在成对的间隔物膜170S之间。接缝175可以布设在填充膜170F内部。
接缝175可以布设在填充膜170F的第一部分170F_1和第二部分170F_2上方。接缝175的上表面可以高于间隔物膜170S的上表面170S_US。接缝175的至少一部分可以在第二方向D2上与填充膜170F的第二部分170F_2交叠。接缝175的至少一部分可以在第二方向D2上与填充膜170F的第一部分170F_1交叠。
接缝175的下表面可以高于沟槽TR的底表面TR_BS。接缝175可以在第四方向D4上与沟槽TR的底表面TR_BS间隔开。
图8是用于说明根据一些实施例的半导体存储器件的视图。为了便于说明，将主要描述与在图1至图3中描述的要点不同的要点。
参照图8，接缝175可以包括下接缝175_1和位于下接缝175_1上的上接缝175_2。
下接缝175_1可以在第二方向D2上与间隔物膜170S间隔开。下接缝175_1可以布设在成对的间隔物膜170S之间。下接缝175_1可以布设在填充膜170F的第一部分170F_1和第二部分170F_2上方。即，下接缝175_1的上表面可以高于填充膜170F的第一部分170F_1的上表面。
下接缝175_1的下表面可以高于沟槽TR的底表面TR_BS。下接缝175_1可以在第四方向D4上与沟槽TR的底表面TR_BS间隔开。
上接缝175_2可以布设在下接缝175_1上。上接缝175_2可以在第四方向D4上与下接缝175_1间隔开。上接缝175_2可以不与层间绝缘膜180的下表面间隔开。然而，本公开的技术思想不限于此。
图9是用于说明根据一些实施例的半导体存储器件的视图。为了便于说明，将主要描述与在图1至图3中描述的要点不同的要点。
参照图9，在根据一些实施例的半导体存储器件中，填充膜170F的第一部分170F_1在第二方向D2上的宽度与沟槽TR在第二方向D2上的宽度之比可以大于0.5。
间隔物膜170S可以在第二方向D2上具有第一宽度W1。填充膜170F的第一部分170F_1可以在第二方向D2上具有第二宽度W2。沟槽TR可以在第二方向D2上具有第三宽度W3。
沟槽TR在第二方向D2上的第三宽度W3与填充膜170F的第一部分170F_1在第二方向D2上的第二宽度W2之比可以为0.5或更大。然而，本公开的技术思想不限于此。
图10至图23是用于说明用于制造根据一些实施例的半导体存储器件的方法的中间阶段视图。将参照图10至图23描述用于制造根据一些实施例的半导体存储器件的方法。
参照图10，可以在衬底100内部形成多个元件分隔膜105和多个栅极结构110。
多个栅极结构110均可以在第一方向D1上延伸。多个栅极结构110可以在第二方向D2上彼此间隔开。多个栅极结构110的一部分可以布设在元件分隔膜105内部。多个栅极结构110的一部分可以被掩埋在衬底100内部。
栅极结构110可以包括栅极绝缘膜111、栅电极112、栅极覆盖导电膜113和栅极覆盖图案114。
可以沿着栅极沟槽110t的轮廓布设栅极绝缘膜111。可以在栅极绝缘膜111上布设栅电极112。栅电极112可以至少部分地或完全地填充栅极沟槽110t。可以在栅电极112上布设栅极覆盖导电膜113。栅极覆盖导电膜113可以至少部分地或完全地填充栅极沟槽110t。可以在栅极覆盖导电膜113上布设栅极覆盖图案114。栅极覆盖图案114可以至少部分地或完全地填充在形成栅电极112和栅极覆盖导电膜113之后剩余的栅极沟槽110t。
随后，可以在衬底100的上表面、元件分隔膜105的上表面和栅极结构110的上表面上形成预掩埋接触BC_P。预掩埋接触BC_P可以包括例如杂质掺杂的半导体材料、导电硅化物化合物、导电金属氮化物、多晶硅和/或金属中的至少一种。预掩埋接触BC_P在下面将被描述为多晶硅。
参照图11，可以在预掩埋接触BC_P上形成预掩模膜300P。尽管预掩模膜300P可以为例如SOH(旋涂硬掩模)，但是本公开的技术思想不限于此。
参照图12，可以在预掩模膜300P上形成第一光刻胶PR1。
可以使用第一光刻胶PR1来形成下面将描述的围栏。各个第一光刻胶PR1之间的在第二方向D2上的间隔可以与围栏在第二方向D2上的宽度相同。这里，术语“相同”可以包括工艺余量。
参照图13，可以使用多个第一光刻胶PR1作为掩模来蚀刻预掩模膜300P和预掩埋接触BC_P。
可以蚀刻预掩模膜300P以形成掩模膜300。可以蚀刻预掩埋接触BC_P以形成掩埋接触BC和沟槽TR。
沟槽TR可以形成在相邻的掩埋接触BC之间。沟槽TR的侧壁TR_SW可以与掩埋接触BC的侧壁相同。沟槽TR的底表面TR_BS可以形成为低于衬底100的上表面。然而，本公开的技术思想不限于此。
参照图14，可以去除第一光刻胶PR1。可以去除第一光刻胶PR1以暴露掩模膜300的上表面。
参照图15，可以在衬底100上形成预间隔物膜170S_P。
预间隔物膜170S_P可以沿着沟槽TR的底表面TR_BS、沟槽TR的侧壁TR_SW、掩模膜300的侧壁和掩模膜300的上表面共形地形成。
可以例如使用原子层沉积(ALD)工艺来形成预间隔物膜170S_P，但不限于此。预间隔物膜170S_P可以包括低介电常数材料。预间隔物膜170S_P可以包括但不限于例如氧化硅(SiO2)或具有比氮化硅的介电常数低的介电常数的低介电常数材料中的至少一种。
参照图16，可以去除预间隔物膜170S_P的一部分以形成间隔物膜170S。
可以蚀刻预间隔物膜170S_P以暴露沟槽TR的底表面TR_BS的一部分、沟槽TR的侧壁TR_SW的一部分、掩模膜300的上表面和掩模膜300的侧壁。沟槽TR中的成对的间隔物膜170S可以在第二方向D2上彼此间隔开。沟槽TR中的成对的间隔物膜170S可以不沿着沟槽TR的底表面TR_BS延伸。
参照图17，可以在衬底100、元件分隔膜105和栅极结构110上形成预填充膜170F_P。
预填充膜170F_P可以填充在形成间隔物膜170S之后剩余的沟槽TR。预填充膜170F_P可以完全地覆盖间隔物膜170S和掩模膜300或与间隔物膜170S和掩模膜300完全地交叠。预填充膜170F可以包括具有比间隔物膜170S的介电常数高的介电常数的材料。尽管预填充膜170F可以包括例如氮化硅、氮氧化硅或具有比氧化硅的介电常数高的介电常数的高介电常数材料中的至少一种，但是本公开的技术思想不限于此。
参照图18，可以去除预填充膜170F_P和掩模膜300以形成填充膜170F。
可以去除掩模膜300以暴露掩埋接触BC。从填充膜170F的上表面到间隔物膜170S的上表面的高度H可以为5nm至100nm。然而，本公开的技术思想不限于此。
参照图19，可以蚀刻掩埋接触BC的一部分。因为掩埋接触BC和填充膜170F的蚀刻选择性彼此不同，所以可以仅选择性地蚀刻掩埋接触BC。
掩埋接触BC的上表面BC_US可以高于间隔物膜170S的上表面170S_US。然而，本公开的技术思想不限于此，并且掩埋接触BC的上表面BC_US可以当然低于间隔物膜170S的上表面170S_US。
参照图20，可以在掩埋接触BC和填充膜170F上形成预定位焊盘LP_P。
预定位焊盘LP_P可以完全地覆盖掩埋接触BC的上表面BC_US和填充膜170F或与掩埋接触BC的上表面BC_US和填充膜170F完全地交叠。预定位焊盘LP_P可以包括例如杂质掺杂的半导体材料、导电硅化物化合物、导电金属氮化物、导电金属碳化物、金属和/或金属合金中的至少一种。
参照图21，可以在掩埋接触BC上形成第二光刻胶PR2。第二光刻胶PR2可以包括在第四方向D4上与掩埋接触BC交叠的部分。
随后，可以使用第二光刻胶PR2作为掩模去除预定位焊盘LP_P的一部分和填充膜170F的一部分。可以去除预定位焊盘LP_P的一部分和填充膜170F的一部分以形成层间绝缘膜沟槽180t。
可以去除预定位焊盘LP_P的一部分以形成定位焊盘LP。
参照图22，可以形成至少部分地填充层间绝缘膜沟槽180t的层间绝缘膜180。
尽管未示出，但是可以形成至少部分地填充层间绝缘膜沟槽180t并覆盖第二光刻胶或与第二光刻胶交叠的预层间绝缘膜。随后，去除第二光刻胶和预层间绝缘膜以形成层间绝缘膜180。
参照图23，可以在层间绝缘膜180和定位焊盘LP上形成蚀刻停止膜185和电容器190。
在结束详细描述时，本领域技术人员将明白，在基本上不脱离本公开的原理的情况下，可以对优选实施例进行许多变化和修改。因此，本公开的所公开的优选实施例仅以一般性和描述性的意义来使用而不是出于限制的目的。

Claims (20)

1.一种半导体存储器件，所述半导体存储器件包括：
衬底；
栅电极，所述栅电极在所述衬底中沿第一方向延伸；
多个掩埋接触，所述多个掩埋接触位于所述衬底上；
沟槽，所述沟槽位于所述多个掩埋接触中的相邻的掩埋接触之间；以及
围栏，所述围栏位于所述沟槽中，其中，所述围栏位于所述栅电极上，
其中，所述围栏包括间隔物膜和填充膜，所述间隔物膜位于所述沟槽的侧壁上并且沿与所述第一方向相交的第二方向延伸，所述填充膜位于所述沟槽中并且位于所述间隔物膜上，并且
其中，相对于所述衬底，所述间隔物膜的上表面低于所述填充膜的上表面。
2.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：
定位焊盘，
其中，所述填充膜的至少一部分在所述第二方向上与所述间隔物膜交叠，并且
其中，所述填充膜与所述间隔物膜、所述多个掩埋接触中的至少两个掩埋接触和所述定位焊盘接触。
3.根据权利要求1所述的半导体存储器件，其中，所述间隔物膜在与所述第一方向和所述第二方向相交的第三方向上的宽度为0.5nm至10nm。
4.根据权利要求1所述的半导体存储器件，其中，相对于所述衬底，所述间隔物膜的所述上表面低于所述多个掩埋接触中的第一掩埋接触的上表面。
5.根据权利要求1所述的半导体存储器件，其中，所述间隔物膜与所述多个掩埋接触中的第一掩埋接触的侧壁接触。
6.根据权利要求1所述的半导体存储器件，其中，所述围栏包括在与所述第一方向和所述第二方向相交的第三方向上与所述间隔物膜间隔开的接缝。
7.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：
栅极覆盖图案，所述栅极覆盖图案位于所述栅电极上，
其中，所述沟槽的底表面由所述栅极覆盖图案的顶表面限定，并且
其中，所述间隔物膜不沿着所述沟槽的所述底表面延伸。
8.根据权利要求1所述的半导体存储器件，其中，所述间隔物膜包括具有比所述填充膜的第二材料的第二介电常数低的第一介电常数的第一材料。
9.根据权利要求1所述的半导体存储器件，其中，所述填充膜包括氮化硅。
10.一种半导体存储器件，所述半导体存储器件包括：
衬底；
栅电极，所述栅电极在所述衬底中沿第一方向延伸；
多个掩埋接触，所述多个掩埋接触位于所述衬底上；以及
围栏，所述围栏位于所述多个掩埋接触中的相邻的掩埋接触之间的沟槽中，其中，所述围栏位于所述栅电极上，
其中，所述围栏包括间隔物膜和填充膜，所述间隔物膜位于所述沟槽的侧壁上并且沿与所述第一方向相交的第二方向延伸，所述填充膜位于所述沟槽中并且位于所述间隔物膜上，
其中，所述填充膜包括在与所述第一方向和所述第二方向相交的第三方向上具有第一宽度的第一部分和在所述第三方向上具有第二宽度的第二部分，
其中，所述第二部分位于所述第一部分上，
其中，所述第二宽度大于所述第一宽度，并且
其中，所述填充膜的所述第二部分在所述第二方向上与所述间隔物膜至少部分地交叠。
11.根据权利要求10所述的半导体存储器件，其中，所述填充膜的所述第一部分在所述第三方向上与所述间隔物膜的侧壁至少部分地交叠。
12.根据权利要求10所述的半导体存储器件，
其中，相对于所述衬底，所述间隔物膜的上表面低于所述多个掩埋接触中的第一掩埋接触的上表面，并且
其中，所述间隔物膜在所述第二方向上不与所述栅电极的至少一部分交叠。
13.根据权利要求10所述的半导体存储器件，所述半导体存储器件还包括：
定位焊盘，所述定位焊盘位于所述多个掩埋接触中的第一掩埋接触上；以及
电容器的下电极，
其中，所述电容器的所述下电极与所述定位焊盘接触，
其中，所述定位焊盘在所述第三方向上的宽度与所述第一掩埋接触在所述第三方向上的宽度基本相同，并且
其中，所述电容器的所述下电极在所述第三方向上的宽度小于所述定位焊盘的所述宽度和所述第一掩埋接触的所述宽度。
14.根据权利要求10所述的半导体存储器件，所述半导体存储器件还包括：
栅极覆盖图案，所述栅极覆盖图案位于所述栅电极上，
其中，所述沟槽的底表面由所述栅极覆盖图案的顶表面限定，并且
其中，所述间隔物膜沿着所述沟槽的所述底表面并且沿着所述沟槽的侧壁的至少相应部分延伸。
15.根据权利要求10所述的半导体存储器件，其中，所述围栏包括在所述第三方向上与所述间隔物膜间隔开的接缝。
16.根据权利要求10所述的半导体存储器件，其中，所述间隔物膜包括具有比所述填充膜的第二材料的第二介电常数低的第一介电常数的第一材料。
17.根据权利要求10所述的半导体存储器件，其中，所述填充膜包括氮化硅。
18.根据权利要求10所述的半导体存储器件，其中，所述沟槽在所述第三方向上的宽度与所述填充膜的所述第一部分的所述第一宽度之比为0.5或更小。
19.一种半导体存储器件，所述半导体存储器件包括：
衬底；
栅极结构，所述栅极结构包括沿第一方向延伸的栅电极和位于所述栅电极上的栅极覆盖图案，其中，所述栅极结构在所述衬底中延伸；
多个掩埋接触，所述多个掩埋接触位于所述衬底上；以及
围栏，所述围栏位于所述多个掩埋接触中的相邻的掩埋接触之间的沟槽中，其中，所述围栏位于所述栅电极上，
其中，所述沟槽的底表面由所述栅极覆盖图案的顶表面限定，
其中，所述围栏包括成对的间隔物膜和填充膜，所述成对的间隔物膜位于所述沟槽的相应的侧壁上并且沿与所述第一方向相交的第二方向延伸，所述填充膜位于所述沟槽中并且位于所述成对的间隔物膜上，
其中，所述填充膜包括在与所述第一方向和所述第二方向相交的第三方向上具有第一宽度的第一部分和在所述第三方向上具有第二宽度的第二部分，
其中，所述第二部分位于所述第一部分上，
其中，所述第二宽度大于所述第一宽度，
其中，相对于所述衬底，所述成对的间隔物膜中的一者的上表面低于所述填充膜的所述第二部分的上表面，并且
其中，所述成对的间隔物膜在所述第三方向上彼此分开。
20.根据权利要求19所述的半导体存储器件，
其中，所述填充膜包括氮化硅，并且
其中，所述成对的间隔物膜包括具有比所述填充膜的所述氮化硅的介电常数低的介电常数的第一材料。
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