CN110718550B - 半导体器件及制造其的方法 - Google Patents
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Abstract
本发明构思涉及一种半导体器件及制造其的方法。一种半导体器件，其包括：限定在半导体衬底中的有源区域；在半导体衬底上的第一接触插塞，第一接触插塞连接到有源区域；在半导体衬底上的位线，位线与第一接触插塞相邻；在第一接触插塞与位线之间的第一气隙间隔物；在第一接触插塞上的着落垫；在位线上的阻挡绝缘层；以及在第一气隙间隔物上的气隙盖层，气隙盖层垂直地重叠第一气隙间隔物，气隙盖层在阻挡绝缘层与着落垫之间，阻挡绝缘层的上表面在与着落垫的上表面相等或比其高的高度处。
Description
技术领域
实施方式涉及半导体器件及制造该半导体器件的方法。
背景技术
随着半导体器件具有更高的容量并变得更加高度集成，设计规则会改变。在动态随机存取存储器(DRAM)(其是一种类型的存储半导体器件)中也会发生设计规则的改变。
发明内容
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：限定在半导体衬底中的有源区域；在半导体衬底上的第一接触插塞，第一接触插塞连接到有源区域；在半导体衬底上的位线，位线与第一接触插塞相邻；在第一接触插塞与位线之间的第一气隙间隔物；在第一接触插塞上的着落垫；在位线上的阻挡绝缘层；以及在第一气隙间隔物上的气隙盖层，气隙盖层垂直地重叠第一气隙间隔物，气隙盖层在阻挡绝缘层与着落垫之间，阻挡绝缘层的上表面在与着落垫的上表面相等或比其高的高度处。
第一气隙间隔物可以包括由着落垫垂直重叠的第一气隙和不由着落垫垂直重叠的第二气隙。
阻挡绝缘层的下部可以与第一气隙间隔物的最高部接触。
半导体器件还可以包括：第二接触插塞，其在位线的延伸方向上与第一接触插塞分开；在第二接触插塞的侧壁上的第二气隙间隔物；以及在第一接触插塞与第二接触插塞之间的中间绝缘层。阻挡绝缘层可以包括将第一气隙间隔物和第二气隙间隔物连接的局部层。
半导体器件还可以包括：第二接触插塞，其在位线的延伸方向上与第一接触插塞分开；以及在第一接触插塞与第二接触插塞之间的中间绝缘层。阻挡绝缘层可以包括第一局部层，第一局部层在与第一接触插塞和第二接触插塞相邻的中间绝缘层的两个侧壁上。
阻挡绝缘层还可以包括连接第一局部层的第二局部层。
阻挡绝缘层还可以包括覆盖位线的上表面的第三局部层。
第一局部层和第二局部层可以围绕中间绝缘层的侧壁。
阻挡绝缘层可以包含硅氮化物。
阻挡绝缘层可以包括留在其侧壁的内侧上的硅氧化物层。
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：在衬底上的位线；在衬底上的接触插塞，接触插塞与位线相邻；在位线的侧壁上的位线间隔物；在接触插塞的侧壁上的接触插塞间隔物；在位线间隔物和接触插塞间隔物上的气隙盖层；以及由位线间隔物、接触插塞间隔物和气隙盖层限定的气隙间隔物。
从位线的底表面到气隙间隔物的最高部的高度可以基本上等于从位线的底表面到接触插塞间隔物的最高部的高度。
半导体器件还可以包括在接触插塞的上表面上的着落垫。着落垫可以不覆盖气隙盖层。
气隙间隔物可以包括第一气隙和第二气隙。第一气隙可以由着落垫垂直地重叠，第二气隙可以不由着落垫垂直地重叠。
半导体器件还可以包括在着落垫中的沟槽。第二气隙可以连接到沟槽的下表面。
实施方式可以通过提供一种半导体器件来实现，该半导体器件包括：位线；连接到衬底中的有源区域的接触插塞；接触该接触插塞的接触插塞间隔物；接触位线的位线间隔物；以及在接触插塞间隔物与位线间隔物之间的间隔物，该间隔物具有低k介电常数。
该间隔物可以包括空气。
半导体器件还可以包括在接触插塞间隔物上的盖层。
半导体器件还可以包括在接触插塞上的屏障金属(barrier metal)、以及覆盖屏障金属的着落垫。
半导体器件还可以包括在着落垫中的沟槽。
附图说明
通过参照附图详细描述示例性实施方式，特征对本领域技术人员将变得明显，附图中：
图1示出根据一实施方式的半导体器件的顶视图；
图2A示出沿图1的线A-A'截取的剖视图；
图2B示出沿图1的线B-B'截取的剖视图；
图3示出根据一实施方式的半导体器件的顶视图；
图4示出沿图3的线A-A'截取的剖视图；
图5示出根据一实施方式的半导体器件的顶视图；
图6示出沿图5的线B-B'截取的剖视图；
图7和图8示出根据实施方式的半导体器件的顶视图；
图9示出包括根据实施方式的半导体器件的系统级芯片(SoC)系统的框图；
图10示出包括SoC系统和根据实施方式的半导体器件的电子系统的框图；
图11至图13示出可应用根据实施方式的半导体器件的半导体系统的示例的图；
图14A至图14J示出根据一实施方式的制造半导体器件的方法中的阶段的视图；
图15A至图15E示出根据一实施方式的制造半导体器件的方法中的阶段的视图；以及
图16A至图16D示出根据一实施方式的制造半导体器件的方法中的阶段的视图。
具体实施方式
现在将参照附图在下文中更全面地描述示例实施方式；然而，它们可以体现为不同的形式，并且不应被解释为限于在此阐述的实施方式。更确切地，这些实施方式被提供为使得本公开将是全面的和完整的，并将向本领域技术人员充分传达示例性实施方案。
在附图中，为了图示的清楚，层和区域的尺寸可以被夸大。在整个说明书中，相同的附图标记指相同的元件。
这里使用的术语仅是为了描述具体实施方式的目的，而不旨在限制实施方式。当在此使用时，单数形式“一”和“该”旨在还包括复数形式，除非上下文清楚地另行指示。还将理解，当在本说明书中使用时，术语“包括”和/或“包含”指明所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或更多个另外的特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。
将理解，当一元件或层被称为“在”另一元件或层“上”、“连接到”或“联接到”另一元件或层时，它能直接在所述另一元件或层上、连接到或联接到所述另一元件或层，或者可以存在居间元件或层。相反，当一元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，不存在居间元件或层。当在此使用时，术语“和/或”包括相关所列项目的一个或更多个的任何及所有组合。
将理解，虽然术语第一、第二等可以在此被用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一区域、层或部分区分开。因此，下面讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分。
为了描述的容易，空间关系术语，诸如“在……之下”、“在……下面”、“下部”、“在……之上”、“上部”等，可以在此被用于描述如图所示的一个元件或特征的与另外的元件(们)或特征(们)的关系。将理解，除图中所描绘的取向之外，空间关系术语旨在还涵盖装置在使用或在操作中的不同取向。例如，如果图中的装置被翻转，则被描述为“在”另外的元件或特征“下面”或“之下”的元件将取向为在所述另外的元件或特征“之上”。因此，示例性术语“在……下面”能涵盖上和下两个取向。装置可以被另外地取向(旋转90度或处于另外的取向)并且这里使用的空间关系描述语被相应地解释。
在这里参考截面图示描述了实施方式，所述截面图示是理想化实施方式(和中间结构)的概要图示。因此，作为例如制造技术和/或公差的结果的相对于图示的形状的变化将被预料到。因此，这些实施方式不应被解释为限于这里所示的区域的特别形状，而将包括例如由制造引起的形状上的偏离。例如，被示为矩形的注入区域将通常在其边缘处具有圆化的或弯曲的特征和/或注入浓度的梯度，而非从注入区域到非注入区域的二元变化。类似地，通过注入形成的掩埋区域可以引起掩埋区域与注入通过其发生的表面之间的区域中的某些注入。因此，图中所示的区域本质上是示意性的，并且它们的形状不旨在示出器件的区域的实际形状，并且不旨在成为限制。
除非另外定义，这里使用的所有术语(包括技术术语和科学术语)具有与本领域技术人员通常理解的相同的含义。还将理解，诸如通用词典中定义的术语的术语应被解释为具有与它们的在相关技术和本说明书的背景下的含义一致的含义，并且将不在理想化或过度形式化的意义上被解释，除非在此明确地如此定义。
图1示出根据一实施方式的半导体器件1的顶视图。图2A示出沿图1的线A-A'截取的剖视图。图2B示出沿图1的线B-B'截取的剖视图。
参照图1、图2A和图2B，根据当前实施方式的半导体器件1可以在有源区域101中形成为掩埋沟道阵列晶体管(BCAT)的形式。
半导体衬底100可以具有例如基底衬底和外延层的堆叠结构。半导体衬底100可以是硅衬底、镓砷化物衬底、硅锗衬底、陶瓷衬底、石英衬底、用于显示器的玻璃衬底或绝缘体上硅(SOI)衬底。在根据实施方式的半导体器件中，硅衬底将在下文中作为衬底100的一示例被描述。
浅沟槽隔离(STI)层102可以形成在半导体衬底100中以限定有源区域101。当从上方观察时，有源区域101的每个可以具有隔离形状并在第一方向DR1上延伸。
字线WL可以横越有源区域101。位线BL可以沿与第一方向DR1形成锐角的第二方向DR2延伸，字线WL可以沿第三方向DR3延伸。换言之，第一方向和第三方向彼此不正交。
当“一特定方向与另一特定方向形成特定角度”时，该特定角度可以是由这两个方向的交叉形成的两个角度中较小的一个。例如，当由两个方向的交叉形成的角度为120度和60度时，该特定角度可以为60度。如图1所示，由第一方向DR1和第二方向DR2形成的角度可以为θ1，由第一方向DR1和第三方向DR3形成的角度可以为θ2。
如上所述，为了确保位线接触与存储节点接触之间的最大间隙，θ1和/或θ2可以形成为锐角，位线接触可以将每个有源区域101连接到位线BL，存储节点接触可以将每个有源区域101连接到电容器。例如，θ1和θ2可以分别为45度和45度、30度和60度、或者60度和30度。
位线BL可以包括导电图案113和位线接触插塞112。导电图案113可以包含导电材料，例如多晶硅、金属硅化物化合物、导电金属氮化物和金属中的一种或更多种。
位线接触插塞112可以包含掺杂半导体材料、导电金属氮化物、金属或金属-半导体化合物。位线接触插塞112可以将导电图案113电连接到有源区域101。
包括位线接触插塞112和导电图案113的位线BL可以形成为连接到有源区域101。
包括导电图案113和位线接触插塞112的位线BL可以被形成并连接到有源区域101。层间绝缘膜115可以形成在可不连接到位线接触插塞112的导电图案113和多晶硅层116下方，以使该导电图案113与有源区域101绝缘。
位线间隔物121可以形成在位线BL的两个侧壁上。位线间隔物121可以在位线BL与接触插塞152之间，以使位线BL与接触插塞152电绝缘。位线间隔物121可以设置在气隙间隔物AG的侧表面上以限定气隙间隔物AG的侧表面。位线间隔物121可以包含例如硅氮化物(SiN)或硅氧碳氮化物(SiOCN)。
位线绝缘层141可以位于位线BL的上表面上，以使位线BL与着落垫154和屏障金属153电绝缘。位线绝缘层141可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的一个或更多个。
第一局部层173和第二局部层174可以设置在位线BL和位线绝缘层141的两侧上。第一局部层173可以设置为接触气隙间隔物AG的部分上表面。
第一局部层173和第二局部层174可以包含硅氮化物。其中将形成第一局部层173和第二局部层174的每个的空间可以通过蚀刻并去除稍后将描述的第二氧化物间隔物131(见图14I)而被限定，并且硅氧化物可以留在第一局部层173和第二局部层174的每个的侧壁的内侧上。
第一局部层173和第二局部层174的最低部可以与气隙间隔物AG的最高部相同。第一局部层173和第二局部层174的每个可以接触并垂直地重叠气隙间隔物AG。
第一局部层173可以垂直地重叠着落垫154。第二局部层174可以设置在位线绝缘层141的与第一局部层173相反的一侧上，并且可以不垂直地重叠着落垫154。
当第一沟槽T1通过蚀刻着落垫154而形成时，第二氧化物间隔物131(见图14I)可以被部分地蚀刻，并且凹陷162(见图14J)可以被形成。如稍后将描述地，由于例如凹陷162(见图14J)的形状，与第一局部层173不同，第二局部层174可以被成形为像其上部被部分蚀刻一样。
第一局部层173与第二局部层174之间的这样形状上的差异可以取决于第二氧化物间隔物131(见图14I)是否在形成第一局部层173和第二局部层174的每个的工艺中被蚀刻并暴露。这将稍后被详细描述。
第一局部层173可以形成为在第二方向DR2上与第三局部层273间隔开。第三局部层273可以形成在气隙间隔物AG上，该气隙间隔物AG在第二方向DR2上通过障碍物层270与另一气隙间隔物AG间隔开。第三局部层273的最上表面的高度可以低于第一局部层173的最上表面的高度。
障碍物层270可以插置在第一局部层173与第三局部层273之间。
如稍后将描述地，第一局部层173和第二局部层174可以通过部分地填充凹陷162、163而形成，凹陷162、163通过湿蚀刻氧化物间隔物形成。
气隙间隔物AG可以形成在位线BL与接触插塞152之间。气隙间隔物AG可以是由绝缘层围绕并限定的开口，并且可以具有比硅氧化物低的介电常数，即可以用例如空气的低k电介质填充。气隙间隔物AG可以防止接触插塞152与位线BL之间的电容耦合并减小寄生电容。随着接触插塞152与位线BL之间的寄生电容减小，半导体器件1的操作稳定性可以提高。
随着动态随机存取存储器(DRAM)中使用的半导体器件的设计规则减少，为了增加位线接触与着落垫之间的连接余量，可能需要扩大着落垫的上部。然而，用于取出可填充其中将形成气隙间隔物的空间的硅氧化物的通道可能不被形成。
在根据本实施方式的半导体器件中，用于取出包含在其中将形成气隙间隔物AG的空间中的硅氧化物的通道可以通过第二氧化物间隔物131(见图14I)形成，该第二氧化物间隔物131可以接触气隙间隔物AG。当第一沟槽T1形成时，第二氧化物间隔物131的部分可以被蚀刻(见图14J)，并且用于取出包含在气隙间隔物AG中的硅氧化物的通道可以被形成。
在根据实施方式的制造半导体器件的工艺中，着落垫的上部可以被扩大以增加位线接触与着落垫之间的连接余量。气隙间隔物AG可以形成在位线BL的两侧上以减小位线BL与接触插塞152之间的寄生电容，这可以提高包括气隙间隔物AG的半导体器件1的操作稳定性。
层间绝缘膜171可以填充第一沟槽T1。在一些实施方式中，位线绝缘层141、层间绝缘膜171和第二局部层174可以用作可防止气隙间隔物AG暴露的阻挡绝缘层。阻挡绝缘层可以在半导体器件1中限定其中可形成气隙间隔物AG的区域。
着落垫154可以形成在接触插塞152上并将单独的数据存储器件和半导体器件1电连接，该单独的数据存储器件可以连接到半导体器件1的上部。着落垫154可以垂直地重叠第一局部层173或气隙间隔物AG。在一些实施方式中，插塞172可以形成在着落垫154上。
接触插塞152可以连接到每个有源区域101。接触插塞152可以包含掺杂半导体材料、导电金属氮化物、金属或金属-半导体化合物。
屏障金属153可以沿着其中将形成着落垫154的空间的侧壁内侧共形地形成在接触插塞152上。屏障金属153可以包含例如钴硅化物(CoSix)、镍硅化物(NiSix)和锰硅化物(MnSix)中的至少一种。在一些实施方式中，屏障金属153可以包含钴硅化物。
接触插塞间隔物123可以形成在接触插塞152的侧壁上并限定气隙间隔物AG的一个侧壁。
气隙盖层132a、132b可以形成在第一局部层173和第二局部层174的每个与屏障金属153之间。气隙盖层132a、132b可以形成在气隙间隔物AG的上表面上。因此，气隙盖层132a、132b以及第一局部层173和第二局部层174的下表面可以限定气隙间隔物AG的上表面。
有源区域101中的字线WL可以形成为掩埋沟道阵列晶体管(BCAT)220的形式。掩埋沟道阵列晶体管220可以包括在栅极沟槽221中的栅极绝缘层222、栅电极223和盖层224。
栅极沟槽形成在衬底100中。栅极沟槽221的形状可以是各种各样的。例如，如图所示，栅极沟槽221的底表面和侧壁的连接部分可以具有圆化的形状。
栅极绝缘层222可以共形地形成在栅极沟槽221中。栅极绝缘层222可以沿栅极沟槽221的底表面和侧壁形成。栅极绝缘层222可以包括硅氧化物、硅氮化物、硅氮氧化物和高k绝缘材料中的至少一种。例如，高k绝缘材料可以包括HfO2、HfSiO4、HfAlO、ZrO2、ZrSiO4、TaO2、Ta2O5、Al2O3，但本公开不限于此。这里，栅极绝缘层222可以不形成在衬底100的上表面上。
栅电极223可以形成在栅极绝缘层222上。栅电极223可以形成在栅极沟槽221中以填充栅极沟槽221的至少一部分而不完全填充栅极沟槽221。栅电极223可以包括导电材料，例如诸如钨(W)的金属，但本公开不限于此。
盖层224可以形成在栅极绝缘层222上以填充栅极沟槽221。例如，盖层224可以包括氧化物层、氮化物层、氮氧化物层等，但本公开不限于此。盖层224可以形成为与衬底100的上表面齐平。
图3示出根据一实施方式的半导体器件2的顶视图。图4示出沿图3的线A-A'截取的剖视图。
根据当前实施方式的半导体器件2的局部层186可以在形状上不同于根据先前实施方式的局部层173和174。
局部层186可以通过用氧化物填充在此可形成局部层186和气隙间隔物AG的位置、使用湿蚀刻去除氧化物、以及用绝缘材料填充该位置而形成，并且局部层186可以覆盖整个位线BL。局部层186可以连接到在位线BL的两侧上的气隙间隔物AG。
局部层186可以沿位线BL在第二方向DR2上延伸。如图4所示，局部层186在第三方向DR3上的宽度可以大于位线BL在第三方向DR3上的宽度，但不限于此。在一些实施方式中，局部层186在第三方向DR3上的宽度可以与位线BL在第三方向DR3上的宽度相同。
局部层186的上表面可以由盖膜182覆盖。盖膜182可以包括例如硅氮化物。
盖膜182的不与气隙盖层132a接触的一个侧壁可以与填充第一沟槽T1的层间绝缘膜接触。因此，盖膜182的一个侧壁的轮廓可以匹配第一沟槽T1的下表面的一部分的轮廓。此外，局部层186的上表面的轮廓可以与第一沟槽T1的下表面的所述部分的轮廓一致。也就是，当第一沟槽T1形成时，局部层186的一部分和盖膜182的一部分可以被一起蚀刻掉。
图5示出根据一实施方式的半导体器件3的顶视图。图6示出沿图5的线B-B'截取的剖视图。
根据当前实施方式的半导体器件3的局部层211可以在形状上不同于先前实施方式的局部层。
局部层211可以包括形成在中间绝缘层201的两个侧壁上以彼此面对的部分，中间绝缘层201可以与多晶硅204相邻。局部层211可以连接到形成在位线BL的两侧上的气隙间隔物AG并用作用于去除可填充气隙间隔物AG的氧化物的通道。
此外，半导体器件3中包括的多个局部层211可以在第二方向DR2上彼此间隔开地设置。也就是，多个局部层211可以形成为在第二方向上彼此间隔开且在其间具有字线WL。与上述实施方式相同的是，多个局部层211形成为在第三方向DR3上间隔开且其间插置有位线BL。
图7和图8示出根据实施方式的半导体器件4和5的顶视图。
参照图7，局部层212可以连接气隙间隔物AG1和AG2的侧壁。局部层212可以形成在多晶硅204之间的中间绝缘层201的两个侧壁上以连接气隙间隔物AG1和AG2。
也就是，在第二方向DR2上间隔开的不同气隙间隔物AG1、AG2可以经由局部层212彼此连接。
因为局部层212未由着落垫154垂直重叠，所以它可以用作用于去除可填充气隙间隔物AG1和AG2的氧化物的通道。
参照图8，局部层213可以围绕中间绝缘层201的侧壁。因为局部层213未由着落垫154垂直地重叠，所以局部层213可以连接到气隙间隔物AG并用作用于去除可填充气隙间隔物AG的氧化物的通道。
也就是，局部层213可以不与气隙间隔物AG垂直地重叠，而是与气隙间隔物AG的侧壁的一部分接触。其中形成局部层213的空间可以用作用于通过接触表面去除形成在气隙间隔物AG处的氧化物的通道。
图9示出包括根据实施方式的半导体器件的系统级芯片(SoC)系统1000的框图。
参照图9，SoC系统1000包括应用处理器1001和DRAM 1060。
应用处理器1001可以包括中央处理单元(CPU)1010、多媒体系统1020、多级互连总线1030、存储系统1040和外围电路1050。
CPU 1010可以执行可需要驱动SoC系统1000的操作。在一些实施方式中，CPU 1010可以被配置为包括多个核的多核环境。
多媒体系统1020可以用于在SoC系统1000中执行各种多媒体功能。多媒体系统1020可以包括3D引擎模块、视频编解码器、显示系统、照相机系统和后处理器。
多级互连总线1030可以用于CPU 1010、多媒体系统1020、存储系统1040和外围电路1050之间的数据通信。在一些实施方式中，多级互连总线1030可以具有多层结构。例如，多级互连总线1030可以是多层高级高性能总线(AHB)或多层高级可扩展接口(AXI)。
存储系统1040可以提供应用处理器1001连接到外部存储器(例如DRAM 1060)所需的环境并以高速操作。在一些实施方式中，存储系统1040可以包括用于控制外部存储器(例如DRAM 1060)的控制器(例如DRAM控制器)。
外围电路1050可以提供SoC系统1000顺畅地连接到外部装置(例如主板)所需的环境。外围电路1050可以包括使连接到SoC系统1000的外部装置能够与SoC系统1000兼容的各种接口。
DRAM 1060可以用作应用处理器1001的操作所需的工作存储器。在一些实施方式中，如图所示，DRAM 1060可以放置在应用处理器1001外部。例如，DRAM 1060可以与应用处理器1001被封装为堆叠封装(PoP)的形式。
SoC系统1000的至少一个元件可以采用根据上述实施方式的半导体器件中的一个。
图10示出包括SoC系统和根据实施方式的半导体器件的电子系统1100的框图。
参照图10，电子系统1100可以包括控制器1110、输入/输出(I/O)装置1120、存储装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储装置1130和/或接口1140可以通过总线1150彼此连接。总线1150可以用作传输数据的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器、以及能够执行与微处理器、数字信号处理器或微控制器的功能类似的功能的逻辑器件中的一个或更多个。I/O装置1120可以包括小键盘、键盘和显示装置。存储装置1130可以存储数据和/或命令。接口1140可以用于向通信网络发送数据或从通信网络接收数据。接口1140可以是有线接口或无线接口。在一示例中，接口1140可以包括天线或者有线收发器或无线收发器。
电子系统1100还可以包括作为用于改善控制器1110的操作的工作存储器的高速DRAM或静态随机存取存储器(SRAM)。根据上述实施方式的半导体器件中的一个可以用作工作存储器以提高产品的可靠性。
根据上述实施方式的半导体器件中的一个可以提供在存储装置1130中或者在控制器1110或I/O装置1120中。
电子系统1100可以应用于能够在无线环境中发送和/或接收信息的几乎所有类型的电子产品，诸如例如个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、数字音乐播放器或存储卡。
图11至图13示出可应用根据实施方式的半导体器件的半导体系统的示例的图。
图11示出平板个人计算机(PC)1200，图12示出笔记本计算机1300，图13示出智能电话1400。如在此所阐述地，根据上述实施方式的半导体器件中的至少一个可以在平板PC1200、笔记本计算机1300和智能电话1400中使用。
如在此所阐述地，根据实施方式的半导体器件还可以应用于除在此阐述的那些之外的各种集成电路(IC)装置。
平板PC 1200、笔记本计算机1300和智能电话1400是根据当前实施方式的半导体系统的示例。
在一些实施方式中，半导体系统可以被提供为例如计算机、超级移动PC(UMPC)、工作站、上网本计算机、PDA、便携式计算机、无线电话、移动电话、电子书、便携式多媒体播放器(PMP)、便携式游戏主机、导航装置、黑匣子、数码相机、三维电视机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器或数字视频播放器。
图14A至图14J示出根据一实施方式的制造半导体器件的方法中的阶段的视图。
参照图14A和图2A，STI层102可以形成在半导体衬底100中以限定有源区域101。然后，沟槽可以形成在其中将形成位线BL的区域中，并且下部位线间隔物111可以被形成。
参照图14B，包括导电图案113和位线接触插塞112的位线BL可以被形成并连接到有源区域101。层间绝缘膜115可以形成在可不连接到位线接触插塞112的导电图案113和多晶硅层116下方，以使导电图案113与有源区域101绝缘。然后，牺牲层图案114可以形成在导电图案113的每个上。
参照图14C和图2A，位线间隔物121、第一氧化物间隔物122和接触插塞间隔物123可以顺序地形成在其中将形成接触插塞152的第二沟槽T2的侧壁上。
位线间隔物121和第一氧化物间隔物122可以沿第二沟槽T2的侧壁的内侧共形地形成。然后，位线间隔物121和第一氧化物间隔物122可以被各向异性地蚀刻以暴露STI层102和有源区域101。接触插塞间隔物123可以沿第二沟槽T2的侧壁的内侧共形地形成。
参照图14D，硬掩模125可以形成在第二沟槽T2中，然后被回蚀刻至图14D所示的高度。硬掩模125可以是例如旋涂硬掩模(SOH)。
接着，接触插塞间隔物123和第一氧化物间隔物122被湿蚀刻至硬掩模125的高度。
参照图14E，硬掩模125a可以从硬掩模125形成至牺牲层图案114的高度，并且牺牲层图案114和位线间隔物121可以被凹入以暴露导电图案113。
参照图14F，位线绝缘层141可以被形成至硬掩模125a的上表面的高度，以填充硬掩模125a与另一硬掩模125a之间的空间。
参照图14G，硬掩模125a可以被回蚀刻至第一氧化物间隔物122和接触插塞间隔物123的上表面的高度。然后，初始气隙盖层132可以被形成。接着，硬掩模125b可以通过用有机材料填充硬掩模125a而形成。有机材料可以是例如SOH。
参照图14H，接触孔151可以通过蚀刻硬掩模125b、接触插塞间隔物123、有源区域101和STI层102而形成。接触孔151的下表面可以接触有源区域101，使得接触插塞152可以电连接到有源区域101。
接着，接触插塞152可以通过用导电材料填充接触孔151、然后被回蚀刻至预定高度而形成。接触插塞152可以通过沉积例如多晶硅而形成。
参照图14I，部分初始气隙盖层132可以通过扩大接触孔151的上部被去除。由此，第二氧化物间隔物131可以被形成。
随着在DRAM中使用的半导体器件变得小型化，由于例如位线接触与着落垫之间的小的连接余量，在器件之间可能发生连接缺陷。为了防止连接缺陷，着落垫154与位线接触之间的接触面积可以通过扩大接触孔151的上部而增大。
接着，屏障金属153可以共形地形成在接触插塞152和位线BL上，并且着落垫154可以被形成以覆盖整个屏障金属153。为了形成屏障金属153，金属层可以被形成，然后硅化物可以通过使接触插塞152和金属层彼此反应而形成。
参照图1、图2A和图14J，沟槽161可以形成在着落垫154中，并且通过沟槽161暴露的第二氧化物间隔物131可以被蚀刻。如果第一氧化物间隔物122和第二氧化物间隔物131是相同的硅氧化物，则它们可以使用相同的蚀刻方法被同时蚀刻。
第一氧化物间隔物122和第二氧化物间隔物131可以被湿蚀刻，例如使用氢氟酸(HF)或氟化铵(NH4F)作为蚀刻剂被湿蚀刻。
其中将形成气隙间隔物AG的第一氧化物间隔物122的上表面可以低于沟槽161的下表面，并且可以不通过沟槽161暴露。第一氧化物间隔物122可以不使用蚀刻剂蚀刻，并且可能难以形成气隙间隔物AG。在根据当前实施方式的制造半导体器件的方法中，第一氧化物间隔物122和第二氧化物间隔物131可以通过经由沟槽161暴露的第二氧化物间隔物131的上表面被同时蚀刻，并且其中将形成气隙间隔物AG的凹陷162可以被形成。
在第一氧化物间隔物122和第二氧化物间隔物131由着落垫154垂直重叠的情况下，凹陷163可以通过将蚀刻剂注入到沿第二方向DR2延伸的气隙间隔物AG的后侧而形成。
参照回图2A，气隙间隔物AG以及局部层173和174将通过向凹陷162和163中注入绝缘材料而形成，并且第一沟槽T1(图14J中的161)可以用层间绝缘膜171填充。
其中可形成局部层173和174的每个的沟槽可以通过湿蚀刻第二氧化物间隔物131而形成，并且氧化物可以留在局部层173和174的每个的侧壁的内侧上。
图15A至图15E示出根据一实施方式的制造半导体器件的方法中的阶段的视图。
参照图14D和图15A，硬掩模125a可以通过在硬掩模125以及间隔物122和123上进一步沉积有机材料而形成。然后，氧化物层181和盖膜182可以形成在位线BL上。根据当前实施方式的制造半导体器件的方法与根据先前实施方式的制造半导体器件的方法不同在于，氧化物层181可以形成为完全覆盖位线BL。
参照图15B和图15C，在硬掩模125a被回蚀刻之后，初始气隙盖层183可以被形成，并且由初始气隙盖层183围绕的空间可以再次用硬掩模125a填充。然后，接触孔151可以被形成并用接触插塞152填充。
参照图15D，屏障金属153和着落垫154可以形成在具有扩大的上部的接触孔151上。然后，沟槽161可以通过蚀刻着落垫154而形成。沟槽184可以通过蚀刻第一氧化物间隔物122以及可经由沟槽161的下表面暴露的氧化物层181而形成。
参照图15E和图4，局部层186和气隙间隔物AG可以通过用绝缘材料涂覆沟槽184而形成。
图16A至图16D示出根据一实施方式的制造半导体器件的方法中的阶段的视图。
将参照图5、图6及图16A至图16D进行以下描述。图16A至图16D是沿图5的线B-B'截取的剖视图。
掩埋沟道阵列晶体管220形成在有源区域101中。中间绝缘层201形成在掩埋沟道阵列晶体管220上。
接着，氧化物层间隔物202可以形成在中间绝缘层201的侧壁上。参照图16B，氧化物层间隔物202可以例如形成在中间绝缘层201的部分侧壁上。在一实施方式中，氧化物层间隔物202也可以形成为覆盖中间绝缘层201的整个侧壁。
参照图16C，多晶硅204可以形成在中间绝缘层201与另一中间绝缘层201之间，并且屏障金属153可以形成在多晶硅204上。多晶硅204可以通过形成多晶硅直到中间绝缘层201的上表面、然后回蚀刻多晶硅至预定高度而形成。
参照图16D，着落垫154可以形成在屏障金属153上，然后被蚀刻以形成沟槽161。氧化物层间隔物202可以通过沟槽161暴露，并且暴露的氧化物层间隔物202可以通过湿蚀刻被去除。
最后，局部层211可以形成在曾经存在氧化物层间隔物202的空间中。
作为总结和回顾，当DRAM中包括的导电图案之间的距离减小时，可能导致电容耦合现象。为了减少电容耦合现象，可以使用包括气隙间隔物的DRAM半导体器件。
实施方式可以提供包括气隙间隔物的半导体器件。实施方式还可以提供制造上述半导体器件的方法。
实施方式涉及可在存储器件中使用的半导体器件以及制造该半导体器件的方法。
已经在此公开了示例实施方式，并且虽然采用了特定术语，但是它们仅在一般的和描述性的意义上被使用和解释，而不是为了限制的目的。在一些情况下，在提交本申请时对本领域技术人员将明显的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用或者与结合另外的实施方式描述的特征、特征和/或元件组合使用，除非明确地另行指示。因此，本领域技术人员将理解，可以进行在形式和细节上的各种改变而不背离如所附权利要求中所阐述的本发明的精神和范围。
Claims (16)
1.一种半导体器件，包括：
限定在半导体衬底中的有源区域；
在所述半导体衬底上的第一接触插塞，所述第一接触插塞连接到所述有源区域；
在所述半导体衬底上的位线，所述位线与所述第一接触插塞相邻；
在所述第一接触插塞与所述位线之间的第一气隙间隔物；
在所述第一接触插塞上的着落垫；
在所述位线上的阻挡绝缘层；
在所述第一气隙间隔物上的气隙盖层，所述气隙盖层垂直地重叠所述第一气隙间隔物，所述气隙盖层在所述阻挡绝缘层与所述着落垫之间，
所述阻挡绝缘层的上表面在与所述着落垫的上表面相等或比其高的高度处，以及
其中所述阻挡绝缘层包括形成在所述气隙盖层的侧面上的局部层，所述局部层垂直地重叠所述第一气隙间隔物。
2.如权利要求1所述的半导体器件，其中所述第一气隙间隔物包括由所述着落垫垂直重叠的第一气隙和不由所述着落垫垂直重叠的第二气隙。
3.如权利要求1所述的半导体器件，其中所述阻挡绝缘层的下部与所述第一气隙间隔物的最高部接触。
4.如权利要求1所述的半导体器件，还包括：
第二接触插塞，其在所述位线的延伸方向上与所述第一接触插塞分开；以及
在所述第二接触插塞的侧壁上的第二气隙间隔物，
其中所述阻挡绝缘层包括在所述第一气隙间隔物和所述第二气隙间隔物之间的障碍物层。
5.如权利要求1所述的半导体器件，其中所述阻挡绝缘层还包括覆盖所述位线的上表面的位线绝缘层。
6.如权利要求1所述的半导体器件，其中所述阻挡绝缘层包含硅氮化物。
7.如权利要求6所述的半导体器件，其中所述阻挡绝缘层包括留在其侧壁的内侧上的硅氧化物层。
8.一种半导体器件，包括：
在衬底上的位线；
在所述衬底上的接触插塞，所述接触插塞与所述位线相邻；
在所述位线的侧壁上的位线间隔物；
在所述接触插塞的侧壁上的接触插塞间隔物；
在所述位线间隔物和所述接触插塞间隔物上的气隙盖层；
在所述气隙盖层的侧面上的局部层；以及
由所述位线间隔物、所述接触插塞间隔物和所述气隙盖层限定的气隙间隔物，所述气隙盖层和所述局部层垂直地重叠所述气隙间隔物。
9.如权利要求8所述的半导体器件，其中从所述位线的底表面到所述气隙间隔物的最高部的高度基本上等于从所述位线的所述底表面到所述接触插塞间隔物的最高部的高度。
10.如权利要求8所述的半导体器件，还包括在所述接触插塞的上表面上的着落垫，其中所述着落垫不覆盖所述气隙盖层。
11.如权利要求10所述的半导体器件，其中所述气隙间隔物包括第一气隙和第二气隙，其中所述第一气隙由所述着落垫垂直地重叠，所述第二气隙不由所述着落垫垂直地重叠。
12.如权利要求11所述的半导体器件，还包括在所述着落垫中的沟槽，其中所述第二气隙连接到所述沟槽的下表面。
13.一种半导体器件，包括：
位线；
连接到衬底中的有源区域的接触插塞；
接触所述接触插塞的接触插塞间隔物；
接触所述位线的位线间隔物；
在所述接触插塞间隔物与所述位线间隔物之间的间隔物，所述间隔物具有低k介电常数；
在所述接触插塞间隔物上的盖层，所述盖层垂直地重叠所述间隔物；以及
在所述盖层的侧面上的局部层，所述局部层垂直地重叠所述间隔物。
14.如权利要求13所述的半导体器件，其中所述间隔物包括空气。
15.如权利要求13所述的半导体器件，还包括：
在所述接触插塞上的屏障金属；以及
覆盖所述屏障金属的着落垫。
16.如权利要求15所述的半导体器件，还包括在所述着落垫中的沟槽。
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