CN107534044B - 用于制造高密度存储器阵列的装置以及方法 - Google Patents

用于制造高密度存储器阵列的装置以及方法 Download PDF

Info

Publication number
CN107534044B
CN107534044B CN201580078966.XA CN201580078966A CN107534044B CN 107534044 B CN107534044 B CN 107534044B CN 201580078966 A CN201580078966 A CN 201580078966A CN 107534044 B CN107534044 B CN 107534044B
Authority
CN
China
Prior art keywords
source line
photoresist
memory
conductive metal
memory element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580078966.XA
Other languages
English (en)
Other versions
CN107534044A (zh
Inventor
K·J·李
王奕
E·N·谭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN107534044A publication Critical patent/CN107534044A/zh
Application granted granted Critical
Publication of CN107534044B publication Critical patent/CN107534044B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

描述了一种装置，包括：与晶体管栅极非正交的非正交晶体管鳍状物；具有非直角边的扩散接触部，扩散接触部耦合到非正交晶体管鳍状物；第一过孔；以及至少一个存储器元件，其通过第一过孔中的至少一个耦合到扩散接触部中的至少一个。

Description

用于制造高密度存储器阵列的装置以及方法
背景技术
计算机和其它电子设备通常使用动态随机存取存储器(DRAM)集成电路来临时存储程序和/或数据。在DRAM中，数据的每一位都存储在集成电路内的单独的储存电容器中。储存电容器可以处于两个状态之一：充电的或放电的。这两个状态表示一位的两个值，通常称为“0”和“1”。读出电路用于确定储存电容器的充电状态(即，储存电容器是被充电还是放电)。DRAM单元被设计成使得储存电容器的总电容和电容变化最小化，而将存取晶体管连接到储存电容器的互连件的电阻是次要的。
然而，向前发展的DRAM面临严重的缩放问题。随着储存电容器的尺寸持续缩小，可以在储存电容器中存储的电荷越来越少。在不久的将来，预计储存电容器将小到读出电路可能无法准确地确定储存电容器的状态(例如，充电的与放电的)。为此，在电子行业中正在积极探索其它类型的存储器件。
附图说明
根据下面给出的具体实施方式并根据本公开内容的各个实施例的附图将更全面地理解本公开内容的实施例，然而，其不应被认为将本公开内容限于特定实施例，而是仅用于解释和理解。
图1示出了根据本公开内容的一些实施例的具有自对准源极线的存储器布局的俯视图。
图2示出了根据本公开内容的一些实施例的耦合到自对准源极线的一对存储器位单元的示意图。
图3A-W示出了根据本公开内容的一些实施例的在各个制造工艺之后图1的存储器布局的横截面。
图4示出了根据一些实施例的具有存储器的智能设备或计算机系统或SoC(片上系统)，该存储器具有自对准源极线。
具体实施方式
DRAM的主要竞争者之一是电阻性存储器。一类电阻性存储器是自旋转移力矩磁随机存取存储器(STT-MRAM)。在STT-MRAM中，数据的每一位存储在单独的磁隧道结(MTJ)中。MTJ是由薄绝缘层所隔开的两个磁性层组成的磁性元件。磁层中的一个称为参考层(RL)或固定磁性层，并且其提供稳定的参考磁取向。该位被储存在被称为自由层(FL)的第二磁性层中，并且自由层的磁矩的取向可以处于两个状态之一--平行于参考层或反平行于参考层。
由于隧道磁阻(TMR)效应，与平行状态相比，反平行状态的电阻明显更高。为了在STT-MRAM器件中写入信息，使用自旋转移力矩效应将自由层从平行状态切换到反平行状态，反之亦然。电流穿过MTJ产生了自旋极化电流，这导致力矩被施加到自由层的磁化。当自旋极化电流足够强时，足够的力矩被施加到自由层，使其磁取向发生变化，从而允许写入位。
为了读取所储存的位，读出电路测量MTJ的电阻。由于读出电路需要以可接受的信噪比确定MTJ是处于低电阻状态(例如，平行)还是处于高电阻状态(例如，反平行)，所以需要将STT-MRAM单元设计为使得该单元的总电阻和电阻变化最小化，而该单元的电容是次要的。应注意，这些STT-MRAM单元设计要求与上述针对DRAM的设计要求相反。因此，使用现有技术的动态随机存取存储器(DRAM)单元布局不会导致最佳的STTMRAM性能。
这里的一些实施例描述了一种装置，其包括非正交的晶体管鳍状物(或倾斜的晶体管鳍状物)和耦合到非正交晶体管鳍状物的具有非直角边的扩散接触部(它们在这里也被描述为漏极侧平行四边形扩散接触部和源极侧平行四边形扩散接触部)。在一些实施例中，该装置还包括第一过孔和通过第一过孔中的至少一个耦合到平行四边形扩散接触部中的至少一个的至少一个存储器元件。在一些实施例中，至少一个存储器元件是电容器或电阻性存储器件。在一些实施例中，电容器是MIM(金属-绝缘体-金属)电容器。在一些实施例中，电阻性存储器件是基于MTJ的器件。这里参考基于MTJ的器件来描述各个实施例。然而，这些实施例适用于其它类型的存储器件，例如电容式和电阻式存储器件。在一些实施例中，第一过孔是“MTJ柱状过孔”(MPV)，其将MTJ的底部连接到漏极侧平行四边形扩散接触部的顶部，以及与MPV自对准的宽源极线(SL)。
在一些实施例中，描述了一种用于制造高密度存储器阵列的方法。在一些实施例中，该方法包括：在衬底上制造倾斜的晶体管鳍状物，并在制造的倾斜的晶体管鳍状物上方制造平行四边形扩散接触部，其中，平行四边形扩散接触部耦合到倾斜的晶体管鳍状物。在一些实施例中，该方法包括在平行四边形扩散接触部上方沉积蚀刻停止材料，以及在该蚀刻停止材料上方沉积电介质层，在电介质层上方沉积金属化硬掩模层。在一些实施例中，该方法还包括在金属化硬掩模层上方施加第一光致抗蚀剂，其中，第一光致抗蚀剂被图案化有用于形成第一过孔(即，MPV)的孔，以将第一过孔中的至少一个耦合到存储器元件(例如，电容或电阻性存储器元件)。
各个实施例具有许多技术效果。例如，将SL与MPV自对准允许SL尽可能宽，这降低了存取晶体管和MTJ器件之间的互连层的总电阻。较低的SL电阻会提高MTJ读操作的信噪比。较低的SL电阻也降低了MTJ写操作的晶体管驱动电流要求。
由于SL与MPV自对准，所以SL可以被认为在最终的结构中“围绕”MPV。SL与MPV自对准的一个技术效果是允许将垂直于源极线方向的存储器位单元尺寸进行压缩，这降低了总存储器位单元面积。根据若干实施例的制造存储器的方法导致适合于较小形状因子的高密度存储器。根据对各个实施例的描述，其它技术效果将是显而易见的。
在以下说明中，论述了许多细节以提供对本公开内容的实施例的更透彻的解释。然而，对于本领域技术人员而言显而易见的是，本公开内容的实施例可以在没有这些具体细节的情况下得以实践。在其它实例中，以框图的形式而非详细地示出了公知的结构和设备，以避免使得本公开内容的实施例难以理解。
注意，在实施例的对应附图中，以线来表示信号。一些线可能较粗，以指示更多的组成信号路径，和/或在一端或多端具有箭头，以指示主要信息流动方向。这种指示并非旨在是限制性的。相反，结合一个或多个示例性实施例来使用这些线，以便更易于理解电路或逻辑单元。如按照设计需要或偏好所指定的任何表示的信号实际上都可以包括一个或多个信号，其可以在任一方向上行进，并且可以以任何适当类型的信号方案来实施。
贯穿整个说明书并且在权利要求书中，术语“连接”表示在没有任何中间器件的情况下所连接的物体之间的直接电连接或磁连接。术语“耦合”表示所连接的物体之间的直接电连接或磁连接或者通过一个或多个无源或有源中间器件的间接连接。术语“电路”表示被布置为相互合作以提供期望的功能的一个或多个无源和/或有源部件。“一”、“一个”以及“该”的含义包括多个引用。“在……中”的含义包括“在……中”和“在……上”。
术语“缩放”通常指的是将设计(图和布局)从一种工艺技术转换为另一种工艺技术，并随后在布局面积上有所减小。术语“缩放”通常还指的是在相同的技术节点内缩小布局和器件的尺寸。术语“缩放”还可以指的是相对于另一个参数(例如，电源电平)来调节(例如，减慢或加速，即，分别为按比例减小或按比例增大)信号频率。术语“基本上”、“接近”、“近似”、“附近”、以及“大约”通常指的是在目标值的+/-20％内。
除非另外规定，否则用于描述共同对象的序数词“第一”、“第二”、以及“第三”等的使用仅表示指代类似对象的不同实例，而并非旨在暗示如此描述的对象必须在时间上、空间上、排序上或者以任何其它方式处于给定的顺序中。
对于本公开内容，短语“A和/或B”和“A或B”表示(A)、(B)或(A和B)。对于本公开内容，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。
对于实施例，这里描述的各个电路和逻辑块中的晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极、源极、栅极和体端子。晶体管还包括三栅极和FinFET晶体管、环栅圆柱形晶体管、隧道FET(TFET)、方形引线或矩形带状晶体管或实现晶体管功能的其它器件，如碳纳米管或自旋电子器件。MOSFET对称的源极端子和漏极端子即是相同的端子，这里可互换使用。另一方面，TFET器件具有不对称的源极端子和漏极端子。本领域技术人员将理解，在不脱离本公开内容的范围的情况下，可以使用其它晶体管，例如双极结型晶体管-BJTPNP/NPN、BiCMOS、CMOS、eFET等。术语“MN”表示n型晶体管(例如，NMOS、NPN BJT等)，术语“MP”表示p型晶体管(例如，PMOS、PNP BJT等)。
图1示出了根据本公开内容的一些实施例的具有自对准SL的存储器布局的俯视图100。俯视图100示出了形成在衬底(例如，SiO2)上方的倾斜的晶体管鳍状物和耦合到倾斜的晶体管鳍状物的平行四边形扩散接触部(即，漏极侧平行四边形扩散接触部和源极侧平行四边形扩散接触部)。
这里，术语“倾斜”通常是指相对于x、y和/或z轴偏斜(即，不垂直于x、y和/或z平面轴)的方向。例如，倾斜角度或偏斜角度可以在0°和90°之间。在一些实施例中，倾斜角度在15°至35°的范围内。
术语“倾斜的鳍状物”或“非正交鳍状物”通常是指相对于晶体管栅极、源极线互连件和/或位线互连件(也称为位线)的方向以一定角度偏斜的晶体管鳍状物。在一些实施例中，晶体管鳍状物垂直于衬底表面(即，晶体管鳍状物不与衬底表面正交)，并且晶体管鳍状物在与源极线互连件(也称为源极线)相同的平面中延伸，但是相对于源极线或位线成一定角度。位线和源极线通常沿相同方向延伸(即，平行)。在一些实施例中，取决于存储器技术，相对于源极线和位线或仅相对于位线倾斜角度。
例如，相变存储器(PCM)单元和DRAM单元使用位线(即，不使用源极线)。对于这两种存储器应用，倾斜的鳍状物角度是相对于位线的。对于其中使用双向写入进行写操作的STT-MRAM和RRAM(电阻性随机存取存储器)，使用位线和源极线两者。在这种存储器中，倾斜鳍状物角度是相对于位线和源极线的。在一些实施例中，倾斜鳍状物角度相对于源极线和位线或仅相对于位线为0至90度。在一些实施例中，倾斜鳍状物角度相对于源极线和位线或仅相对于位线为15至35度。
术语“平行四边形”通常是指基本上是平行四边形的形状(即，相对边基本平行的具有直边的4边平面形状)。例如，漏极侧或源极侧接触部的相对边彼此平行或者几乎彼此平行。在一些情况下，由于工艺光刻限制，可能难以实现具有100％平行的相对边的平行四边形形状。在这种情况下，所得到的形状仍然在平行四边形的范围内，即使相对边不平行。术语“平行四边形”也可以指长菱形，其中，相邻的边具有不相等的长度并且角度是非直角的。术语“平行四边形”也可以指具有相等长度的边(即，等边)的菱形。
尽管参考漏极侧接触部和源极侧接触部描述了实施例，但是也可以使用其它类型的接触部。例如，对于BJT，使用集电极侧和发射极侧平行四边形接触部。漏极侧平行四边形扩散接触部和源极侧平行四边形扩散接触部位于晶体管栅极的任一侧上。
在一些实施例中，晶体管栅极耦合到字线(WL0，WL1，...)。在一些实施例中，源极侧平行四边形扩散接触部通过SL过孔(SLV)耦合到SL。在一些实施例中，平行四边形扩散接触部使得能够具有较宽的SL，因为减小了叠覆误差的空间。较宽的SLs比较窄的SL具有更低的电阻。因此，总电阻变化减小，这改善了存储器的性能。例如，通过降低SL的总电阻，存储器元件读操作的信号-噪声增大(即，有所改善)，并且对存储器元件的写操作的电流驱动要求降低。
通常，为了防止SL叠覆在过孔或接触部上，工艺设计规则需要在SL边缘和过孔/接触部之间具有一定的空间。该空间要求增大了存储器阵列的面积。该空间要求还迫使存储器设计具有更窄的SL，因为较宽的SL将增大存储器面积，这通常是不期望的。较窄的SL导致更高的电阻，其干扰MTJ的读操作和写操作。各个实施例通过使矩形或正方形扩散接触部成为平行四边形扩散接触部来减小该空间。通过减小叠覆误差的空间，增大了存储器密度，因为更多的位单元可以比以前彼此更紧密地集装。此外，可以增大SL宽度以降低SL的电阻。
在一些实施例中，漏极侧平行四边形扩散接触部通过MPV(在此也称为第一过孔)耦合到存储器元件。在一些实施例中，MPV用MPV间隔体覆盖。在一些实施例中，SL是自对准的(如SL的粗边缘线所示)。SL边缘与MPV的一部分对准，因此，根据一些实施例，使存储器位单元尺寸垂直于SL方向。通过使存储器单元尺寸垂直于SL方向，位单元的总面积减小，这增大了存储器密度。因为SL与MPV自对准，所以SL围绕着MPV。
为了描述各个实施例，假设存储器元件是MTJ(未在俯视图100中示出)。然而，可以使用其它类型的存储器元件。例如，存储器元件可以是电容器或电阻性存储器件。在一些实施例中，电容器是MIM电容器。在一些实施例中，电阻性存储器件是基于MTJ的器件。在一些实施例中，电阻性存储器件是相变存储器(PCM)。俯视图100还示出了部分存储器位单元(例如，位单元102)。位单元102包括其源极端子耦合到SL并且其漏极端子耦合到MTJ器件的n型晶体管MN1和MN2。参考图2描述位单元102的示意图。尽管参考n型晶体管描述了实施例，但是也可以使用p型晶体管，并且存储器位单元可以被配置为以p型存取晶体管操作。
图2示出了根据本公开内容的一些实施例的耦合到自对准源极线的一对存储器位单元102的示意图200。应当指出，图2的具有与任何其它附图的元件相同的附图标记(或名称)的那些元件可以以与所描述的方式类似的任何方式进行操作或作用，但不限于此。
在一些实施例中，第一位单元包括n型晶体管MN1，n型晶体管MN1具有耦合到WL0的栅极端子，通过SLV耦合到SL的源极端子和通过MPV耦合到MTJ1(即，存储器元件1)的底侧的漏极端子。在一些实施例中，晶体管MN1的漏极端子耦合到MTJ1的自由层。在一些实施例中，SL是自对准SL。在一些实施例中，晶体管MN1的源极端子和漏极端子是平行四边形扩散接触部。
在一些实施例中，第二位单元包括n型晶体管MN2，n型晶体管MN2具有耦合到WL1的栅极端子，通过SLV耦合到SL的源极端子和通过MPV耦合到MTJ2(即，存储器元件2)的底侧的漏极端子。在一些实施例中，晶体管MN2的漏极端子耦合到MTJ2的自由层。在一些实施例中，晶体管MN2的源极端子和漏极端子是平行四边形扩散接触部。在一些实施例中，MTJ1和MTJ2的顶侧耦合到位线(BL)。例如，MTJ1耦合到BLO，MTJ2耦合到BL1。
图3A-W示出了根据本公开内容的一些实施例的在各个制造工艺之后图1的存储器布局的横截面300-3230。应当指出，图3A-W的具有与任何其它附图的元件相同的附图标记(或名称)的那些元件可以以与所描述的方式类似的任何方式进行操作或作用，但不限于此。这里，横截面是针对图1的虚线′Y′，其具有五个如此编号的倾斜的晶体管鳍状物。
图3A示出了具有形成在衬底301中的五个倾斜的晶体管(1至5)的存储器布局100的横截面300。倾斜的晶体管鳍状物耦合到在此也被称为DCN的平行四边形扩散接触部(即，源极接触部和漏极接触部)。制造倾斜的晶体管的方法是本领域公知的。制造平行四边形扩散接触部的方法在本领域中也是公知的。然而，如参考各个实施例所描述的，在形成电容或电阻性存储器方面，使用具有倾斜的晶体管的平行四边形扩散接触部是新颖的。
图3B根据一些实施例示出了横截面320，其示出了蚀刻停止层302、电介质303和金属化硬掩模304。在一些实施例中，在制造平行四边形扩散接触部之后，在晶圆表面上沉积蚀刻停止材料/层302，随后沉积电介质层303和金属化硬掩模层304。电介质层303中的虚线区域意在示出源极线、源极线过孔(SLV)和MPV的未来位置。
在一些实施例中，蚀刻停止材料/层302可以是以下各项中的至少一种或多种：氮化硅、碳化硅或氮氧化硅。在一些实施例中，电介质层303可以是以下各项中的至少一种或多种：二氧化硅、氮化硅、氟化氧化硅(SiOF)、硼磷硅酸盐玻璃(BPSG)或诸如掺碳氧化物(CDO)之类的低k电介质(例如，小于3的k)。在一些实施例中，金属化硬掩模层304可以包括以下各项中的至少一种或多种：氮化硅、氮化钛、氮化钽、二氧化钛或掺杂或未掺杂的多晶硅、或这些膜的组合。
图3C根据一些实施例示出了横截面330，其示出了光致抗蚀剂层305被施加在金属化硬掩模层304上方。在一些实施例中，将光致抗蚀剂层305图案化为抗蚀剂图案306，以使得在光致抗蚀剂层305中期望有MPV处形成孔。光致抗蚀剂层305不仅可以包括光致抗蚀剂材料，而且还可以包括使用本领域公知的方法和技术施加的其它图案化材料，例如抗反射涂层(ARC)以及间隙填充和平坦化材料。
图3D根据一些实施例示出了横截面340，其示出了在期望制造MPV孔处对金属化硬掩模层304、电介质层303和蚀刻停止层302的蚀刻。在一些实施例中，使用各向异性干法蚀刻工艺将抗蚀剂图案306转移到金属化硬掩模层304中然后转移到电介质层303和蚀刻停止层302中。
图3E根据一些实施例示出了横截面350，其示出了移除光致抗蚀剂材料305。在一些实施例中，使用等离子体灰化工艺来移除任何剩余的光致抗蚀剂层。
图3F示出了横截面360，其示出了对MPV间隔体膜307的施加。在一些实施例中，在移除抗蚀剂材料305之后，在晶圆表面上施加薄层的MPV间隔体膜307。在一些实施例中，MPV间隔体膜307由氮化硅或碳掺杂的氮化硅中的一种或多种制成。
图3G根据一些实施例示出了横截面370，其示出了应用蚀刻工艺从晶圆的水平表面移除MPV间隔体膜307。在一些实施例中，使用各向异性干法蚀刻工艺来从晶圆的所有水平表面移除MPV间隔体膜307，同时将MPV间隔体膜307留在垂直侧壁上。
图3H根据一些实施例示出了横截面380，其示出了在从晶圆的水平表面移除MPV间隔体膜307之后在晶圆表面上施加导电金属308。在一些实施例中，导电金属308是被沉积到晶圆表面上、填充到MPV间隙中的铜、钨或钴中的一种。在一些实施例中，各种阻挡或粘合膜可以存在于导电金属308与MPV间隔体307之间的界面处，例如钛、钽、氮化钛、氮化钽、钌、氮化钛锆、钴等。
图3I示出了横截面390，其示出了对导电金属308的部分蚀刻。在一些实施例中，导电金属308被蚀刻掉直到金属化硬掩模304的水平边缘。在一些实施例中，MPV中的导电金属308使用湿法或干法蚀刻技术被回蚀刻。任何已知的适当的湿法或干法蚀刻技术可用于回蚀刻工艺。在一些实施例中，MPV中的导电金属308被回蚀刻，以使得MPV的顶表面凹陷到金属化硬掩模304的顶表面下方。
图3J根据一些实施例示出了横截面3100，其示出了对覆盖层309的施加。在一些实施例中，在回蚀刻MPV中的导电金属308之后，将覆盖层309(也称为MPV覆盖层)沉积在晶圆上。任何适当的材料都可用于覆盖层309。例如，氮化硅和碳化硅可用作覆盖层309的材料。
图3K示出了横截面3110，其示出了在施加覆盖层309之后对平坦化工艺的应用。在一些实施例中，使用化学机械工艺(CMP)对MPV覆盖层309进行平坦化。在一些实施例中，CMP工艺对金属化硬掩模层304的顶表面具有选择性，以使得在CMP工艺完成之后，MPV覆盖层材料保留在MPV的顶部上。
图3L根据一些实施例示出了横截面3120，其示出了对被图案化为抗蚀剂310的光致抗蚀剂的施加。在一些实施例中，在光致抗蚀剂被图案化为抗蚀剂310之后，在光致抗蚀剂层中期望有SL处存在开口。光致抗蚀剂层不仅可以包括光致抗蚀剂材料，而且还可以包括使用本领域公知的方法和技术施加的其它图案化材料，例如ARC以及间隙填充和平坦化材料。
图3M根据一些实施例示出了横截面3130，其示出了在施加光致抗蚀剂(在光致抗蚀剂层中期望有SL处具有开口)之后应用干法蚀刻工艺。在一些实施例中，使用各向异性干法蚀刻工艺将抗蚀剂图案310转移到金属化硬掩模304中，然后转移到电介质层303的一部分中。在一些实施例中，源极线沟槽与MPV的边缘自对准，因为源极线蚀刻工艺蚀刻金属化硬掩模304材料和下层电介质层303材料，但基本上不影响MPV覆盖层309和MPV间隔体307材料。
为此，光致抗蚀剂不需要覆盖MPV顶部和边缘，并且电介质层303中的源极线图案与MPV边缘“自对准”。本领域技术人员将认识到，“自对准”工艺的一个益处在于，不需要在源极线和MPV之间留出空间，以允许MPV与随后的源极线抗蚀剂图案之间的叠覆误差，因此可以使位单元尺寸更小。本领域技术人员还将认识到，“自对准”工艺的另一个益处在于，光致抗蚀剂可以被图案化为简单的线/空间光栅图案，其在现有技术半导体制造工艺中更易于在减小的尺寸下进行。
图3N根据一些实施例示出了横截面3140，其示出了从晶圆的表面移除剩余的抗蚀剂层310。在一些实施例中，使用等离子体灰化工艺移除抗蚀剂层310。
图3O根据一些实施例示出了横截面3150，其示出了在光致抗蚀剂311已被图案化之后对光致抗蚀剂311的施加。在一些实施例中，在图案化光致抗蚀剂(如抗蚀剂311所示)之后，在光致抗蚀剂层中期望有源极线过孔(SLV)处存在开口。在一些实施例中，光致抗蚀剂层311不仅可以包括光致抗蚀剂材料，而且还可以包括使用本领域公知的方法和技术施加的其它图案化材料，例如ARC以及间隙填充和平坦化材料。
图3P根据本公开内容的一些实施例示出了横截面3160，其示出在期望有SLV处对电介质层303的蚀刻。在一些实施例中，使用各向异性干法蚀刻工艺将抗蚀剂图案转移到电介质层303和边缘停止层302中。
图3Q根据一些实施例示出了横截面3170，其示出了抗蚀剂311的移除。在一些实施例中，在期望有SLV处蚀刻电介质层303之后，移除抗蚀剂层311。在一些实施例中，使用等离子体灰化工艺来移除抗蚀剂层311。
图3R根据一些实施例示出了横截面3180，其示出在移除抗蚀剂311之后施加导电金属312(也称为SL导电金属)。在一些实施例中，将诸如铜、钨或钴之类的导电金属沉积到整个晶圆表面上，填充到源极线沟槽和源极线过孔开口中。在一些实施例中，各种阻挡或粘合膜可以存在于导电金属312与MPV间隔体307之间的界面处。在一些实施例中，可以使用各种阻挡或粘合膜，例如钛、钽、氮化钛、氮化钽、钌、氮化钛锆、钴等。
图3S根据一些实施例示出了横截面3190，其示出了对导电金属312的过量部分(overburden)的移除。在一些实施例中，使用湿法蚀刻、干法蚀刻和/或CMP工艺移除导电金属过量部分，在MPV覆盖层309和金属化硬掩模304上停止。
图3T根据一些实施例示出了横截面3200，其示出在移除导电金属312的过量部分之后对SL导电金属312的回蚀刻。在一些实施例中，使用本领域公知的湿法或干法蚀刻技术来回蚀刻SL导电金属312，以使得其顶表面(即，水平面1)凹陷到电介质层303的顶表面(即，水平面2)下方。
图3U根据本公开内容的一些实施例示出了横截面3210，其示出了在回蚀刻SL导电金属312之后对SL钝化膜313的沉积。在一些实施例中，使用本领域公知的CVD(化学气相沉积)技术将SL钝化膜313沉积到晶圆表面上。用于SL钝化膜313的适当的SL钝化材料包括氮化硅和碳化硅。然而，可以使用其它类型的材料。
图3V根据一些实施例示出了横截面3220，其示出了移除SL钝化膜313的过量部分、MPV覆盖层309和金属化硬掩模304。在一些实施例中，使用CMP和干法和/或湿法蚀刻工艺移除MPV金属化和MPV间隔体307的顶部部分，在水平面2处停止在电介质材料303上。
图3W根据一些实施例示出了当存储器布局包括MTJ器件和BL互连件时的存储器布局的横截面3230。注意，图1未示出MTJ器件和BL互连件，以便不使得各个实施例难以理解。在一些实施例中，然后在MPV(即，导电金属308)的顶部上制造MTJ器件315(例如，MTJ1和MTJ2)。在一些实施例中，在沉积氧化物材料314(例如，可流动的氧化物)之前形成MTJ器件315。
例如，形成MTJ器件315，然后沉积可流动的氧化物以填充MTJ器件之间的空间。在一些实施例中，可以使用任何适当的制造工艺来在MPV上方制造MTJ器件315。在一些实施例中，过孔316形成在MTJ器件315的顶部上，以将MTJ器件314连接到互连层。在一些实施例中，在过孔316的顶部上制造随后的互连层318以耦合到MTJ器件315。这里，随后的互连层318用作位线(即，BL0和BL1)。在一些实施例中，可以使用任何适当的制造工艺来制造互连层318。在一些实施例中，过孔316和互连层318之间的空间填充有CDO 317。
在一些实施例中，将图3A-3W中的横截面所示的制造工艺表示为制造高密度存储器的方法的流程图。
在一些实施例中，该方法包括在衬底301上制造倾斜的晶体管鳍状物，并在制造的倾斜的晶体管鳍状物上方制造平行四边形DCN，其中，平行四边形DCN耦合到倾斜的晶体管鳍状物。在一些实施例中，该方法包括在平行四边形DCN上方沉积蚀刻停止材料302。在一些实施例中，该方法包括在蚀刻停止材料302上方沉积电介质层303。在一些实施例中，该方法包括在电介质层303上方沉积金属化硬掩模层304，以及在金属化硬掩模层304上方施加第一光致抗蚀剂305，其中，第一光致抗蚀剂305被图案化具有孔，以用于形成第一过孔(即，MPV)，以便将第一过孔中的至少一个耦合到存储器元件(例如，MTJ、PCM、MIM电容器等)。
在一些实施例中，该方法包括应用第一各向异性干法蚀刻工艺以将第一光致抗蚀剂305的光致抗蚀剂图案306转移到电介质层303和蚀刻停止材料302中，以使得形成孔(用于MPV)。在一些实施例中，该方法包括移除第一光致抗蚀剂305/306，以及在移除第一光致抗蚀剂305/306之后施加用于形成第一过孔(即，MPV)的间隔体膜307(即，MPV间隔体)。
在一些实施例中，该方法包括应用第二各向异性蚀刻工艺以从水平表面移除间隔体膜307，同时在垂直表面上留下间隔体膜307。在一些实施例中，该方法包括在应用第二各向异性蚀刻工艺之后沉积第一导电金属308，以使得沉积的第一导电金属308填充第一过孔(即，MPV)。
在一些实施例中，该方法包括从第一过孔(即，MPV)部分地回蚀刻第一导电金属308。在一些实施例中，该方法包括在回蚀刻的第一导电金属308上方沉积覆盖层309。在一些实施例中，该方法包括抛光覆盖层309，以使得覆盖层309保留在第一过孔的上方。在一些实施例中，该方法包括施加第三光致抗蚀剂并且图案化第三光致抗蚀剂310以用于形成源极线。在一些实施例中，该方法还包括应用第三各向异性蚀刻工艺以形成源极线沟槽，第三各向异性蚀刻工艺部分地蚀刻穿过电介质层303。在一些实施例中，该方法包括在应用第三各向异性蚀刻工艺后之后移除第三光致抗蚀剂310。
在一些实施例中，该方法包括施加具有图案的第四光致抗蚀剂311以形成第二过孔(即，SLV)，以及应用第四各向异性蚀刻工艺以蚀刻第四光致抗蚀剂311穿过电介质层303和蚀刻停止材料302到达平行四边形DCN中的至少一个的正上方。在一些实施例中，该方法包括沉积第二导电金属312，以使得第二过孔(即，SLV)和源极线沟槽填充有第二导电金属312。在一些实施例中，该方法包括移除第二导电金属312的过量部分，以使得过量部分被移除，直到覆盖层309和金属化硬掩模层304为止。
在一些实施例中，该方法包括响应于从源极线沟槽移除过量部分而蚀刻第二导电金属312，以使得该蚀刻停止在电介质层303的顶表面下方。在一些实施例中，该方法包括响应于蚀刻第二导电金属312而沉积源极线钝化膜313。在一些实施例中，该方法包括移除源极线钝化膜313和金属化硬掩模层304的过量部分，以使得第一过孔和填充的源极线暴露出来。
在一些实施例中，该方法包括形成存储器元件315，以使得存储器元件315的一端耦合第一过孔。在一些实施例中，该方法包括形成互连件318并将其耦合到填充的源极线。
图4示出了根据一些实施例的具有存储器的智能设备或计算机系统或SoC(片上系统)，该存储器具有自对准源极线。应当指出，图4的具有与任何其它附图的元件相同的附图标记(或名称)的那些元件可以以与所描述的方式类似的任何方式进行操作或作用，但不限于此。
图4示出了其中可以使用平面接口连接器的移动设备的实施例的框图。在一些实施例中，计算设备2100表示移动计算设备，例如计算平板、移动电话或智能电话、支持无线功能的电子阅读器、或其它无线移动设备。应当理解，大致地示出了某些部件，在计算设备2100中并未示出这个设备的全部部件。
在一些实施例中，根据所讨论的一些实施例，计算设备2100包括具有高密度存储器的第一处理器2110。计算设备2100的其它块还可以包括一些实施例的高密度存储器。本公开内容的各个实施例还可以包括在2170内的网络接口，例如无线接口，以使得系统实施例可以包含在无线设备中，例如蜂窝电话或个人数字助理。
在一个实施例中，处理器2110(和/或处理器2190)可以包括一个或多个物理设备，例如微处理器、应用处理器、微控制器、可编程逻辑器件或其它处理模块。由处理器2110执行的处理操作包括操作平台或操作系统的执行，其中，在操作平台或操作系统上执行应用和/或设备功能。处理操作包括与和用户的或和其它设备的I/O(输入/输出)有关的操作、与电源管理有关的操作、和/或与将计算设备2100连接到另一设备有关的操作。处理操作还可以包括与音频I/O和/或显示I/O有关的操作。
在一个实施例中，计算设备2100包括音频子系统2120，其表示与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动器、编码解码器)部件。音频功能可以包括扬声器和/或耳机输出，以及话筒输入。用于这种功能的设备可以集成到计算设备2100中，或者连接到计算设备2100。在一个实施例中，用户通过提供由处理器2110接收并处理的音频命令来与计算设备2100交互。
显示子系统2130表示硬件(例如，显示设备)和软件(例如，驱动器)部件，其提供视觉和/或触觉显示，以便用户与计算设备2100交互。显示子系统2130包括显示界面2132，其包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示界面2132包括与处理器2110分离的逻辑单元，用以执行与显示有关的至少一些处理。在一个实施例中，显示子系统2130包括触摸屏(或触控板)设备，其向用户提供输出和输入。
I/O控制器2140表示与和用户的交互有关的硬件设备和软件部件。I/O控制器2140可操作用于管理硬件，其是音频子系统2120和/或显示子系统2130的部分。另外，I/O控制器2140示出了用于连接到计算设备2100的附加设备的连接点，用户可以通过该连接点与系统交互。例如，可以附接到计算设备2100的设备可以包括麦克风设备、扬声器或立体声系统、视频系统或其它显示设备、键盘或辅助键盘设备、或与诸如读卡器或其它设备等特定应用一起使用的其它I/O设备。
如上所述，I/O控制器2140可以与音频子系统2120和/或显示子系统2130交互。例如，通过麦克风或其它音频设备的输入可以为计算设备2100的一个或多个应用或功能提供输入或命令。另外，代替显示输出或除了显示输出之外，可以提供音频输出。在另一个示例中，如果显示子系统2130包括触摸屏，显示设备还充当输入设备，其可以至少部分地由I/O控制器2140管理。计算设备2100上也可以有另外的按钮或开关，以提供由I/O控制器2140管理的I/O功能。
在一个实施例中，I/O控制器2140管理设备，例如加速度计、相机、光传感器或其它环境传感器、或者可以包括在计算设备2100中的其它硬件。输入可以是直接用户交互的部分，以及向系统提供环境输入以影响其操作(例如，滤除噪声、针对亮度检测调整显示、为相机应用闪光灯、或其它特征)。
在一个实施例中，计算设备2100包括电源管理2150，其管理电池电力使用、电池的充电、和与省电操作有关的特征。存储器子系统2160包括存储器件，用于在设备2100中储存信息。存储器可以包括非易失性(如果中断到存储器件的电力，状态不改变)和/或易失性(如果中断到存储器件的电力，状态不确定)存储器件。存储器子系统2160可以储存应用数据、用户数据、音乐、照片、文档、或其它数据、以及与计算设备2100的应用和功能的执行有关的系统数据(长期的或暂时的)。
实施例的元件也可以作为用于储存计算机可执行指令(例如，用以实施本文所述的任何其它处理的指令)的机器可读介质(例如，存储器2160)来提供。机器可读介质(例如，存储器2160)可以包括但不限于，闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)、或者适合于储存电子或计算机可执行指令的其它类型的机器可读介质。例如，本公开内容的实施例可以作为计算机程序(例如，BIOS)下载，其可以作为数据信号经由通信链路(例如，调制解调器或网络连接)从远程计算机(例如，服务器)传送到请求计算机(例如，客户机)。
连接2170包括硬件设备(例如，无线和/或有线连接器和通信硬件)和软件部件(例如，驱动器、协议栈)，以使得计算设备2100能够与外部设备通信。计算设备2100可以是分离的设备，例如其它计算设备、无线接入点或基站、以及外围设备，例如耳机、打印机或其它设备。
连接2170可以包括多个不同类型的连接。概括地说，将计算设备2100示出为具有蜂窝连接2172和无线连接2174。蜂窝连接2172通常指代由无线载波提供的蜂窝网络连接，例如借助GSM(全球移动通信系统)或其变型或其派生物、CDMA(码分多址)或其变型或其派生物、TDM(时分复用)或其变型或其派生物、或者其它蜂窝服务标准提供的。无线连接(或无线接口)2174指代不是蜂窝的无线连接，可以包括个域网(例如，蓝牙、近场等)、局域网(例如，Wi-Fi)和/或广域网(例如，WiMax)或其它无线通信。
外围连接2180包括硬件接口和连接器、以及软件部件(例如，驱动器、协议栈)，用以进行外围连接。应当理解，计算设备2100可以是到其它计算设备的外围设备(“至”2182)，以及具有连接到它的外围设备(“自”2184)。计算设备2100通常具有用于连接到其它计算设备的“对接”连接器，以用于例如管理(例如，下载和/或上传、改变、同步)设备2100上的内容的目的。另外，对接连接器可以允许计算设备2100连接到允许计算设备2100控制输出到例如视听或其它系统的内容的特定的外围设备。
除了专用对接连接器或其它专用连接硬件以外，计算设备2100可以经由常见或基于标准的连接器进行外围连接2180。常见类型可以包括通用串行总线(USB)连接器(其可以包括任何数量的不同硬件接口)、包括微型显示接口(MDP)的显示接口、高清晰度多媒体接口(HDMI)、火线或其它类型。
在说明书中对“实施例”、“一个实施例”、“一些实施例”、或“其它实施例”的提及表示结合实施例所描述的特定特征、结构或特性包括在至少一些实施例中，而不一定包括在全部实施例中。“实施例”、“一个实施例”或“一些实施例”的多处出现不一定全都指代相同实施例。如果说明书陈述部件、特征、结构或特性“可以”、“可能”或“能够”被包括，则该特定部件、特征、结构或特性不是必需被包括。如果说明书或权利要求书提及“一”或“一个”元件，那么这并非表示仅有元件中一个元件。如果说明书或权利要求书提及“附加”元件，那么这并不排除存在多于一个附加元件。
此外，特定特征、结构、功能或特性可以以任何合适的方式结合到一个或多个实施例中。例如，第一实施例可以与第二实施例结合，只要与这两个实施例相关联的特定特征、结构、功能或特性不互相排斥。
尽管结合本公开内容的特定实施例描述了本公开内容，但按照之前所述的，对于本领域技术人员而言，这种实施例的许多替换、修改和变化将是显而易见的。例如，诸如动态RAM(DRAM)之类的其它存储器架构可以使用所论述的实施例。本公开内容的实施例旨在涵盖落入所附权利要求书的宽泛范围内的所有这种替代、修改和变化。
另外，为了图示或讨论简单，并且为了不使本公开内容难以理解，在所呈现的附图中可以显示或可以不显示到集成电路(IC)芯片和其它部件的公知的电源/地连接。此外，为了避免使本公开内容难以理解，并且还鉴于关于这种框图布置的实施方式的细节高度依赖于要实施本公开内容的平台的事实(即，这些细节应该完全在本领域技术人员的见识内)，可以用框图的形式显示布置。在阐明了具体细节(例如，电路)以便描述本公开内容的示例性实施例的情况下，对于本领域技术人员而言显而易见的是，可以在没有这些具体细节或者在具有这些具体细节的变型的情况下实践本公开内容。因此，说明书被认为是说明性而非限制性的。
以下示例属于进一步的实施例。示例中的细节可以用在一个或多个实施例中的任何地方。也可以关于方法或过程来实施本文中所述装置的所有可选的特征。
例如，提供了一种装置，其包括：与晶体管栅极非正交的非正交晶体管鳍状物；具有非直角边的扩散接触部，扩散接触部耦合到非正交晶体管鳍状物；第一过孔；以及至少一个存储器元件，其通过第一过孔中的至少一个过孔耦合到扩散接触部中的至少一个扩散接触部。在一些实施例中，扩散接触部中的至少一个扩散接触部是漏极侧扩散接触部，并且其中，扩散接触部中的至少另一个扩散接触部是源极侧扩散接触部。
在一些实施例中，该装置包括源极线，其部分地围绕第一过孔，以使得源极线相对于彼此自对准。在一些实施例中，该装置包括第二过孔，其中，第二过孔中的至少一个过孔将源极线中的至少一个源极线耦合到源极侧扩散接触部。在一些实施例中，第一过孔中的至少一个过孔耦合到至少一个存储器元件的端子和漏极侧扩散接触部的一部分。在一些实施例中，非正交晶体管鳍状物不平行于源极线。在一些实施例中，扩散接触部是长菱形。在一些实施例中，扩散接触部是菱形。在一些实施例中，存储器元件是电容器或电阻性存储器元件之一。在一些实施例中，存储器元件是电阻性存储器元件，其是以下各项的至少其中之一：磁隧道结；电容器；相变存储器；或电阻性随机存取存储器(RRAM)材料。在一些实施例中，第一过孔是磁隧道结(MTJ)柱状过孔。
在另一示例中，提供了一种系统，其包括：处理器；耦合到处理器的存储器，该存储器包括根据上述装置的装置；以及无线接口，其用于允许处理器与另一设备进行通信。
在另一示例中，提供了一种系统，其包括：用于处理的模块；耦合到所述用于处理的模块的用于储存的模块，所述用于储存的模块包括根据上述装置的装置；以及用于允许所述用于处理的模块与另一设备进行通信的模块。
在另一示例中，提供了一种方法，其包括：在衬底上制造非正交晶体管鳍状物，晶体管鳍状物相对于衬底的平面是非正交的；在制造的非正交晶体管鳍状物上方制造具有非直角边的扩散接触部，其中，该扩散接触部耦合到非正交晶体管鳍状物；在扩散接触部上方沉积蚀刻停止材料；在蚀刻停止材料上方沉积电介质层；在电介质层上方沉积金属化硬掩模层；以及在金属化硬掩模层上方施加第一光致抗蚀剂，其中，第一光致抗蚀剂被图案化有用于形成第一过孔的孔，以用于将第一过孔中的至少一个过孔耦合到存储器元件。
在一些实施例中，存储器元件是以下各项的至少其中之一：磁隧道结；相变存储器；电阻性随机存取存储器(RRAM)；或电容器。在一些实施例中，该方法包括应用第一各向异性干法蚀刻以将第一光致抗蚀剂的光致抗蚀剂图案转移到电介质层和蚀刻停止材料中，以使得孔形成到扩散接触部中的至少一个扩散接触部的顶表面。在一些实施例中，该方法包括移除第一光致抗蚀剂；以及在移除第一光致抗蚀剂之后，施加间隔体膜以用于形成第一过孔。
在一些实施例中，该方法包括：应用第二各向异性蚀刻工艺以从水平表面移除间隔体膜，同时将间隔体膜留在垂直表面上；以及在应用第二各向异性蚀刻工艺之后沉积第一导电金属，以使得所沉积的第一导电金属填充第一过孔。在一些实施例中，该方法包括：从第一过孔部分地回蚀刻第一导电金属；在经回蚀刻的第一导电金属上方沉积覆盖层；并且抛光覆盖层，以使得覆盖层保留在第一过孔的上方。
在一些实施例中，该方法包括：施加第三光致抗蚀剂并图案化第三光致抗蚀剂以用于形成源极线；应用第三各向异性蚀刻工艺以形成源极线沟槽，第三各向异性蚀刻工艺部分地蚀刻穿过电介质层；并且在应用第三各向异性蚀刻工艺之后移除第三光致抗蚀剂。在一些实施例中，该方法包括：施加具有图案的第四光致抗蚀剂，以形成第二过孔；以及应用第四各向异性蚀刻工艺以穿过电介质层和蚀刻停止材料将第四光致抗蚀剂图案转移到扩散接触部中的至少一个扩散接触部的正上方。
在一些实施例中，该方法包括：沉积第二导电金属，以使得第二过孔和源极线沟槽填充有第二导电金属；以及移除第二导电金属的过量部分，以使得过量部分被移除，直到覆盖层和金属化硬掩模层为止。在一些实施例中，该方法包括：响应于从源极线沟槽移除过量部分而蚀刻第二导电金属，以使得该蚀刻停止在电介质层的顶表面下方；响应于蚀刻第二导电金属而沉积源极线钝化膜；并且移除源极线钝化膜和金属化硬掩模层的过量部分，以使得第一过孔和填充的源极线暴露出来。在一些实施例中，该方法包括形成存储器元件，以使得存储器元件的一端耦合第一过孔中的至少一个过孔。在一些实施例中，该方法包括形成互连件并将互连件耦合到填充的源极线。
在另一示例中，提供了一种机器可读储存介质，其具有机器可执行指令，当机器可执行指令被执行时，使得一个或多个处理器执行根据上述方法的操作。
提供了摘要，它允许读者确定本技术公开内容的本质和要旨。在理解摘要不用于限制权利要求书的范围或含义的情况下提交摘要。所附权利要求书由此包含在详细说明中，每一项权利要求都独立作为单独的实施例。

Claims (24)

1.一种用于储存数据的装置，所述装置包括：
非正交晶体管鳍状物，所述非正交晶体管鳍状物与晶体管栅极非正交；
扩散接触部，所述扩散接触部具有非直角边，所述扩散接触部耦合到所述非正交晶体管鳍状物；
第一过孔；
至少一个存储器元件，所述至少一个存储器元件通过所述第一过孔中的至少一个过孔耦合到所述扩散接触部中的至少一个扩散接触部；以及
源极线，所述源极线部分地围绕所述第一过孔，以使得所述源极线与所述第一过孔自对准，并且所述源极线相对于彼此自对准。
2.根据权利要求1所述的装置，其中，所述扩散接触部中的所述至少一个扩散接触部是漏极侧扩散接触部，并且其中，所述扩散接触部中的至少另一个扩散接触部是源极侧扩散接触部。
3.根据权利要求1所述的装置，包括第二过孔，其中，所述第二过孔中的至少一个过孔将所述源极线中的至少一个源极线耦合到所述源极侧扩散接触部。
4.根据权利要求2所述的装置，其中，所述第一过孔中的至少一个过孔耦合到所述至少一个存储器元件的端子和所述漏极侧扩散接触部的一部分。
5.根据权利要求1所述的装置，其中，所述非正交晶体管鳍状物不平行于所述源极线。
6.根据权利要求1所述的装置，其中，所述扩散接触部是长菱形。
7.根据权利要求1所述的装置，其中，所述扩散接触部是菱形。
8.根据权利要求1所述的装置，其中，所述存储器元件是电容器或电阻性存储器元件之一。
9.根据权利要求1所述的装置，其中，所述存储器元件是电阻性存储器元件，所述电阻性存储器元件是以下各项的至少其中之一：
磁隧道结；
相变存储器；或
电阻性随机存取存储器(RRAM)材料。
10.根据权利要求1所述的装置，其中，所述第一过孔是磁隧道结(MTJ)柱状过孔。
11.一种用于制造存储器的方法，所述方法包括：
在衬底上制造非正交晶体管鳍状物，所述晶体管鳍状物相对于所述衬底的平面是非正交的；
在制造的非正交晶体管鳍状物上方制造具有非直角边的扩散接触部，其中，所述扩散接触部耦合到所述非正交晶体管鳍状物；
在所述扩散接触部上方沉积蚀刻停止材料；
在所述蚀刻停止材料上方沉积电介质层；
在所述电介质层上方沉积金属化硬掩模层；
在所述金属化硬掩模层上方施加第一光致抗蚀剂，其中，所述第一光致抗蚀剂被图案化具有孔，以用于形成第一过孔，以便将所述第一过孔中的至少一个过孔耦合到存储器元件；以及
施加第三光致抗蚀剂并且图案化所述第三光致抗蚀剂以用于形成源极线；
其中，所述源极线部分地围绕所述第一过孔，以使得所述源极线与所述第一过孔自对准，并且所述源极线相对于彼此自对准。
12.根据权利要求11所述的方法，其中，所述存储器元件是以下各项的至少其中之一：
磁隧道结；
相变存储器；
电阻性随机存取存储器(RRAM)；或
电容器。
13.根据权利要求11所述的方法，包括应用第一各向异性干法蚀刻以将所述第一光致抗蚀剂的光致抗蚀剂图案转移到所述电介质层和所述蚀刻停止材料中，以使得孔形成到所述扩散接触部中的至少一个扩散接触部的顶表面。
14.根据权利要求13所述的方法，包括：
移除所述第一光致抗蚀剂；以及
在移除所述第一光致抗蚀剂之后，施加间隔体膜以形成所述第一过孔。
15.根据权利要求14所述的方法，包括：
应用第二各向异性蚀刻工艺以从水平表面移除所述间隔体膜，同时将所述间隔体膜留在垂直表面上；以及
在应用所述第二各向异性蚀刻工艺之后沉积第一导电金属，以使得所沉积的第一导电金属填充所述第一过孔。
16.根据权利要求15所述的方法，包括：
从所述第一过孔部分地回蚀刻所述第一导电金属；
在经回蚀刻的第一导电金属上方沉积覆盖层；以及
抛光所述覆盖层，以使得所述覆盖层保留在所述第一过孔上方。
17.根据权利要求16所述的方法，形成所述源极线还包括：
应用第三各向异性蚀刻工艺以形成源极线沟槽，所述第三各向异性蚀刻工艺部分地蚀刻穿过所述电介质层；以及
在应用所述第三各向异性蚀刻工艺之后移除所述第三光致抗蚀剂。
18.根据权利要求17所述的方法，包括：
施加具有图案的第四光致抗蚀剂，以形成第二过孔；以及
应用第四各向异性蚀刻工艺以穿过所述电介质层和所述蚀刻停止材料将所述第四光致抗蚀剂图案转移到所述扩散接触部中的至少一个扩散接触部的正上方。
19.根据权利要求18所述的方法，包括：
沉积第二导电金属，以使得所述第二过孔和所述源极线沟槽填充有所述第二导电金属；以及
移除所述第二导电金属的过量部分，以使得所述过量部分被移除，直到所述覆盖层和所述金属化硬掩模层为止。
20.根据权利要求19所述的方法，包括：
响应于从所述源极线沟槽移除所述过量部分而蚀刻所述第二导电金属，以使得所述蚀刻停止在所述电介质层的顶表面下方；
响应于蚀刻所述第二导电金属而沉积源极线钝化膜；以及
移除所述源极线钝化膜和所述金属化硬掩模层的过量部分，以使得所述第一过孔和填充的源极线暴露出来。
21.根据权利要求20所述的方法，包括形成存储器元件，以使得所述存储器元件的一端耦合所述第一过孔中的所述至少一个过孔。
22.根据权利要求21所述的方法，包括形成互连件并将所述互连件耦合到填充的源极线。
23.一种计算系统，包括：
处理器；
耦合到所述处理器的存储器，所述存储器包括根据装置权利要求1至11中任一项所述的装置；以及
无线接口，所述无线接口用于允许所述处理器与另一设备进行通信。
24.一种计算系统，包括：
用于处理的模块；
用于储存的模块，所述用于储存的模块耦合到所述用于处理的模块，所述用于储存的模块包括根据装置权利要求1至11中任一项所述的装置；以及
用于允许所述用于处理的模块与另一设备进行通信的模块。
CN201580078966.XA 2015-05-18 2015-05-18 用于制造高密度存储器阵列的装置以及方法 Active CN107534044B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2015/031440 WO2016186648A1 (en) 2015-05-18 2015-05-18 Apparatus and method for fabricating a high density memory array

Publications (2)

Publication Number Publication Date
CN107534044A CN107534044A (zh) 2018-01-02
CN107534044B true CN107534044B (zh) 2022-02-11

Family

ID=57318967

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580078966.XA Active CN107534044B (zh) 2015-05-18 2015-05-18 用于制造高密度存储器阵列的装置以及方法

Country Status (6)

Country Link
US (1) US20180123038A1 (zh)
EP (1) EP3298608A4 (zh)
KR (1) KR102440230B1 (zh)
CN (1) CN107534044B (zh)
TW (1) TW201711022A (zh)
WO (1) WO2016186648A1 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10748966B2 (en) * 2018-06-28 2020-08-18 Sandisk Technologies Llc Three-dimensional memory device containing cobalt capped copper lines and method of making the same
US11075335B2 (en) * 2018-09-26 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for MRAM MTJ top electrode connection
US10497858B1 (en) * 2018-12-21 2019-12-03 Applied Materials, Inc. Methods for forming structures for MRAM applications
TWI674580B (zh) * 2019-02-15 2019-10-11 華邦電子股份有限公司 電阻式記憶體電路
TWI691051B (zh) * 2019-05-02 2020-04-11 力晶積成電子製造股份有限公司 記憶體結構
US11062943B2 (en) * 2019-08-09 2021-07-13 International Business Machines Corporation Top via interconnects with wrap around liner
US11177163B2 (en) * 2020-03-17 2021-11-16 International Business Machines Corporation Top via structure with enlarged contact area with upper metallization level
JP2022044399A (ja) * 2020-09-07 2022-03-17 キオクシア株式会社 磁気メモリ
CN114649016A (zh) * 2020-12-17 2022-06-21 联华电子股份有限公司 磁阻式随机存取存储器
KR20220099142A (ko) 2021-01-04 2022-07-13 삼성전자주식회사 반도체 메모리 장치
TWI762252B (zh) * 2021-03-24 2022-04-21 華邦電子股份有限公司 記憶體結構及其製造方法
US11527537B2 (en) 2021-05-03 2022-12-13 Winbond Electronics Corp. Memory structure and manufacturing method thereof
US11588104B2 (en) * 2021-06-14 2023-02-21 International Business Machines Corporation Resistive memory with vertical transport transistor
US20230317633A1 (en) * 2022-03-30 2023-10-05 Win Semiconductors Corp. Semiconductor chip

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100539232B1 (ko) * 2003-03-15 2005-12-27 삼성전자주식회사 디램 메모리 셀 및 그 제조방법
US8008136B2 (en) * 2003-09-03 2011-08-30 Advanced Micro Devices, Inc. Fully silicided gate structure for FinFET devices
US7442609B2 (en) * 2004-09-10 2008-10-28 Infineon Technologies Ag Method of manufacturing a transistor and a method of forming a memory device with isolation trenches
US7518196B2 (en) * 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7425740B2 (en) * 2005-10-07 2008-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a 1T-RAM bit cell and macro
US8716772B2 (en) * 2005-12-28 2014-05-06 Micron Technology, Inc. DRAM cell design with folded digitline sense amplifier
KR100748261B1 (ko) * 2006-09-01 2007-08-09 경북대학교 산학협력단 낮은 누설전류를 갖는 ｆｉｎ 전계효과트랜지스터 및 그제조 방법
JP4470188B2 (ja) * 2007-01-10 2010-06-02 エルピーダメモリ株式会社 半導体装置の製造方法
TWI334223B (en) * 2007-04-10 2010-12-01 Nanya Technology Corp Checkerboard deep trench dynamic random access memory array layout
JP5605975B2 (ja) * 2007-06-04 2014-10-15 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法、並びに、データ処理システム
US8067803B2 (en) * 2008-10-16 2011-11-29 Micron Technology, Inc. Memory devices, transistor devices and related methods
US8916918B2 (en) * 2012-04-04 2014-12-23 Ps4 Luxco S.A.R.L. Semiconductor device having fin-shaped field effect transistor and manufacturing method thereof
JP2014063804A (ja) * 2012-09-20 2014-04-10 Toshiba Corp 磁気メモリ
KR102001417B1 (ko) * 2012-10-23 2019-07-19 삼성전자주식회사 반도체 장치
US8981446B2 (en) * 2013-03-22 2015-03-17 Takashi Nakazawa Magnetic memory and manufacturing method thereof
US9773838B2 (en) * 2014-09-04 2017-09-26 Toshiba Memory Corporation Magnetoresistive memory device and manufacturing method of the same
KR102401486B1 (ko) * 2015-04-22 2022-05-24 삼성전자주식회사 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법.

Also Published As

Publication number Publication date
WO2016186648A1 (en) 2016-11-24
KR20180008429A (ko) 2018-01-24
US20180123038A1 (en) 2018-05-03
EP3298608A4 (en) 2019-04-03
KR102440230B1 (ko) 2022-09-06
TW201711022A (zh) 2017-03-16
CN107534044A (zh) 2018-01-02
EP3298608A1 (en) 2018-03-28

Similar Documents

Publication Publication Date Title
CN107534044B (zh) 用于制造高密度存储器阵列的装置以及方法
CN110718550B (zh) 半导体器件及制造其的方法
US9805929B2 (en) Method of forming fine patterns in a semiconductor device and method of manufacturing an electronic device
US11895824B2 (en) Vertical 1T-1C DRAM array
US9576959B1 (en) Semiconductor device having first and second gate electrodes and method of manufacturing the same
US11251227B2 (en) Fully self-aligned cross grid vertical memory array
US9087728B2 (en) Semiconductor device
US8729675B1 (en) Semiconductor device having line-type trench to define active region and method of forming the same
CN111052379A (zh) 带有后端晶体管的铁电电容器
US11978804B2 (en) Recessed thin-channel thin-film transistor
CN110366778B (zh) 薄膜晶体管嵌入式动态随机存取存储器
US20210407895A1 (en) Vertically spaced intra-level interconnect line metallization for integrated circuit devices
TW201724590A (zh) 具有自對準通孔的高密度記憶體陣列
US20220208778A1 (en) 3d-ferroelectric random (3d-fram) with buried trench capacitors
TW202201755A (zh) 記憶體裝置與其製造方法
KR20200010263A (ko) 메모리 비트 셀들을 위한 내부 노드 점퍼
WO2018182724A1 (en) Technique for creating a self-aligned bitline in a vertical fet
CN111149202A (zh) 堆叠的晶体管布局
US9754944B2 (en) Method of manufacturing semiconductor device
US20220208777A1 (en) Metal replacement plate line process for 3d-ferroelectric random (3d-fram)
WO2019117965A1 (en) 1s-1r memory cell with non-linear ballast
KR20230043690A (ko) 질화물 기반 강유전체 재료를 갖는 메모리 장치
WO2018182729A1 (en) Co-integration of on chip memory technologies
WO2018182720A1 (en) Technique for contact formation in a vertical transistor
WO2018063370A1 (en) Semiconductor chip manufacturing process for integrating logic circuitry, embedded dram and embedded non-volatile resistive random access memory (rram) on a same semiconductor die

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant