CN111149202A - 堆叠的晶体管布局 - Google Patents

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Abstract

提供了一种设备，其包括：包括一种或多种半导体材料并且具有包含源极区和漏极区连同其间的沟道区的长度的第一晶体管主体；第一晶体管主体之上的第一电介质层；包括一种或多种半导体材料并且具有包含源极区和漏极区连同其间的沟道区的长度的第二晶体管主体，其中，第二晶体管主体位于第一电介质层之上，并且其中，第二晶体管主体的长度不与第一晶体管主体的长度平行；以及与第一晶体管主体和第二晶体管主体二者的沟道区均耦接的栅极。还公开了其他实施例并主张对这些其他实施例的权益。

Description

堆叠的晶体管布局
背景技术
在半导体器件中，随着晶体管尺寸持续缩小，电接触部的路由可能变得更加复杂。在诸如SRAM单元的互补金属氧化物半导体(CMOS)器件当中，很多NMOS晶体管和PMOS晶体管需要密切接近与每一源极、漏极和栅极耦接的接触部来形成。常规布局设计具有相互平行的晶体管主体连同正交延伸的接触部，其可能给在必须保持晶体管之间的足够间隔的同时进一步缩小尺寸带来问题。此外，如果NMOS晶体管主体和PMOS晶体管主体直接一个叠一个地堆叠，那么建立与掩埋晶体管的接触可能面临无法逾越的困难。因此，现有技术无法提供能够有效地缩放并且容易地制造以便跟上对高度集成器件的不断增长的需求的晶体管布局。
附图说明
通过下文给出的详细描述以及本公开的各种实施例的附图，本公开的实施例将得到更加充分的理解，然而，所述详细描述和附图不应被理解为使本公开局限于具体的实施例，而是仅用于解释和理解的目的。
图1示出了根据一些实施例的示例性堆叠的晶体管布局的平面图，
图2示出了根据一些实施例的集成了堆叠的晶体管布局的示例性器件的平面图，
图3A和图3B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，
图4A和图4B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，
图5A和图5B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，
图6A和图6B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，
图7A和图7B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，
图8A和图8B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，
图9A和图9B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，
图10A和图10B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图，
图11示出了根据一些实施例的形成具有堆叠的晶体管布局的半导体器件的方法的流程图，
图12示出了根据一些实施例的适于实施堆叠的晶体管布局的SRAM单元，并且
图13示出了根据一些实施例的包括具有堆叠的晶体管布局的半导体器件的智能装置或计算机系统或SoC(片上系统)。
具体实施方式
总体而言介绍了一种堆叠的晶体管布局。就这一点而言，本公开的实施例可以使CMOS晶体管能够按照不同取向一个叠一个地堆叠。通过这种方式由CMOS晶体管的堆叠取得的占地面积效率可以带来特征尺寸的进一步下降。本领域技术人员将认识到这种方案可以实现更小的，更加高度集成的半导体器件。
在下文的描述当中将讨论很多细节，以提供对本公开的实施例的更加透彻的解释。然而，对于本领域的技术人员显而易见的是，本公开的实施例可在没有这些具体细节的情况下实施。在其他情况下，公知的结构和装置被以方框图的形式而非详尽的方式示出，以避免混淆本公开的实施例。
应注意，在实施例的对应附图当中，采用线表示信号。一些线可能较粗，以指示更多的构成信号路径，并且/或者在一端或两端具有箭头，以指示主要信息流向。这样的指示并非意图进行限制。相反，这些线是结合一个或多个实施例使用的，以促进对电路或逻辑单元的更容易的理解。根据设计需要或者偏好而指定的任何所表示的信号可以实际上包括一个或多个信号，所述信号可以沿任一方向传播，并且可以是采用任何适当类型的信号方案实施的。
在说明书中通篇采用的以及在权利要求中采用的“连接”一词是指被连接的事物之间的直接连接，例如，电、机械或磁连接，而没有任何中间装置。“耦接”一词是指直接或间接连接，例如，被连接的事物之间的直接电、机械或磁连接或者通过一个或多个无源或有源中间装置的间接连接。词语“电路”或“模块”可以指被布置为相互协作以提供预期功能的一个或多个无源和/或有源部件。“信号”一词可以指至少一个电流信号、电压信号、磁信号或者数据/时钟信号。“一”、“一个”和“该”的含义包括复数个引述对象。“在……中”的含义包括“在……中”和“在……上”。
除非另行指出，否则采用“第一”、“第二”、“第三”等顺序形容词描述共同对象只是表明正在引述类似对象的不同实例，而不是暗指所描述的对象必须按照排列的方式或者任何其他方式处于既定的时间或者空间顺序内。
出于本公开的目的，短语“A和/或B”以及“A或B”是指(A)、(B)或者(A和B)。出于本公开的目的，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或者(A、B和C)。如果说明书和权利要求中存在“左”、“右”、“前”、“后”、“顶部”、“底部”、“之上”、“之下”等词语，那么其仅用于描述性用途，而未必用于说明永久性的相对位置。
图1示出了根据一些实施例的示例性堆叠的晶体管布局的平面图。如图所示，器件100包括晶体管主体102、晶体管主体104、栅极106和108、互连110、晶体管主体角112、栅极角114以及接触部116、118、120和122。在一些实施例中，器件100可以表示六晶体管SRAM单元，例如，其与下文参考图12描述的电路类似。
晶体管主体102和晶体管主体104可以是存在于不同平面上的鳍状物，如下文更详细所示，这些不同平面通过电介质材料隔开。尽管晶体管主体104被示为堆叠在晶体管主体102之上，但是在一些实施例中，可以颠倒堆叠的顺序。晶体管主体102和晶体管主体104可以含有相同或不同的半导体材料，包括但不限于InGaAs、InAs、InGaAs、InGaAsSb、InSb、GaSb、Ge、Si或SiGe。在一些实施例中，晶体管主体102可以掺有n型掺杂剂，例如磷或砷等，而晶体管主体104可以掺有p型掺杂剂，例如硼等。
晶体管主体102可以具有包含两个NMOS晶体管的长度，每一NMOS晶体管包括源极区、漏极区和位于其间的沟道。在一些实施例中，下拉晶体管可以包括通过接触部116和接入晶体管与地耦接的漏极区，或者可以通过接触部120受到字线控制的空过栅极可以包括通过接触部122与位线耦接的源极区。在一些实施例中，晶体管主体102相互平行并且偏移大约50％。换言之，一个晶体管主体102的一端可以靠近相邻晶体管主体102的中点且与之共平面。
晶体管主体104可以具有包含PMOS晶体管的长度，该PMOS晶体管包括源极区、漏极区和位于其间的沟道。在一些实施例中，上拉晶体管可以包括通过接触部118与电压源耦接的源极区。晶体管主体104可以具有与晶体管主体102分开晶体管主体角112的取向。在一些实施例中，晶体管主体角为90度。在一些实施例中，晶体管主体104相互同轴，而在其他实施例中，晶体管主体104可以相互偏移。
栅极106和108可以是多晶硅或金属，并且可以在沟道区处接触晶体管主体102和104。栅极106可以是围绕晶体管主体104形成的，如下文更详细所示，并且在晶体管主体102和晶体管主体104之间的相交处附近在晶体管主体102和晶体管主体104之间延伸。栅极106和108可以均具有纵轴，所述纵轴的取向与晶体管主体104之间成栅极角114，其在一些实施例中约为45度。
互连110可以均将晶体管主体的源极/漏极中点与晶体管主体104的漏极区耦接并且与栅极106耦接。在一些实施例中，互连110的线可以与栅极106平行。尽管被示为具有直角肘状，但是在一些实施例中，互连110可以具有其他形状和/或角度。
图2示出了根据一些实施例的集成了堆叠的晶体管布局的示例性器件的平面图。如图所示，器件200可以集成器件100的很多实例连同互连路由(未示出)。尽管被示为包括按照直列202和交错行布置的器件100，但是在一些实施例中，器件200可以包括按照交错列和直行布置的器件100。在其他实施例中，器件200可以包括按照直列和直行布置的或者按照交错列和交错行布置的或者按照某种其他排列布置的器件100。在一些实施例中，器件200可以是存储器件，例如SRAM部件。在其他实施例中，器件200可以表示诸如处理器或控制器的集成电路器件的部分。
图3A和图3B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图。图3A和图3B可以分别表示沿平面A和平面B来看的器件100的制造组件。如图所示，组件300可以包括衬底302和晶体管主体304。
在一些实施例中，衬底302包括由诸如Ge、Si、SiGe、InGaAs、AlSb等的未掺杂半导体构成的至少一个层。衬底302可以由位于另一种半导体材料(例如硅)的顶部上的一个或多个半导体材料层构成。
晶体管主体304可以是通过任何适当技术形成的半导体鳍状物，所述适当技术包括(例如)外延生长或再生长。在一些实施例中，晶体管主体304包含n型半导体材料。晶体管主体304可以在被设计为起着源极区/漏极区的作用的区域内包含额外的n型掺杂剂。此外，可以在晶体管主体304上沉积或生长氧化物，以充当栅极电介质(未示出)。
图4A和图4B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图。图4A和图4B可以分别表示沿平面A和平面B来看的器件100的制造组件。如图所示，组件400可以表示经过进一步的处理步骤之后的组件300。
电介质306可以表示层间电介质，例如二氧化硅。在一些实施例中，电介质306可以是通过诸如原子层沉积(ALD)的已知沉积技术沉积的。
图5A和图5B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图。图5A和图5B可以分别表示沿平面A和平面B来看的器件100的制造组件。如图所示，组件500可以表示经过进一步的处理步骤之后的组件400。
晶体管主体308可以是通过任何适当技术形成的半导体鳍状物，所述适当技术包括(例如)外延生长或再生长。在一些实施例中，晶体管主体308含有p型半导体材料。晶体管主体308可以在被设计为起着源极区/漏极区的作用的区域内包含额外的p型掺杂剂。此外，可以在晶体管主体308上沉积或生长氧化物，以充当栅极电介质(未示出)。
图6A和图6B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图。图6A和图6B可以分别表示沿平面A和平面B来看的器件100的制造组件。如图所示，组件600可以表示经过进一步的处理步骤之后的组件500。
可以围绕晶体管主体304的被设计为充当沟道区的区域形成穿过电介质306的孔310。孔310可以是通过任何适当技术形成的，所述技术包括但不限于选择性化学蚀刻，其可以去除电介质306而不去除晶体管主体304或308。
图7A和图7B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图。图7A和图7B可以分别表示沿平面A和平面B来看的器件100的制造组件。如图所示，组件700可以表示经过进一步的处理步骤之后的组件600。
栅极312和314可以采用多晶硅或金属填充孔310，并且接触先前形成于晶体管主体304上的栅极电介质。在一些实施例中，栅极312还包覆晶体管主体308并且接触先前形成于晶体管主体308上的栅极电介质，而在其他实施例中，栅极312则可能不完全包覆晶体管主体308。
图8A和图8B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图。图8A和图8B可以分别表示沿平面A和平面B来看的器件100的制造组件。如图所示，组件800可以表示经过进一步的处理步骤之后的组件700。
可以沉积额外的电介质306，以覆盖晶体管主体308以及栅极312和314。在一些实施例中，可以通过包括但不限于ALD的任何适当技术沉积二氧化硅。
图9A和图9B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图。图9A和图9B可以分别表示沿平面A和平面B来看的器件100的制造组件。如图所示，组件900可以表示经过进一步的处理步骤之后的组件800。
可以通过包括化学蚀刻或机械钻孔在内的任何适当技术在电介质306内形成孔316、318和320。在一些实施例中，激光烧蚀可以在被设计为接触晶体管主体308的位置上建立孔316，在被设计为接触晶体管主体304的位置上建立孔318以及在被设计为接触栅极314的位置上建立孔320。
图10A和图10B示出了根据一些实施例的具有堆叠的晶体管布局的部分形成半导体器件的截面图。图10A和图10B可以分别表示沿平面A和平面B来看的器件100的制造组件。如图所示，组件1000可以表示经过进一步的处理步骤之后的组件900。
可以采用金属填充孔316、318和320，以建立可以与未示出的更高的级上的互连进行耦接的导电接触。在一些实施例中，接触部322可以将晶体管主体308内的上拉晶体管的源极区与电压源耦接，并且接触部324可以将晶体管主体308内的漏极区与互连(类似于互连110)耦接。
在一些实施例中，接触部326可以将晶体管主体304内的下拉晶体管的漏极区与地耦接。接触部328可以将晶体管主体304内的下拉晶体管的源极区和接入晶体管的漏极区两者与互连(类似于互连110)耦接，并且接触部332可以将晶体管主体304内的接入晶体管的源极区与位线信号耦接。
在一些实施例中，接触部330可以将可以控制晶体管主体304内的接入晶体管的栅极314与字线信号耦接。
图11示出了根据一些实施例的形成在漏极侧具有较厚电介质的半导体器件的方法的流程图。尽管参考图11的流程图中的各个块是按照特定顺序示出的，但是也可以对各项动作的顺序进行修改。因而，所例示的实施例可以是按照不同的顺序执行的，并且一些动作/块可以是并行执行的。根据某些实施例，图11中列举的块和/或操作中的一些是任选的。所呈现的块的编号只是为了清楚起见，而不是为了规定各个块的发生所必须遵照的操作顺序。此外，可以按照各种各样的组合采用来自各个流的操作。
方法1100开始于在衬底上形成(1102)晶体管主体。在一些实施例中，晶体管主体304可以外延形成于沟槽内，以建立鳍状物。在一些实施例中，晶体管主体304为n型半导体材料。接下来，在晶体管主体之上形成(1104)电介质层。在一些实施例中，通过原子层沉积来沉积电介质，例如，电介质306。在一些实施例中，电介质306是二氧化硅。
之后，可以在电介质上形成(1106)第二组晶体管主体。在一些实施例中，晶体管主体308为p型半导体材料。接下来，对电介质层进行蚀刻(1108)，从而露出两组晶体管主体的部分。在一些实施例中，通过选择性化学蚀刻剂建立孔310。
所述方法继续形成(1110)与晶体管主体耦接的栅极区。在一些实施例中，栅极312可以包覆晶体管主体308，并且填充晶体管主体304和晶体管主体308之间的空间。接下来，可以在栅极区和第二组晶体管主体之上形成(1112)额外的电介质。在一些实施例中，可以将电介质306沉积到在栅极312以上延伸的高度。
之后，可以对电介质进行蚀刻(1114)，从而露出栅极和晶体管主体的部分。在一些实施例中，激光钻孔可以选择性地建立延伸到晶体管主体304、晶体管主体308和栅极314的孔。最终，可以形成(1116)至栅极和晶体管主体的部分的导电接触部。在一些实施例中，采用包括例如化学镀覆在内的任何适当技术以金属填充孔316、318和320。
图12示出了根据一些实施例的适于实施堆叠的晶体管布局的SRAM单元。如图所示，单元1200表示包括接入晶体管1204、下拉晶体管1202和上拉晶体管1206的示例性6晶体管(6T)SRAM单元。在各种示例中，可以按照如上文所述的布局实施接入晶体管1204、下拉晶体管1202和上拉晶体管1206。可以通过对很多诸如SRAM单元1200的SRAM单元进行互连而形成完整的SRAM存储电路。
在一些实施例中，接入晶体管1204和下拉晶体管1202中的一者或多者是NMOS晶体管，并且可以包括本文联系NMOS晶体管讨论的特征，上拉晶体管1206是PMOS晶体管，并且可以包括本文联系PMOS晶体管讨论的特征。例如，接入晶体管1204和下拉晶体管1202被实施到第一平面上(例如，衬底上)的具有位于第一方向上的取向的平行晶体管主体102或304中。上拉晶体管1206中的一者或多者可以被实施到第二平面上(例如，电介质306上)的具有位于第二方向上的取向的同轴晶体管主体104或308中。
图13示出了根据一些实施例的包括具有堆叠的晶体管布局的半导体器件的智能装置或计算机系统或SoC(片上系统)1300。在一些实施例中，计算装置1300表示移动计算装置，例如计算平板电脑、移动电话或智能电话、支持无线的电子阅读器或者其他无线移动装置。应当理解，在计算装置1300中只是大致示出了某些部件，而未示出此类装置的所有部件。在一些实施例中，计算装置1300的一个或多个部件(例如，处理器1310和/或存储子系统1360)包括如上文所述的具有堆叠的晶体管布局的半导体器件。
出于所述实施例的目的，文中描述的各种电路和逻辑块中的晶体管是金属氧化物半导体(MOS)晶体管或其衍生物，其中，所述MOS晶体管包括漏极端子、源极端子、栅极端子和体端子。所述晶体管和/或MOS晶体管衍生物还包括三栅极晶体管和FinFET晶体管、隧道FET(TFET)、方线或者矩形带晶体管、铁电FET(FeFET)或者任何其他实施晶体管功能的器件，例如，碳纳米管或者电子自旋器件。MOSFET的对称源极端子和漏极端子是等同端子并且在此处可互换使用。另一方面，TFET器件具有不对称的源极端子和漏极端子。本领域技术人员将认识到，可以使用其他晶体管，例如双极结型晶体管(BJT PNP/NPN)、BiCMOS、CMOS等，而不脱离本公开的范围。
在一些实施例中，计算装置1300包括第一处理器1310。本公开的各种实施例还可以包括处于1370内的网络接口，例如，无线接口，从而使系统实施例可以被结合到诸如蜂窝电话或个人数字助理的无线装置当中。
在一个实施例中，处理器1310可以包括一个或多个物理器件，例如，微处理器、应用处理器、微控制器、可编程逻辑器件或者其他处理机构。处理器1310执行的处理操作包括在上面执行应用和/或装置功能的操作平台或操作系统的执行。处理操作包括与使用人或者其他装置所做的I/O(输入/输出)有关的操作、与电力管理有关的操作以及/或者与将计算装置1300连接至其他装置有关的操作。处理操作还可以包括与音频I/O和/或显示I/O有关的操作。
在一个实施例中，计算装置1300包括音频子系统1320，其表示与向计算装置提供音频功能相关联的硬件部件(例如，音频硬件和音频电路)和软件部件(例如，驱动程序、编解码程序)。音频功能可以包括扬声器和/或耳机输出以及麦克风输入。用于此类功能的装置可以被集成到计算装置1300内，或者可以连接至计算装置1300。在一个实施例中，用户通过提供由处理器1310接收并处理的命令而与计算装置1300交互。
显示子系统1330表示提供视觉和/或触觉显示，以供用户与计算装置1300交互的硬件部件(例如，显示装置)和软件部件(例如，驱动程序)。显示子系统1330包括显示接口1332，其包括用于向用户提供显示的特定屏幕或硬件装置。在一个实施例中，显示接口1332包括与处理器1310分开以执行与显示有关的至少一些处理的逻辑。在一个实施例中，显示子系统1330包括向用户既提供输入又提供输出的触摸屏(或触控板)装置。
I/O控制器1340表示与和用户的交互有关的硬件装置和软件部件。I/O控制器1340可用于管理作为音频子系统1320和/或显示子系统1330的部分的硬件。此外，I/O控制器1340还示出了针对连接至计算装置1300的额外装置的连接点，用户可以通过所述连接点与所述系统交互。例如，可以附接至计算装置1300的装置可以包括麦克风装置、扬声器或立体声系统、视频系统或者其他显示装置、键盘或键区装置或者其他与具体应用结合使用的I/O装置，例如，读卡器或其他装置。
如上文所提及的，I/O控制器1340可以与音频子系统1320和/或显示子系统1330交互。例如，通过麦克风或其他音频装置所做的输入可以提供针对计算装置1300的一个或多个应用或功能的输入或命令。此外，可以在显示输出之外或者代替显示输出提供音频输出。在另一示例中，如果显示子系统1330包括触摸屏，那么所述显示装置还可以充当输入装置，其可以至少部分地受到I/O控制器1340管理。在计算装置1300上还可以存在额外的按钮或开关，以提供通过I/O控制器1340管理的I/O功能。
在一个实施例中，I/O控制器1340管理诸如加速度计、相机、光传感器或其他环境传感器或者计算装置1300中包含的其他硬件的装置。所述输入可以是直接用户交互的部分，也可以是向系统提供环境输入，以影响其操作(例如，噪声过滤、调整亮度检测的显示、对相机应用闪光灯或者其他特征)。
在一个实施例中，计算装置1300包括电力管理1350，其管理电池电力使用、电池充电以及与省电操作有关的特征。存储子系统1360包括用于存储计算装置1300中的信息的存储装置。存储器可以包括非易失性存储装置(如果中断对存储装置的供电其状态不变)和/或易失性存储装置(如果中断对存储装置的供电其状态不确定)。存储子系统1360可以存储应用数据、用户数据、音乐、照片、文档或者其他数据以及与计算装置1300的应用和功能的执行有关的系统数据(不管是长期的还是暂时的)。
还将实施例的要素提供为用于存储计算机可执行指令的机器可读介质(例如，存储器1360)。所述机器可读介质(例如，存储器1360)可以包括但不限于闪速存储器、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁或光卡、相变存储器(PCM)或者其他类型的适于存储电子或计算机可执行指令的机器可读介质。例如，可以将本公开的实施例作为计算机程序(例如，BIOS)下载，其可以被经由通信链路(例如，调制解调器或者网络连接)通过数据信号从远程计算机(例如，服务器)传送至请求计算机(例如，客户端)。
连接1370包括硬件装置(例如，无线和/或有线连接器和通信硬件)和软件部件(例如，驱动程序、协议栈)，从而使计算装置1300能够与外部装置通信。计算装置1300可以是单独的装置，例如其他计算装置、无线接入点或基站以及诸如耳机、打印机或其他装置的外围设备。
连接1370可以包括多个不同类型的连接。作为概括，计算装置1300被例示为采用蜂窝连接1372和无线连接1374。蜂窝连接1372一般是指通过无线载波提供的蜂窝网络连接，例如，其可以是通过GSM(全球移动通信系统)或者其变型或衍生产物、CDMA(码分多址)或者其变型或衍生产物、TDM(时分复用)或者其变型或衍生产物或者其他蜂窝服务标准提供的。无线连接(或者无线接口)1374是指非蜂窝的无线连接，其可以包括个域网(例如，蓝牙、近场等)、局域网(例如，Wi-Fi)和/或广域网(例如，WiMax)或者其他无线通信。
外围连接1380包括硬件接口和连接器以及软件部件(例如，驱动程序、协议栈)，以实施外围连接。应当理解，计算装置1300既可以是至其他计算装置的外围设备(“通往”1382)，也可以具有与之连接的外围装置(“来自”1384)。计算装置1300通常具有“对接”连接器，从而连接至其他计算装置，以达到诸如管理(例如，下载和/或上载、改变、同步化)计算装置1300上的内容的目的。此外，对接连接器能够允许计算装置1300连接至某些外围设备，从而允许计算装置1300控制对(例如)视听系统或其他系统的内容输出。
除了专有对接连接器或其他专有连接硬件之外，计算装置1300还能够通过公共的或者基于标准的连接器实施外围连接1380。常见类型可以包括通用串行总线(USB)连接器(其可以包括很多不同硬件接口中的任何一种)、包括迷你显示端口(MDP)的显示端口、高清晰度多媒体接口(HDMI)、Firewire或其他类型。
在说明书中提到“实施例”、“一个实施例”、“一些实施例”或者“其他实施例”是指在至少一些实施例中但是未必在所有实施例中包括联系所述实施例描述的具体特征、结构或特性。“实施例”、“一个实施例”或者“一些实施例”的各种形式的出现未必全部是指相同的实施例。如果说明书陈述“可以”、“或许”或者“可能”包括某一部件、特征、结构或特性，那么就是说不要求包含该具体的部件、特征、结构或特性。如果说明书或者权利要求以单数冠词提及元件，那么其不表示只有一个所述元件。如果说明书或权利要求提到“额外的”元件，那么其不排除有不只一个额外元件。
此外，可以在一个或多个实施例中按照适当方式使所述具体特征、结构、功能或特点相结合。例如，只要是在未指出与第一和第二实施例相关的具体特征、结构、功能或特点相互排斥的地方，就可以使这两个实施例相结合。
尽管已经结合本公开的具体实施例描述了本公开，但是考虑到上述说明，本领域技术人员显然可以认识到这样的实施例的很多替代方案、修改和变化。本公开的实施例旨在涵盖所有这样的替代方案、修改和变化，从而使之落在所附权利要求的广延范围内。
此外，在所给出的附图当中可能示出了，也可能没有示出与集成电路(IC)芯片和其他部件的公知的电源/接地连接，其目的在于简化图示和讨论，从而不混淆本公开。此外，布置可能是按照方框图的形式示出的，其目的是为了避免混淆本公开，而且还鉴于这样的事实，即关于这样的方框图的实现的细节高度依赖于要实施本公开的平台(即，这样的细节应当充分地处于本领域技术人员的能力范围内)。在为了描述本公开的示范性实施例而阐述了细节(例如，电路)的地方，本领域技术人员显然应当认识到，可以在无需这些细节的情况下或者可以采用这些细节的变型实践本公开。因而，应当将说明书视为是例示性的，而非限制性的。
下面的示例涉及其他实施例。可以在一个或多个实施例中的任何地方采用所述示例中的细节。文中描述的设备的所有任选特征都可以相对于方法或过程实施。
在一个示例中，提供了一种集成电路器件结构，其包括：包括一种或多种半导体材料的第一晶体管主体，所述第一晶体管主体包括第一源极区、第一漏极区以及位于第一源极区和第一漏极区之间的第一沟道区，其中，第一源极区、第一漏极区和第一沟道区位于沿第一晶体管主体的第一长度方向的位置上；第一晶体管主体之上的第一电介质层；包括一种或多种半导体材料的第二晶体管主体，所述第二晶体管主体位于第一电介质层之上，所述第二晶体管主体包括第二源极区、第二漏极区以及位于第二源极区和第二漏极区之间的第二沟道区，其中，第二源极区、第二漏极区和第二沟道区位于沿第二晶体管主体的长度方向的位置上，其中，第二长度方向不平行于第一长度方向；以及与第一沟道区和第二沟道区耦接的栅极。
在一些实施例中，所述栅极在第一晶体管主体和第二晶体管主体之间延伸。在一些实施例中，所述栅极包括纵向轴，所述纵向轴具有与第二长度方向成大约45度角的取向。在一些实施例中，第二长度方向与第一长度方向正交。在一些实施例中，第一晶体管主体包括n型半导体材料，并且第二晶体管主体包括p型半导体材料。一些实施例还包括将第一源极区与第二漏极区耦接的接触部。在一些实施例中，所述接触部进一步与第三晶体管主体和第四晶体管主体的栅极耦接。在一些实施例中，所述接触部包括导线，所述导线具有与第二长度方向成大约45度角的取向。在一些实施例中，第二晶体管主体与第三晶体管主体同轴。在一些实施例中，所述栅极包括多晶硅。在一些实施例中，第一晶体管主体和第二晶体管主体包括掺杂硅。
在另一示例中，提供了一种晶体随机存取存储器(SRAM)，其包括：位于第一平面上的NMOS晶体管主体，所述NMOS晶体管主体具有第一主体取向；位于第二平面上的PMOS晶体管主体，所述PMOS晶体管主体具有第二主体取向，其中，第一平面和第二平面通过电介质层隔开，并且其中，第一主体取向与第二主体取向正交；以及与所述NMOS晶体管主体和PMOS晶体管主体在相交处耦接的栅极。
在另一示例，即一些实施例中的系统当中，所述栅极包括纵向轴，所述纵向轴具有与第二晶体管主体成大约45度角的取向。一些实施例还包括将第一晶体管主体的源极区与第二晶体管主体的漏极区耦接的接触部。在一些实施例中，所述接触部包括导线，所述导线具有与第二晶体管主体成大约45度角的取向。在一些实施例中，所述接触部进一步与第二NMOS晶体管主体和第二PMOS晶体管主体的栅极耦接。在一些实施例中，第一PMOS晶体管主体与第二PMOS晶体管主体同轴。
在另一示例中，提供了一种系统，其包括：显示子系统；无线通信接口；以及集成电路器件，所述集成电路器件包括：包括源极区和漏极区连同其间的沟道区的第一晶体管主体；第一晶体管主体之上的第一电介质层；包括源极区和漏极区连同其间的沟道区的第二晶体管主体，其中，第二晶体管主体位于第一电介质层之上，并且其中，第二晶体管主体与第一晶体管主体正交；第二晶体管主体之上的第二电介质层；以及与第一晶体管主体和第二晶体管主体两者耦接的栅极。
在一些实施例中，所述栅极在第一晶体管主体和第二晶体管主体之间延伸。在一些实施例中，所述栅极包括纵向轴，所述纵向轴具有与第二晶体管主体成大约45度角的取向。一些实施例还包括将第一晶体管主体的源极区与第二晶体管主体的漏极区耦接的接触部。在一些实施例中，所述接触部进一步与第三晶体管主体和第四晶体管主体的栅极耦接。在一些实施例中，第二晶体管主体与第三晶体管主体同轴。在一些实施例中，所述栅极包括多晶硅。在一些实施例中，第一晶体管主体和第二晶体管主体包括掺杂硅。
在另一示例中，提供了一种制造集成电路器件结构的方法，其包括：在衬底上形成第一晶体管主体，第一晶体管主体包括一种或多种半导体材料，并且具有包含源极区和漏极区连同其间的沟道区的长度；形成第一晶体管主体之上的第一电介质层；形成第一电介质层之上的第二晶体管主体，第二晶体管主体包括一种或多种半导体材料，并且具有包含源极区和漏极区连同其间的沟道区的长度，其中，第二晶体管主体的长度不与第一晶体管主体的长度平行；以及形成与所述第一晶体管主体和第二晶体管主体两者的沟道区均耦接的栅极。
在一些实施例中，形成所述栅极包括：从第一晶体管主体和第二晶体管主体之间去除所述电介质层的部分；以及在第一晶体管主体和第二晶体管主体之间形成所述栅极。在一些实施例中，形成第二晶体管主体包括将第二晶体管主体形成为使得该第二晶体管主体的长度与第一晶体管主体的长度正交。在一些实施例中，形成第一晶体管主体包括形成由n型半导体材料构成的鳍状物，并且其中，形成第二晶体管主体包括形成由p型半导体材料构成的鳍状物。一些实施例还包括形成与第一晶体管主体的第二沟道区耦接的第二栅极。一些实施例还包括形成与第二晶体管主体的漏极区和第一晶体管主体的源极区耦接的接触部。一些实施例还包括在所述衬底上形成第三晶体管主体，第三晶体管主体与第一晶体管主体对称并且与之平行。一些实施例还包括在所述电介质层上形成第四晶体管主体，第四晶体管主体与第二晶体管主体对称并且与之同轴。
提供了允许读者确定本公开的本质和主旨的摘要。摘要要服从于这样的理解，即不可将其用于限制权利要求的范围或含义。在此将下述权利要求结合到详细说明当中，每一权利要求本身都代表一个独立的实施例。

Claims (25)

1.一种集成电路器件结构，包括：
包括一种或多种半导体材料的第一晶体管主体，所述第一晶体管主体包括：
第一源极区；
第一漏极区；以及
位于所述第一源极区和所述第一漏极区之间的第一沟道区，其中，所述第一源极区、第一漏极区和第一沟道区位于沿所述第一晶体管主体的第一长度方向的位置上；
所述第一晶体管主体之上的第一电介质层；
包括一种或多种半导体材料的第二晶体管主体，所述第二晶体管主体位于所述第一电介质层之上，所述第二晶体管主体包括：
第二源极区；
第二漏极区；以及
位于所述第二源极区和所述第二漏极区之间的第二沟道区，其中，所述第二源极区、所述第二漏极区和所述第二沟道区位于沿所述第二晶体管主体的第二长度方向的位置上，其中，所述第二长度方向不平行于所述第一长度方向；以及
与所述第一沟道区和所述第二沟道区耦接的栅极。
2.根据权利要求1所述的集成电路器件结构，其中，所述栅极在所述第一晶体管主体和所述第二晶体管主体之间延伸。
3.根据权利要求2所述的集成电路器件结构，其中，所述栅极包括纵向轴，所述纵向轴具有与所述第二长度方向成大约45度角的取向。
4.根据权利要求2所述的集成电路器件结构，其中，所述第二长度方向与所述第一长度方向正交。
5.根据权利要求2所述的集成电路器件结构，其中，所述第一晶体管主体包括n型半导体材料，并且所述第二晶体管主体包括p型半导体材料。
6.根据权利要求2所述的集成电路器件结构，进一步包括将所述第一源极区与所述第二漏极区耦接的接触部。
7.根据权利要求6所述的集成电路器件结构，其中，所述接触部进一步与第三晶体管主体和第四晶体管主体的栅极耦接。
8.根据权利要求6所述的集成电路器件结构，其中，所述接触部包括导线，所述导线具有与所述第二长度方向成大约45度角的取向。
9.根据权利要求1到8中的任一项所述的集成电路器件结构，其中，所述第二晶体管主体与第三晶体管主体同轴。
10.根据权利要求1到8中的任一项所述的集成电路器件结构，其中，所述栅极包括多晶硅。
11.根据权利要求1到8中的任一项所述的集成电路器件结构，其中，所述第一晶体管主体和所述第二晶体管主体包括掺杂硅。
12.一种静态随机存取存储器(SRAM)，包括：
第一平面上的NMOS晶体管主体，所述NMOS晶体管主体具有第一主体取向；
第二平面上的PMOS晶体管主体，所述PMOS晶体管主体具有第二主体取向，其中，所述第一平面和所述第二平面通过电介质层隔开，并且其中，所述第一主体取向与所述第二主体取向正交；以及
与所述NMOS晶体管主体和所述PMOS晶体管主体在相交处耦接的栅极。
13.根据权利要求12所述的SRAM，其中，所述栅极包括纵向轴，所述纵向轴具有与所述第二晶体管主体成大约45度角的取向。
14.根据权利要求12所述的SRAM，进一步包括将所述第一晶体管主体的所述源极区与所述第二晶体管主体的所述漏极区耦接的接触部。
15.根据权利要求14所述的SRAM，其中，所述接触部包括导线，所述导线具有与所述第二晶体管主体成大约45度角的取向。
16.根据权利要求14所述的SRAM，其中，所述接触部进一步与第二NMOS晶体管主体和第二PMOS晶体管主体的栅极耦接。
17.根据权利要求16所述的SRAM，其中，所述第一PMOS晶体管主体与所述第二PMOS晶体管主体同轴。
18.一种系统，包括：
显示子系统；
无线通信接口；以及
集成电路器件，所述集成电路器件包括：
包括源极区和漏极区连同其间的沟道区的第一晶体管主体；
所述第一晶体管主体之上的第一电介质层；
包括源极区和漏极区连同其间的沟道区的第二晶体管主体，其中，所述第二晶体管主体位于所述第一电介质层之上，并且其中，所述第二晶体管主体与所述第一晶体管主体正交；
所述第二晶体管主体之上的第二电介质层；以及
与所述第一晶体管主体和所述第二晶体管主体二者耦接的栅极。
19.根据权利要求18所述的系统，其中，所述栅极在所述第一晶体管主体和所述第二晶体管主体之间延伸。
20.根据权利要求18所述的系统，其中，所述栅极包括纵向轴，所述纵向轴具有与所述第二晶体管主体成大约45度角的取向。
21.根据权利要求18所述的系统，进一步包括将所述第一晶体管主体的所述源极区与所述第二晶体管主体的所述漏极区耦接的接触部。
22.根据权利要求21所述的系统，其中，所述接触部进一步与第三晶体管主体和第四晶体管主体的栅极耦接。
23.根据权利要求22所述的系统，其中，所述第二晶体管主体与所述第三晶体管主体同轴。
24.根据权利要求18至23中的任一项所述的系统，其中，所述栅极包括多晶硅。
25.根据权利要求18到23中的任一项所述的系统，其中，所述第一晶体管主体和第二晶体管主体包括掺杂硅。
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