CN107924943B - 用于半导体器件的面积缩放的竖直集成方案和电路元件架构 - Google Patents

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Abstract

描述了用于半导体器件的面积缩放的竖直集成方案和电路元件架构。在示例中，一种反相器结构包括竖直地分开为上部区域和下部区域的半导体鳍状物。包括用于控制半导体鳍状物的上部区域的第一多个栅极结构。包括用于控制半导体鳍状物的下部区域的第二多个栅极结构。第二多个栅极结构具有与第一多个栅极结构的导电类型相反的导电类型。

Description

用于半导体器件的面积缩放的竖直集成方案和电路元件架构
技术领域
本发明的实施例属于半导体器件和处理的领域，并且具体而言，属于用于半导体器件的面积缩放的竖直集成方案和电路元件架构。
背景技术
对于过去的几十年，集成电路中的特征缩放已经成为日益增长的半导体产业背后的驱动力。缩放到越来越小的特征实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，缩小晶体管尺寸允许在芯片上包含增大数量的存储器或逻辑器件，从而制造出具有增大容量的产品。然而，对于不断增大的容量的驱动并非没有问题。优化每一个器件的性能的必要性变得越来越重要。
在集成电路器件的制造中，诸如三栅晶体管之类的多栅晶体管随着器件尺寸不断缩小而变得更为普遍。在常规工艺中，通常在块状硅衬底或绝缘体上硅衬底上制造三栅晶体管。在一些实例中，块状硅衬底由于其成本较低，并且因为它们实现了较不复杂的三栅制造工艺而是优选的。
然而，缩放多栅晶体管不是没有后果。随着微电子电路的这些基本构件块的尺寸减小，并且随着在给定区域中制造的基本构件块的绝对数量增大，对用于图案化这些构件块的光刻工艺的约束已经成为压倒性的。具体而言，在半导体叠置体中图案化的特征的最小尺寸(临界尺寸)和这些特征之间的间隔之间可以存在折衷方案。
附图说明
图1示出了根据现有技术的包括容纳端到端间隔的基于鳍状物的半导体器件的布局的平面视图。
图2A和2B示出了根据本发明的实施例的使用单个半导体鳍状物结构制造的反相器电路元件的截面视图。
图3A和3B示出了根据本发明的实施例的使用单个半导体鳍状物结构制造的传输门电路元件的截面视图。
图4A和4B示出了根据本发明的实施例的使用单个半导体鳍状物结构制造的AND门电路元件的截面视图。
图5A和5B示出了根据本发明的实施例的使用单个半导体鳍状物结构制造的OR门电路元件的截面视图。
图6A和6B示出了根据本发明的实施例的基于使用单个半导体鳍状物结构制造的作为NAND门电路元件的部件的两个并联PMOS器件的电路元件的截面视图。
图7A和7B示出了根据本发明的实施例的基于使用单个半导体鳍状物结构制造的作为用于与图6A和6B的两个并联PMOS器件耦合的NAND门电路元件的部件的两个串联NMOS器件的电路元件的截面视图。
图8A和8B示出了根据本发明的实施例的基于使用单个半导体鳍状物结构制造的作为NOR门电路元件的部件的两个并联NMOS器件的电路元件的截面视图。
图8C和8D示出了根据本发明的实施例的基于使用单个半导体鳍状物结构制造的作为用于与图8A和8B的两个并联NMOS器件耦合的NOR门电路元件的部件的两个串联PMOS器件的电路元件的截面视图。
图9-20示出了根据本发明的实施例的用于制造反相器结构(图9-20中的每个图的左手侧)和传输门结构(图9-20中的每个图的右手侧)的各种操作的截面视图。
图21和22是根据本发明的实施例的表示可以实施以制造鳍状物结构的初始基础叠置体的层转移技术中的各种操作的截面视图。
图23示出了根据本发明的实施例的在(a)硅衬底或(b)隐埋氧化物衬底上制造的最终器件的截面视图。
图24示出了根据本发明的实施例的用下方布线层制造的最终器件的截面视图。
图25示出了根据本发明的实施例的从器件的一侧转移到相对侧的电力的示例。
图26示出了根据本发明的实施例的在器件层之间具有互连接线的竖直集成的单个鳍状物元件的截面视图。
图27示出了根据本发明的实施例的用于将上述原理扩展到四器件结构技术的方法。
图28A示出了根据本发明的实施例的具有竖直架构和自对准栅极边缘隔离的非平面半导体器件的截面视图。
图28B示出了根据本发明的实施例的沿着图28A的半导体器件的a-a'轴截取的平面视图。
图29示出了根据本发明的一个实施方式的计算设备。
图30是实施本发明的一个或多个实施例的内插件。
具体实施方式
描述了用于半导体器件的面积缩放的竖直集成方案和电路元件架构。在以下描述中，阐述了许多特定细节，例如特定集成和材料机制，以便提供对本发明的实施例的透彻理解。对于本领域技术人员而言显而易见的是，可以在没有这些特定细节的情况下实践本发明的实施例。在其它实例中，没有详细描述诸如集成电路设计布局之类的公知特征，以免不必要地使本发明的实施例难以理解。而且，要理解的是，附图中所示的各种实施例是说明性表示，并且不一定按照比例绘制。
本发明的一个或多个实施例涉及用于2×面积缩放以减少布局使用的竖直集成方案和电路元件架构。在实施例中，与制造每个鳍状物的一个晶体管(其随后连接到电路元件中)相反，整个电路元件基于单个半导体鳍状物来制造。本文描述的一些电路元件构建在盒装器件的框架内，例如基于半导体结构或器件的栅极电极的栅极边缘结构(例如，作为栅极隔离区)的框架。在一个或多个实施例中，本文描述的器件针对基于互补型金属氧化物半导体(CMOS)器件的SRAM或类似架构来制造。
为了提供上下文，增大晶体管密度有助于增加每个芯片的晶体管数量或每个晶片的芯片数量。缩放晶体管间距变得非常困难。本文描述的一个或多个实施例通过竖直集成晶体管来制造电路元件(例如，反相器/NAND/NOR/AND/OR门和SRAM单元)，实现了显著的芯片面积缩放或晶体管密度增大(2×)。为了堆叠两个器件层，本文描述的架构具有优于时序器件制造的优点。首先，最昂贵的前端图案化层(例如，多晶硅和鳍状物)不需要执行两次。第二，如果不需要器件之间的金属互连层，则这种架构使器件彼此接近得多地定位。在一个实施例中，实现了非常紧凑的CMOS基本电路。
为了提供进一步的上下文，栅极端盖和沟槽接触部(TCN)端盖区域的缩放对于改进晶体管布局面积和密度具有重要贡献。栅极和TCN端盖区域指的是半导体器件的扩散区/鳍状物的栅极和TCN交叠。作为示例，图1示出了根据现有技术的包括容纳端到端间隔的基于鳍状物的半导体器件的布局100的平面视图。参考图1，第一半导体器件102和第二半导体器件104分别基于半导体鳍状物106和108。每个器件102和104分别具有栅极电极110或112。另外，每个器件102和104分别在鳍状物106和108的源极区和漏极区处分别具有沟槽接触部(TCN)114和116。栅极电极110和112以及TCN 114和116均具有分别位于对应的鳍状物106和108之外的端盖区域。
再次参考图1，通常，栅极和TCN端盖尺寸必须包括掩模配准误差的裕度，以确保用于最坏情况的掩模失配(留下端到端间隔118)的鲁棒晶体管操作。因此，对于改进晶体管布局密度关键的另一重要设计规则是彼此面对的两个相邻端盖之间的间隔。然而，“2*端盖+端到端间隔”的参数正变得越来越难以使用光刻图案化来缩放以满足新技术的缩放需求。具体而言，由于TCN与栅极电极之间的较长交叠长度，允许掩模配准误差所需的额外端盖长度也增加了栅极电容值，从而增加了产品动态能量消耗和劣化性能。以前的解决方案集中在改进配准预算和图案化或分辨率改进，以实现端盖尺寸和端盖到端盖间隔都缩小。
根据本发明的实施例，描述了提供半导体鳍状物的自对准栅极端盖(SAGE)和TCN交叠的方法，而不需要允许掩模配准。尽管没有如此限制，但是可以在SAGE框架内实施一个或多个实施例，SAGE框架是盒装方法的示例。在实施例中，在每个鳍状物中制造电路元件，而不是仅在单个鳍状物中制造一个晶体管。不论是否有诸如SAGE之类的进一步的尺寸控制框架，本文所述的一个或多个实施例都涉及基于单个鳍状物制造整个电路元件。
在可以使用单个鳍状物制造的电路元件的第一示例中，图2A和2B示出了根据本发明的实施例的使用单个半导体鳍状物结构制造的反相器电路元件的截面视图。图2A是通过栅极结构并沿着鳍状物结构截取的截面视图。图2B是通过鳍状物结构并沿着栅极结构截取的截面视图。
参考图2A，半导体鳍状物202可以被视为竖直地分开成上部区域202A和下部区域202B。在一个实施例中，半导体鳍状物202的上部区域202A和下部区域202B被诸如氧化硅层或其它绝缘氧化物层或氮化硅层之类的绝缘层204分开。根据用于制造结构的集成方案，绝缘层204可以包括不同绝缘材料的区域204A和204B，其示例将在下面更详细地描述。
第一多个栅极结构206(例如PMOS栅极结构)被包括在半导体鳍状物202的上部区域202A的上方。第一多个栅极结构206中的每一个栅极结构可以包括栅极电极208、栅极电介质层210以及相关联的电介质间隔体212。要意识到的是，第一多个栅极结构206从半导体鳍状物202的上部区域202A的顶部延伸(如图所示)，并在相对于图2A中所示的透视图进出页面的位置进一步包覆半导体鳍状物202的上部区域202A。在一个实施例中，半导体鳍状物202的上部区域202A可以进一步包括再生长的源极区或漏极区。在示例性实施例中，半导体鳍状物202的上部区域202A还包括外延P型硅锗区域214，留下半导体鳍状物202的上部区域202A的剩余半导体区域(例如硅区域)216。
尽管未在图2A中示出，但是如图2B中所示，半导体鳍状物202的下部区域202B与第二多个栅极结构218(例如NMOS栅极结构)相关联。第二多个栅极结构218中的每一个栅极结构可以包括栅极电极220、栅极电介质层222以及相关联的电介质间隔体。要意识到的是，第二多个栅极结构218在相对于图2A中所示的透视图进出页面的位置包覆半导体鳍状物202的下部区域202B，并且因此，只能在图2B的截面视图中(即在区域218A)可以见到。如图2B中所示，在半导体结构为纳米线结构的具体实施例中，第二多个栅极结构218中的每一个栅极结构进一步在半导体鳍状物202的下部区域202B的下方在位置218B处包覆。然而，在另一个实施例中，在鳍状物结构为块状鳍状物结构或以其它方式耦合到下方衬底的情况下，不包括第二多个栅极结构218中的每一个栅极结构的部分218B，以便形成三栅极状结构。
再次参考图2A，在实施例中，半导体鳍状物202的下部区域202B可以进一步包括再生长的源极区或漏极区。在示例性实施例中，半导体鳍状物202的下部区域202B还包括外延N型硅区域226，留下半导体鳍状物202的下部区域202B的剩余半导体区域(例如硅区域)228。
在实施例中，第一多个栅极结构206中的每一个栅极结构形成在与第二多个栅极结构218中对应的一个栅极结构相同的沟槽中，但是竖直地位于第二多个栅极结构218中对应的一个栅极结构上方。在一个这样的实施例中，第一多个栅极结构206中的每一个栅极结构通过绝缘层224与第二多个栅极结构218中对应的一个栅极结构隔离，如图2B中所描绘的。然而，在另一个实施例中，第一多个栅极结构206中的每一个栅极结构与第二多个栅极结构218中对应的一个栅极结构形成P/N结，以将某些栅极配对有效地连接或短路在一起。
再次参考图2A和2B，在实施例中，诸如背侧接线和堆叠在半导体器件的层之间的接线之类的接线考虑因素必须考虑到使单个鳍状物的器件一起形成电路元件。在一个这样的实施例中，第一导电接触部230接触第一上部区域214和第一下部区域226以形成Vout接触部。第二导电接触部232接触第二上部区域214以形成Vcc接触部。最后，第三导电接触部234接触第二下部区域226以形成接地(GND)接触部。
再次参考图2A和2B，在单个鳍状物202上制造整个反相器结构。即，在单个半导体鳍状物上制造整个电路元件。要意识到的是，为了使用这种反相器来制造SRAM单元，两个这样的反相器可以与两个传输门耦合。根据本发明的实施例，同样在单个鳍状物上制造每个这样的传输门。
在可以使用单个鳍状物制造的电路元件的第二示例中，图3A和3B示出了根据本发明的实施例的使用单个半导体鳍状物结构制造的传输门电路元件的截面视图。图3A是通过栅极结构并沿着鳍状物结构截取的截面视图。图3B是通过鳍状物结构并沿着栅极结构截取的截面视图。
参考图3A，半导体鳍状物302可以被视为竖直地分开成上部区域302A和下部区域302B。在一个实施例中，半导体鳍状物302的上部区域302A和下部区域302B被诸如氧化硅层或其它绝缘氧化物层或氮化硅层之类的绝缘层304分开。根据用于制造结构的集成方案，绝缘层304可以包括不同绝缘材料的区域304A和304B，其示例将在下面更详细地描述。
第一多个栅极结构306(例如NMOS栅极结构)被包括在半导体鳍状物302的上部区域302A的上方。第一多个栅极结构306中的每一个栅极结构可以包括栅极电极308、栅极电介质层310以及相关联的电介质间隔体312。要意识到的是，第一多个栅极结构306从半导体鳍状物302的上部区域302A的顶部延伸(如图所示)，并且在相对于图3A所示的透视图进出页面的位置进一步包覆半导体鳍状物302的上部区域302A。在实施例中，半导体鳍状物302的上部区域302A可以进一步包括再生长的源极区或漏极区。在示例性实施例中，半导体鳍状物302的上部区域302A还包括第一外延N型硅区域314，留下半导体鳍状物302的上部区域302A的剩余半导体区域(例如硅区域)316。
尽管未在图3A中描绘，但是如图3B中所示，半导体鳍状物302的下部区域302B与第二多个栅极结构318(例如第二多个NMOS栅极结构)相关联。第二多个栅极结构318中的每一个栅极结构可以包括栅极电极320、栅极电介质层322以及相关联的电介质间隔体。要意识到的是，第二多个栅极结构318在相对于图3A中所示的透视图进出页面的位置包覆半导体鳍状物302的下部区域302B，并且因此，只能在图3B的截面视图中(即在区域318A)可以见到。如图3B中所示，在半导体结构为纳米线结构的具体实施例中，第二多个栅极结构318中的每一个栅极结构进一步在半导体鳍状物302的下部区域302B的下方在位置318B处包覆。然而，在另一个实施例中，在鳍状物结构为块状鳍状物结构或以其它方式耦合到下方衬底的情况下，不包括第二多个栅极结构318中的每一个栅极结构的部分318B，以便形成三栅极状结构。
再次参考图3A，在实施例中，半导体鳍状物302的下部区域302B可以进一步包括再生长的源极区或漏极区。在示例性实施例中，半导体鳍状物302的下部区域302B还包括外延N型硅区域326，留下半导体鳍状物302的下部区域302B的剩余半导体区域(例如硅区域)328。
在实施例中，第一多个栅极结构306中的每一个栅极结构形成在与第二多个栅极结构318中对应的一个栅极结构相同的沟槽中，但是竖直地位于第二多个栅极结构318中对应的一个栅极结构上方。在一个这样的实施例中，第一多个栅极结构306中的每一个栅极结构具有相同的导电类型(例如，N型)并通过绝缘层324与第二多个栅极结构318中对应的一个栅极结构隔离，如图3B中所描绘的。
再次参考图3A和3B，在实施例中，诸如背侧接线和堆叠在半导体器件的层之间的接线之类的接线考虑因素必须考虑到使单个鳍状物的器件一起形成电路元件。在一个这样的实施例中，第一导电接触部330接触第一上部区域314以形成到第一反相器元件的连接。第二导电接触部332接触第一下部区域326以形成到第二反向器元件的连接。第三导电接触部334接触第二上部区域314以形成第一位线接触部。最后，第四导电接触部336接触第二下部区域326以形成第二位线接触部。因此，在单个鳍状物302上制造整个传输门结构。
要意识到的是，当前的解决方案涉及降低多晶硅间距和鳍状物间距，这给工艺技术带来了极大的约束，从而在更小的尺寸上蚀刻/沉积/并执行光刻。相比之下，本文所述的实施例允许晶体管密度增加而无需间距缩放。实施例可以涉及将这种方法应用于AND门(例如，图4A和4B)、OR门(例如，图5A和5B)、NAND架构(例如，图6A、6B、7A和7B)、NOR架构(例如，，图8A-8D)、反相器(例如，图2A和2B)、SRAM单元(例如，图2A、2B、3A和3B)和其它随机逻辑部件。
在可以使用单个鳍状物制造的电路元件的第三示例中，图4A和4B示出了根据本发明的实施例的使用单个半导体鳍状物结构制造的AND门电路元件的截面视图。图4A是通过栅极结构并沿着鳍状物结构截取的截面视图。图4B是通过鳍状物结构并沿着栅极结构截取的截面视图。
参考图4A，半导体鳍状物402可以被视为竖直地分成为上部区域402A和下部区域402B。在一个实施例中，半导体鳍状物402的上部区域402A和下部区域402B被诸如氧化硅层或其它绝缘氧化物层或氮化硅层之类的绝缘层404分开。根据用于制造结构的集成方案，绝缘层404可以包括不同绝缘材料的区域404A和404B，其示例将在下面更详细地描述。
第一多个栅极结构406(例如NMOS栅极结构)被包括在半导体鳍状物402的上部区域402A的上方。第一多个栅极结构406中的每一个栅极结构可以包括栅极电极408、栅极电介质层410以及相关联的电介质间隔体412。要意识到的是，第一多个栅极结构406从半导体鳍状物402的上部区域402A的顶部延伸(如图所示)，并在相对于图4A中所示的透视图进出页面的位置进一步包覆半导体鳍状物402的上部区域402A。在实施例中，半导体鳍状物402的上部区域402A可以进一步包括再生长的源极区或漏极区。在示例性实施例中，半导体鳍状物402的上部区域402A还包括第一外延N型硅区域414，留下半导体鳍状物402的上部区域402A的剩余半导体区域(例如硅区域)416。
尽管未在图4A中描绘，但是如图4B中所示，半导体鳍状物402的下部区域402B与第二多个栅极结构418(例如第二多个NMOS栅极结构)相关联。第二多个栅极结构418中的每一个栅极结构可以包括栅极电极420、栅极电介质层422以及相关联的电介质间隔体。要意识到的是，第二多个栅极结构418在相对于图4A中所示的透视图进出页面的位置包覆半导体鳍状物402的下部区域402B，并且因此，只能在图4B的截面视图中(即在区域418A)可以见到。如图4B中所示，在半导体结构为纳米线结构的具体实施例中，第二多个栅极结构418中的每一个栅极结构进一步在半导体鳍状物402的下部区域402B的下方在位置418B处包覆。然而，在另一个实施例中，在鳍状物结构为块状鳍状物结构或以其它方式耦合到下方衬底的情况下，不包括第二多个栅极结构418中的每一个栅极结构的部分418B，以便形成三栅极状结构。
再次参考图4A，在实施例中，半导体鳍状物402的下部区域402B可以进一步包括再生长的源极区或漏极区。在示例性实施例中，半导体鳍状物402的下部区域402B还包括外延N型硅区域426，留下半导体鳍状物402的下部区域402B的剩余半导体区域(例如硅区域)428。
在实施例中，第一多个栅极结构406中的每一个栅极结构形成在与第二多个栅极结构418中对应的一个栅极结构相同的沟槽中，但是竖直地位于第二多个栅极结构418中对应的一个栅极结构上方。在一个这样的实施例中，第一多个栅极结构406中的每一个栅极结构具有相同的导电类型(例如，N型)并通过绝缘层424与第二多个栅极结构418中对应的一个栅极结构隔离，如图4B中所描绘的。
再次参考图4A和4B，在实施例中，诸如背面接线和堆叠在半导体器件的层之间的接线之类的接线考虑因素必须考虑到使单个鳍状物的器件一起形成电路元件。在一个这样的实施例中，第一导电接触部430接触第一上部区域414和第一下部区域426以形成接触部。第二导电接触部432接触第二上部区域414以形成OUT端子。最后，第三导电接触部434接触第二下部区域426以形成接地(GND)接触部。因此，在单个鳍状物402上制造整个AND门结构。
在可以使用单个鳍状物制造的电路元件的第四示例中，图5A和5B示出了根据本发明的实施例的使用单个半导体鳍状物结构制造的OR门电路元件的截面视图。图5A是通过栅极结构并沿着鳍状物结构截取的截面视图。图5B是通过鳍状物结构并沿着栅极结构截取的截面视图。
参考图5A，半导体鳍状物502可以被视为竖直地分成上部区域502A和下部区域502B。在一个实施例中，半导体鳍状物502的上部区域502A和下部区域502B被诸如氧化硅层或其它绝缘氧化物层或氮化硅层之类的绝缘层504分开。根据用于制造结构的集成方案，绝缘层504可以包括不同绝缘材料的区域504A和504B，其示例将在下面更详细地描述。
第一多个栅极结构506(例如NMOS栅极结构)被包括在半导体鳍状物502的上部区域502A的上方。第一多个栅极结构506中的每一个栅极结构可以包括栅极电极508、栅极电介质层510以及相关联的电介质间隔体512。要意识到的是，第一多个栅极结构506从半导体鳍状物502的上部区域502A的顶部延伸(如图所示)，并在相对于图5A中所示的透视图进出页面的位置进一步包覆半导体鳍状物502的上部区域502A。在实施例中，半导体鳍状物502的上部区域502A可以进一步包括再生长的源极区或漏极区。在示例性实施例中，半导体鳍状物502的上部区域502A还包括第一外延N型硅区域514，留下半导体鳍状物502的上部区域502A的剩余半导体区域(例如硅区域)516。
尽管未在图5A中描绘，但是如图5B中所示，半导体鳍状物502的下部区域502B与第二多个栅极结构518(例如第二多个NMOS栅极结构)相关联。第二多个栅极结构518中的每一个栅极结构可以包括栅极电极520、栅极电介质层522以及相关联的电介质间隔体。要意识到的是，第二多个栅极结构518在相对于图5A中所示的透视图进出页面的位置包覆半导体鳍状物502的下部区域502B，并且因此，只能在图5B的截面视图中(即在区域518A)可以见到。如图5B中所示，在半导体结构为纳米线结构的具体实施例中，第二多个栅极结构518中的每一个栅极结构在位置518B进一步包覆半导体鳍状物502的下部区域502B的下方。然而，在另一个实施例中，在鳍状物结构为块状鳍状物结构或以其它方式耦合到下方衬底的情况下，不包括第二多个栅极结构518中的每一个栅极结构的部分518B，以便形成三栅极状结构。
再次参考图5A，在实施例中，半导体鳍状物502的下部区域502B可以进一步包括再生长的源极区或漏极区。在示例性实施例中，半导体鳍状物502的下部区域502B还包括外延N型硅区域526，留下半导体鳍状物502的下部区域502B的剩余半导体区域(例如硅区域)528。
在实施例中，第一多个栅极结构506中的每一个栅极结构形成在与第二多个栅极结构518中对应的一个栅极结构相同的沟槽中，但是竖直地位于第二多个栅极结构518中对应的一个栅极结构上方。在一个这样的实施例中，第一多个栅极结构506中的每一个栅极结构具有相同的导电类型(例如，N型)并通过绝缘层524与第二多个栅极结构518中对应的一个栅极结构隔离，如图5B中所描绘的。
再次参考图5A和5B，在实施例中，诸如背面接线和堆叠在半导体器件的层之间的接线之类的接线考虑因素必须考虑到使单个鳍状物的器件一起形成电路元件。在一个这样的实施例中，第一导电接触部530接触第一上部区域514和第一下部区域526。第二导电接触部532接触第二上部区域514和第二下部区域526。因此，在单个鳍状物502上制造整个OR门结构。
NAND门架构可以被划分为两个并联PMOS(例如，图6A和6B)，其输出节点连接到两个串联NMOS(例如，图7A和7B)，如下所述。
在可以使用单个鳍状物制造的电路元件的第五示例中，图6A和6B示出了根据本发明的实施例的基于使用单个半导体鳍状物结构制造的作为NAND门电路元件的部件的两个并联PMOS器件的电路元件的截面视图。图6A是通过栅极结构并沿鳍状物结构截取的截面视图。图6B是通过鳍状物结构并沿着栅极结构截取的截面视图。
参考图6A，半导体鳍状物602可以被视为竖直地分开成上部区域602A和下部区域602B。在一个实施例中，半导体鳍状物602的上部区域602A和下部区域602B被诸如氧化硅层或其它绝缘氧化物层或氮化硅层之类的绝缘层604分开。半导体鳍状物602可以进一步设置在诸如氧化物层之类的绝缘层603上，如图6A中所描绘的。
第一多个PMOS栅极结构606被包括在半导体鳍状物602的上部区域602A的上方。第一多个PMOS栅极结构606中的每一个栅极结构可以包括栅极电极608、栅极电介质层610以及相关联的电介质间隔体612。要意识到的是，第一多个PMOS栅极结构606从半导体鳍状物602的上部区域602A的顶部延伸(如图所示)，并在相对于图6A中所示的透视图进出页面的位置进一步包覆半导体鳍状物602的上部区域602A。
尽管未在图6A中示出，但是如图6B中所示，半导体鳍状物602的下部区域602B与第二多个PMOS栅极结构618相关联。第二多个PMOS栅极结构618中的每一个栅极结构可以包括栅极电极620、栅极电介质层622以及相关联的电介质间隔体。要意识到的是，第二多个PMOS栅极结构618在相对于图6A中所示的透视图进出页面的位置包覆半导体鳍状物602的下部区域602B，并且因此，只能在图6B的截面视图中(即在区域618A)可以见到。如图6B中所示，在半导体结构为纳米线结构的具体实施例中，第二多个PMOS栅极结构618中的每一个栅极结构进一步在半导体鳍状物602的下部区域602B的下方在位置618B处包覆。然而，在另一个实施例中，在鳍状物结构为块状鳍状物结构或以其它方式耦合到下方衬底或氧化物层603的情况下，不包括第二多个PMOS栅极结构618中的每一个栅极结构的部分618B，以便形成三栅极状结构。
再次参考图6A，在实施例中，半导体鳍状物602的上部区域602A和下部区域602B可以进一步包括再生长的源极区或漏极区。在示例性实施例中，半导体鳍状物602的上部区域602A和下部区域602B还包括外延P型硅锗区域626，留下半导体鳍状物602的剩余半导体区域(例如硅区域)628。
在实施例中，第一多个PMOS栅极结构606中的每一个栅极结构形成在与第二多个PMOS栅极结构618中对应的一个栅极结构相同的沟槽中，但是竖直地位于第二多个PMOS栅极结构618中对应的一个栅极结构上方。在一个这样的实施例中，第一多个PMOS栅极结构606中的每一个栅极结构通过绝缘层624与第二多个PMOS栅极结构618中对应的一个栅极结构隔离，如图6B中所描绘。
再次参考图6A和6B，在实施例中，诸如背面接线和堆叠在半导体器件的层之间的接线之类的接线考虑因素必须考虑到使单个鳍状物的器件一起形成电路元件。在一个这样的实施例中，第一导电接触部630接触第一外延P型硅锗区域626以形成Vcc接触部。第二导电接触部632接触第二外延P型硅锗区域626以形成Vout接触部。
在可以使用单个鳍状物制造的电路元件的第六示例中，图7A和7B示出了根据本发明的实施例的基于使用单个半导体鳍状物结构制造的作为用于与图6A和6B的两个并联PMOS器件耦合的NAND门电路元件的部件的两个串联NMOS器件的电路元件的截面视图。图7A是通过栅极结构并沿着鳍状物结构截取的截面视图。图7B是通过鳍状物结构并沿着栅极结构截取的截面视图。
参考图7A，半导体鳍状物702可以被视为竖直地分开成上部区域702A和下部区域702B。在一个实施例中，半导体鳍状物702的上部区域702A和下部区域702B被诸如氧化硅层或其它绝缘氧化物层或氮化硅层之类的绝缘层704分开。半导体鳍状物702可以进一步设置在诸如氧化物层之类的绝缘层703上，如图7A中所描绘的。
第一多个NMOS栅极结构706被包括在半导体鳍状物702的上部区域702A的上方。第一多个NMOS栅极结构706中的每一个栅极结构可以包括栅极电极708、栅极电介质层710以及相关联的电介质间隔体712。要意识到的是，第一多个NMOS栅极结构706从半导体鳍状物702的上部区域702A的顶部延伸(如图所示)，并在相对于图7A中所示的透视图进出页面的位置进一步包覆半导体鳍状物702的上部区域702A。
尽管未在图7A中示出，但是如图7B中所示，半导体鳍状物702的下部区域702B与第二多个NMOS栅极结构718相关联。第二多个NMOS栅极结构718中的每一个栅极结构可以包括栅极电极720、栅极电介质层722以及相关联的电介质间隔体。要意识到的是，第二多个NMOS栅极结构718在相对于图7A中所示的透视图进出页面的位置包覆半导体鳍状物702的下部区域702B，并且因此，只能在图7B的截面视图中(即在区域718A)可以见到。如图7B中所示，在半导体结构为纳米线结构的具体实施例中，第二多个NMOS栅极结构718中的每一个栅极结构进一步在半导体鳍状物702的下部区域702B的下方在位置718B处包覆。然而，在另一个实施例中，在鳍状物结构为块状鳍状物结构或以其它方式耦合到下方衬底或氧化物层703的情况下，不包括第二多个NMOS栅极结构718中的每一个栅极结构的部分718B，以便形成三栅极状结构。
再次参考图7A，在实施例中，半导体鳍状物702的上部区域702A和下部区域702B可以进一步包括再生长的源极区或漏极区。在示例性实施例中，半导体鳍状物702的上部区域702A和下部区域702B还包括外延N型硅区域726，留下半导体鳍状物702的剩余半导体区域(例如硅区域)728。此外，仅在半导体鳍状物702的上部区域702A中形成上部外延N型硅区域727A，而仅在半导体鳍状物702的下部区域702B中形成下部外延N型硅区域727B。绝缘层部分704B将上部外延N型硅区域727A与下部外延N型硅区域727B分开。
在实施例中，第一多个NMOS栅极结构706中的每一个栅极结构形成在与第二多个NMOS栅极结构718中对应的一个栅极结构相同的沟槽中，但是竖直地位于第二多个NMOS栅极结构718中对应的一个栅极结构上方。在一个这样的实施例中，第一多个NMOS栅极结构706中的每一个栅极结构通过绝缘层724与第二多个NMOS栅极结构718中对应的一个栅极结构隔离，如图7B中所描绘的。
再次参考图7A和7B，在实施例中，诸如背面接线和堆叠在半导体器件的层之间的接线之类的接线考虑因素必须考虑到使单个鳍状物的器件一起形成电路元件。在一个这样的实施例中，第一导电接触部730接触外延N型硅区域726。第二导电接触部732接触下部外延N型硅区域727B以形成Vout接触部。第三导电接触部734接触上部外延N型硅区域727A以形成接地(GND)接触部。
以类似于NAND架构的方式，NOR门架构可以被划分为两个并联NMOS(例如，图8A和8B)，其输出连接到两个串联PMOS(例如，图8C和8D)的输出，如下所述。
在可以使用单个鳍状物制造的电路元件的第七示例中，图8A和8B示出了根据本发明的实施例的基于使用单个半导体鳍状物结构制造的作为NOR门电路元件的部件的两个并联NMOS器件的电路元件的截面视图。图8A是通过栅极结构并沿着鳍状物结构截取的截面视图。图8B是通过鳍状物结构并沿着栅极结构截取的截面视图。
参考图8A，半导体鳍状物802可以被视为竖直地分开成上部区域802A和下部区域802B。在一个实施例中，半导体鳍状物802的上部区域802A和下部区域802B被诸如氧化硅层或其它绝缘氧化物层或氮化硅层之类的绝缘层804分开。半导体鳍状物802可以进一步设置在诸如氧化物层之类的绝缘层803上，如图8A中所描绘的。
第一多个NMOS栅极结构806被包括在半导体鳍状物802的上部区域802A的上方。第一多个NMOS栅极结构806中的每一个栅极结构可以包括栅极电极808、栅极电介质层810以及相关联的电介质间隔体812。要意识到的是，第一多个NMOS栅极结构806从半导体鳍状物802的上部区域802A的顶部延伸(如图所示)，并在相对于图8A中所示的透视图进出页面的位置进一步包覆半导体鳍状物802的上部区域802A。
尽管未在图8A中描绘，但是如图8B所中示，半导体鳍状物802的下部区域802B与第二多个NMOS栅极结构818相关联。第二多个NMOS栅极结构818中的每一个栅极结构可以包括栅极电极820、栅极电介质层822以及相关联的电介质间隔体。要意识到的是，第二多个NMOS栅极结构818在相对于图8A中所示的透视图进出页面的位置包覆半导体鳍状物802的下部区域802B，并且因此，只能在图8B的截面视图中(即在区域818A)可以见到。如图8B中所示，在半导体结构为纳米线结构的具体实施例中，第二多个NMOS栅极结构818中的每一个栅极结构进一步在半导体鳍状物802的下部区域802B的下方在位置818B处包覆。然而，在另一个实施例中，在鳍状物结构为块状鳍状物结构或以其它方式耦合到下方衬底或氧化物层803的情况下，不包括第二多个NMOS栅极结构818中的每一个栅极结构的部分818B，以便形成三栅极状结构。
再次参考图8A，在实施例中，半导体鳍状物802的上部区域802A和下部区域802B可以进一步包括再生长的源极区或漏极区。在示例性实施例中，半导体鳍状物802的上部区域802A和下部区域802B还包括外延N型硅区域826，留下半导体鳍状物802的剩余半导体区域(例如硅区域)828。
在实施例中，第一多个NMOS栅极结构806中的每一个栅极结构形成在与第二多个NMOS栅极结构818中对应的一个栅极结构相同的沟槽中，但是竖直地位于第二多个NMOS栅极结构818中对应的一个栅极结构上方。在一个这样的实施例中，第一多个NMOS栅极结构806中的每一个栅极结构通过绝缘层824与第二多个NMOS栅极结构818中对应的一个栅极结构隔离，如图8B中所描绘的。
再次参考图8A和8B，在实施例中，诸如背面接线和堆叠在半导体器件的层之间的接线之类的接线考虑因素必须考虑到使单个鳍状物的器件一起形成电路元件。在一个这样的实施例中，第一导电接触部830接触第一外延N型硅区域826以形成接地(GND)接触部。第二导电接触部832接触第二外延N型硅区域826以形成Vout接触部。要意识到的是，根据如何确定输送电力，接触部可以从器件的顶部或底部制成。
在可以使用单个鳍状物制造的电路元件的第八示例中，图8C和8D示出了根据本发明的实施例的基于使用单个半导体鳍状物结构制造的作为用于与图8A和8B的两个并联NMOS器件耦合的NOR门电路元件的部件的两个串联PMOS器件的电路元件的截面视图。图8C是通过栅极结构并沿着鳍状物结构截取的截面视图。图8D是通过鳍状物结构并沿着栅极结构截取的截面视图。
参考图8C，半导体鳍状物852可以被视为竖直地分开成上部区域852A和下部区域852B。在一个实施例中，半导体鳍状物852的上部区域852A和下部区域852B被诸如氧化硅层或其它绝缘氧化物层或氮化硅层之类的绝缘层854分开。半导体鳍状物852可以进一步设置在诸如氧化物层的绝缘层853上，如图8C中所描绘的。
第一多个PMOS栅极结构856被包括在半导体鳍状物852的上部区域852A的上方。第一多个PMOS栅极结构856中的每一个栅极结构可以包括栅极电极858、栅极电介质层860以及相关联的电介质间隔体862。要意识到的是，第一多个PMOS栅极结构856从半导体鳍状物852的上部区域852A的顶部延伸(如图所示)，并在相对于图8C中所示的透视图进出页面的位置进一步包覆半导体鳍状物852的上部区域852A。
尽管未在图8C中描绘，但是如图8D中所示，半导体鳍状物852的下部区域852B与第二多个PMOS栅极结构868相关联。第二多个PMOS栅极结构868中的每一个栅极结构可以包括栅极电极870、栅极电介质层872以及相关联的电介质间隔体。要意识到的是，第二多个PMOS栅极结构868在相对于图8C中所示的透视图进出页面的位置包覆半导体鳍状物852的下部区域852B，并且因此，只能在图8D的截面视图中(即在区域868A)可以见到。如图8D中所示，在半导体结构为纳米线结构的具体实施例中，第二多个PMOS栅极结构868中的每一个栅极结构进一步在半导体鳍状物852的下部区域852B的下方在位置868B处包覆。然而，在另一个实施例中，在鳍状物结构为块状鳍状物结构或以其它方式耦合到下方衬底或氧化物层853的情况下，不包括第二多个PMOS栅极结构868中的每一个栅极结构的部分868B，以便形成三栅极状结构。
再次参考图8C，在实施例中，半导体鳍状物852的上部区域852A和下部区域852B可以进一步包括再生长的源极区或漏极区。在示例性实施例中，半导体鳍状物852的上部区域852A和下部区域852B还包括外延P型硅锗区域876，留下半导体鳍状物852的剩余半导体区域(例如硅区域)878。此外，仅在半导体鳍状物852的上部区域852A中形成上部外延P型硅锗区域877A，而仅在半导体鳍状物852的下部区域852B中形成下部外延P型硅锗区域877B。绝缘层部分854B将上部外延P型硅锗区域877A与下部外延P型硅锗区域877B分开。
在实施例中，第一多个PMOS栅极结构856中的每一个栅极结构形成在与第二多个PMOS栅极结构868中对应的一个栅极结构相同的沟槽中，但是竖直地位于第二多个PMOS栅极结构868中对应的一个栅极结构上方。在一个这样的实施例中，第一多个PMOS栅极结构856中的每一个栅极结构通过绝缘层874与第二多个PMOS栅极结构868中对应的一个栅极结构隔离，如图8D中所描绘的。
再次参考图8C和8D，在实施例中，诸如背面接线和堆叠在半导体器件的层之间的接线之类的接线考虑因素必须考虑到使单个鳍状物的器件一起形成电路元件。在一个这样的实施例中，第一导电接触部880接触外延P型硅锗区域876。第二导电接触部882接触下部外延P型硅锗区域877B以形成Vcc接触部。第三导电接触部884接触上部外延P型硅锗区域877A以形成Vout接触部。要意识到的是，根据如何确定输送电力，接触部可以从器件的顶部或底部制成。
在另一方面，为了制造电路元件而不是每个对应鳍状物的单个晶体管，在实施例中，需要为每个鳍状物隔离两个晶体管。然后可以在底部晶体管中限定尖端和源极区/漏极区，然后在底部晶体管中形成接触部。随后，执行底部晶体管与顶部晶体管的隔离。然后为顶部晶体管形成尖端和源极区/漏极区。随后，制造用于底部和顶部晶体管的金属栅极，并且形成与顶部晶体管的接触部。顶部晶体管的接触部形成也可以在形成顶部和底部晶体管的金属栅极之后执行。在示例性实施例中，图9-20示出了根据本发明的实施例的用于制造反相器结构(图9-20中的每个图的左手侧)和传输门结构(图9-20中的每个图的右手侧)的各种操作的截面视图。
参考图9，在反相器电路元件的制造操作中，900是通过栅极结构并沿着鳍状物结构截取的截面视图，并且902是通过鳍状物结构的源极区/漏极区截取的截面视图。在传输门电路元件的制造操作中，图904是通过栅极结构并沿鳍状物结构截取的截面视图，并且906是通过鳍状物结构的源极区/漏极区截取的截面视图。
参考图9的部分(a)，半导体鳍状物910包括下部硅层912和上部硅层914。下部硅层912通过硅锗层916与上部硅层914分开。多个虚设栅结构918形成在半导体鳍状物910之上，多个虚设栅极结构918中的每一个栅极结构之间具有源极/漏极位置920。多个虚设栅极结构918中的每一个栅极结构可以包括虚设栅极电介质层922和虚设栅极电极924，如图9中所描绘的。
半导体鳍状物910的形成可以以均厚硅/SiGe/硅层的起始结构开始，然后将其蚀刻以提供鳍状物结构。可以相邻于蚀刻的鳍状物叠置体的下部区域形成浅沟槽隔离氧化物。多个虚设栅极结构918可以形成进出页面的格栅图案，并且图案化可以包括间距减半或间距四等分图案化。另外，要意识到的是，多个虚设栅极结构918从半导体鳍状物910的上部硅层914的顶部延伸(如图所示)，并在相对于900和904中所示的透视图进出页面的位置处进一步包覆半导体鳍状物910的上部硅层914、下部硅层912和硅锗层916。
参考图9的部分(b)，去除半导体鳍状物910的硅锗层916的区域926。区域926与源极/漏极位置920相对应。半导体鳍状物910的硅锗层916的区域926可以使用针对硅的蚀刻有选择性的蚀刻工艺来去除。
参考图10，相邻于多个虚设栅极结构918中的每一个栅极结构的侧壁形成电介质间隔体1000。可以通过首先在图9的部分(b)的结构上形成共形电介质层，并且然后各向异性蚀刻共形电介质层来制造电介质间隔体1000。在实施例中，电介质材料保留在硅锗层916的去除的区域926中以形成电介质区域1002，如图10中所描绘的。
参考图11，执行竖直底切蚀刻以从源极/漏极位置920去除半导体鳍状物910的部分以形成底切区域100。底切特征的宽度可以取决于最终在底切区域1100中形成N型还是P型半导体区域。
参考图12，外延半导体区域1200形成在图11的结构的底切区域1100中。外延区域可以是N型(例如N型硅)或P型(例如P型硅锗)区域，这取决于所需的结构布置。要意识到的是，如SAGE类型工艺中所使用的，从鳍状物到鳍状物的生长可以由隔离壁1202限制。
参考图13，深蚀刻图12的结构的外延半导体区域1200以形成下部外延源极区/漏极区1300。随后，电介质间隔体1302形成在下部外延源极区/漏极区1300的上方。在实施例中，下部外延源极区/漏极区1300被形成为半导体鳍状物910的下部硅层912的高度或低于其高度。电介质间隔体1302可以是牺牲性的，并且可以用于最终制造自对准的接触部，如下所述。
参考图14，沟槽接触部1400形成到图13的结构的下部外延源极区/漏极区1300中并且形成在电介质间隔体1302内。在实施例中，沟槽接触部1400最终提供与针对半导体鳍状物910的下部部分912制造的下部晶体管的接触部。
参考图15，使图14的结构的沟槽接触部1400凹陷以提供下部接触部1500。此外，可以在该阶段去除电介质间隔体1302，如图15中所描绘的。
参考图16，然后在图15的结构的下部接触部1500和下部外延源极区/漏极区1300上形成隔离氧化物层1600。在实施例中，隔离氧化物层1600使用氧化物填充、凹陷和湿法清洁处理方案来形成。在实施例中，隔离氧化物层1600的顶部大致与半导体鳍状物910的硅锗层916的顶部处于同一水平。在实施例中，隔离氧化物层1600最终用于隔离对应的底部和顶部晶体管。
参考图17的反相器结构部分，上部硅层914被底切以形成横向凹陷的上部硅层部分914'。然后执行上部源极区/漏极区1700的外延生长。在实施例中，反相器结构的下部晶体管是NMOS器件，并且下部外延源极区/漏极区1300是N型的，例如N型硅区域。在该实施例中，反相器结构的上部晶体管是PMOS器件，并且上部外延源极区/漏极区1700是P型的，例如P型硅锗区域，如图17中所描绘的。
参考图17的传输门部分，执行上部源极区/漏极区1702的外延生长。在实施例中，传输门结构的下部晶体管是NMOS器件，并且下部外延源极区/漏极区1300是N型的，例如N型硅区域。在该实施例中，传输门结构的上部晶体管也是NMOS器件，并且上部外延源极区/漏极区1700是N型的，例如N型硅区域，如图17中所描绘的。
参考图18，然后执行替换栅极工艺。例如，对于反相器结构，可以形成金属栅极1800和高k栅极电介质1802层来代替虚设栅极结构918。同样，对于传输门结构，可以形成金属栅极1804和高k栅极电介质1806层来代替虚设栅极结构918。
在实施例中，通过在图17的结构上形成层间电介质层来执行替换栅极工艺。然后可以将这个层间电介质层向下抛光，以暴露用于去除的多晶硅层(虚设栅极电极924)。在该阶段期间，去除硅锗层916的剩余部分并用氧化物填充材料1810代替，如图18中所描绘的。氧化物填充材料1810最终隔离底部和顶部晶体管。随后，下部晶体管栅极叠置体形成在去除虚设栅极叠置体时形成的沟槽内，这可以涉及栅极材料在半导体鳍状物910的任一侧(即，图18中所示的透视图进出页面)上的沉积并凹陷到大致下部硅层912的水平。
然后可以在下部晶体管栅极材料叠置体的上方形成顶部晶体管栅极材料叠置体。在实施例中，在反相器结构的情况下，顶部晶体管栅极材料叠置体具有与下部晶体管栅极材料叠置体的导电类型相反的导电类型。在另一个实施例中，在传输门结构的情况下，顶部晶体管栅极材料叠置体具有与下部晶体管栅极材料叠置体的导电类型相同的导电类型。在任一情况下，在实施例中，在相同的栅极沟槽内，在下部晶体管栅极材料叠置体与顶部晶体管栅极材料叠置体之间形成隔离层。顶部晶体管栅极叠置体的一部分被示出为反相器结构的1800/1802和传输门结构的1804/1806。要意识到的是，在半导体鳍状物910的任一侧(即，图18中所示的透视图进出页面)上，顶部晶体管栅极叠置体的附加部分也形成为大致处于上部硅层914的下部水平的水平。
参考图19，然后形成电介质间隔体1900。可以通过首先沉积均厚膜，然后进行接触光刻以打开要连接顶部和底部晶体管的区域来形成电介质间隔体1900。然后可以执行间隔体干法蚀刻以形成电介质间隔体1900。另外，在选择的位置中，然后可以执行外延半导体干法蚀刻(例如，对于区域1700之一)，以延伸顶部和底部晶体管要电连接的接触区域1902。。
参考图20，然后形成上部接触部2000。在一个实施例中，如图20的反相器结构的情况一样，上部接触部的一个接触部2002电连接到下部接触部1500中的一个接触部。可以通过剥离光致抗蚀剂，接着进行均厚接触部蚀刻制造方案，以在顶部和底部晶体管之间形成所需的源极/漏极连接来制造上部接触部。
类似地，使用两个鳍状物的NAND门制造可以通过将鳍状物1上的两个并联PMOS(例如，图6A和6B)和鳍状物2上的两个串联NMOS(例如，图7A和7B)连接来形成。要意识到的是，并联PMOS具有在顶部和底部晶体管之间没有连接的单独的源极/漏极。在实施例中，串联NMOS可以由连接在顶部和底部晶体管之间的一个源极/漏极(在左侧或右侧)与在顶部和底部之间隔离的另一个源极/漏极来形成。
在实施例中，NOR门架构可以通过处理并联NMOS晶体管和串联PMOS晶体管而如NAND门架构一样地形成。使用上述过程步骤，可以在单个鳍状物上组合和竖直地制作逻辑门的其它元件、或随机逻辑和时序逻辑的一些元件。此外，将这种方法与器件下方的布线轨迹组合可以在小区域中产生复杂的门。另外，可以通过使用多个鳍状物来增加电路元件的总驱动。
在实施例中，可以替代地使用层转移技术来构造竖直架构，无论是处于整个器件级还是鳍状物级。另外，半导体材料不必需是Si，而根据应用可以是任何适当的半导体材料。例如，图21和22是根据本发明的实施例的表示可以实施以制造鳍状物结构的初始基础叠置体的层转移技术中的各种操作的截面视图。
参考图21，基础叠置体2100包括全部形成在下层基础晶片2110上的第一半导体层2102、第一氧化物层2104、第二半导体层2106和第二氧化物层2108。参考图22，在鳍状物蚀刻之后(如视图2202中所示)，可以制造多个虚设栅极结构2200，并且可以执行如上所述的工艺。在实施例中，基础叠置体2100由He/H2加基于裂纹的层转移或生长产生。
图23示出了根据本发明的实施例的在(a)硅衬底或(b)隐埋氧化物衬底上制造的最终器件的截面视图。参考图23的部分(a)，左侧器件表示形成在硅衬底2300上的图20的反相器结构。右侧器件表示形成在硅衬底2300上的图20的传输门结构。参考图23的部分(b)，左侧器件表示形成在器件和硅衬底2304之间形成的隐埋氧化物层2302上的图20的反相器结构。右侧器件表示形成在器件和硅衬底2304之间形成的隐埋氧化物层2302上的图20的传输门结构。
图24示出了根据本发明的实施例的用下方布线层制造的最终器件的截面视图。参考图24的左侧器件，示出了图20的反相器结构，其形成在隐埋氧化物层2400上，其中形成有电力线2402和信号线2404。参考图24的右侧器件，示出了图20的反相器结构，其形成在隐埋氧化物层2400上，其中形成有电力线2402和信号线2404。
在其它实施例中，示例性工艺流程涉及在器件的两侧上构造互连件。流程可以是例如IC1级制造之后的层转移、翻转和研磨流程、器件制造之后的注入、器件制造之前的注入中的一种。在实施例中，这种工艺流程意指将从器件叠置体的一侧输送电力，但是如果封装技术可以允许从器件两侧输送电力，则这不是必需的。
在其它实施例中，设计可能需要过孔以从背面连接到正面以用于输送电力或信号。在示例中，图25示出了根据本发明的实施例的从器件的一侧转移到相对侧的电力的示例。参考图25，源极/漏极(S/D)和栅极都可以连接到器件上方或下方的布线。在所示的具体示例中，提供了PMOS S/D2500和NMOS S/D 2502。PMOS S/D 2500和NMOS S/D 2502由电介质2501分开并容纳在氧化物层2503中。PMOS S/D 2500耦合到金属线(Vcc)2504，金属线(Vcc)2504耦合到金属过孔(Vcc)2506。金属过孔2506耦合到附加的过孔2508和Vcc布线2510。过孔2508和Vcc布线2510包括在电介质层2512中。电介质层2512中还包括VSS线2514和信号线2516以及过孔2518配对。上部电介质层2520包括信号线2522。
在实施例中，通过扩展上述技术或使用层转移技术，通过竖直地集成多于两个晶体管可以进一步增强总芯片面积缩放。在示例中，图26示出了根据本发明的实施例的在器件层之间具有互连布线的竖直集成的单个鳍状物元件的截面视图。参考图26，第一器件层2600和第二器件层2602(例如，具有栅极2602A和鳍状物2602B)是竖直结构，例如如上所述的结构。一个或多个金属化层2604位于器件层之间，一个或多个金属化层2606位于上方，并且一个或多个金属化层2608位于下方。每个金属化层可以包括层间电介质(ILD)层2610、金属线2612、过孔2614和蚀刻停止层2616。特定的布线可以包括到S/D的接触部2620、到栅极的接触部2622以及背面到正面过孔2624。在实施例中，可以使用层转移技术来制造这种架构。
图27示出了根据本发明的实施例的用于将上述原理扩展到四器件结构技术的方法。参考图27的部分(a)，基本叠置体2700包括第一硅层2702、第一硅锗层2704、第二硅层2706、第二硅锗层2708、第三硅层2710、第三硅锗层2712、第四硅层2714和第四硅锗层2716，其全部形成在下方基础晶片2718上。参考图27的部分(b)，在鳍状物蚀刻之后(如视图2750中所示)，硅锗层2704、2708、2712和2716被氧化物材料2728代替，例如通过替换栅极工艺。随后，可以制造永久性栅极结构2730。要意识到的是，叠置体可以通过生长叠置体(如上所述)或使用层转移来构建叠置体来制造。
要意识到的是，由上述示例性处理方案产生的结构可以以相同或相似的形式用于后续处理操作以完成电路元件制造。作为完成的器件的示例，图28A和28B分别示出了根据本发明的实施例的具有竖直架构和自对准栅极边缘隔离的非平面半导体器件的截面视图和平面视图(沿着截面视图的a-a'轴截取的)。
参考图28A，半导体结构或器件2800包括从衬底2802形成的并且位于隔离区域2806内的非平面有源区域(例如，包括突出鳍状物部分2804和子鳍状物区域2805的鳍状物结构)。栅极结构2808设置在非平面有源区域的突出部分2804之上以及隔离区域2806的一部分之上。如图所示，栅极结构2808包括栅极电极2850和栅极电介质层2852。在一个实施例中，尽管未示出，但栅极结构2808还可以包括电介质盖层。栅极结构2808由自对准栅极边缘隔离结构2820分开。局部互连2854将相邻的栅极结构2808耦合。从该透视图还可以看到栅极接触部2814以及上覆栅极接触部过孔2816以及上覆金属互连2860，所有这些都设置在层间电介质叠置体或层2870中。同样从图28A的透视图看出，在一个实施例中，栅极接触部2814设置在非平面有源区域之上。同样如图28A所描绘的，在突出鳍状物部分2804和子鳍状物区域2805的掺杂剖面之间存在界面2880，虽然其它实施例在这些区域之间的掺杂剖面中不包括这样的界面。
在实施例中，再次参考图28A，突出鳍状物部分2804被分开为上部鳍状物区域和下部鳍状物区域，例如通过氧化物层2899。在实施例中，再次参考图28A，栅极结构2808被分开为上部栅极结构和下部栅极结构，例如，在水平面2898处，其可以表示设置在上部栅极电极区域与下部栅极电极区域之间的P/N结或绝缘层。
参考图28B，栅极结构2808被示出为设置在突出鳍状物部分2804之上，如由自对准栅极边缘隔离结构2820隔离。在该透视图中示出了突出鳍状物部分2804的源极区2804A和漏极区2804B，尽管要理解，这些区域将与沟槽接触部结构交叠。在一个实施例中，源极区2804A和漏极区2804B是突出鳍状物部分2804的原始材料的掺杂部分。在另一个实施例中，突出鳍状物部分2804的材料被去除并用另一种半导体材料替代，例如通过外延沉积。在任一种情况下，源极区2804A和漏极区2804B可以在电介质层2806的高度下方延伸，即进入子鳍状物区域2805。
在实施例中，半导体结构或器件2800是非平面器件，例如但不限于finFET或三栅极器件。在这种实施例中，对应的半导体沟道区由三维体组成或形成在三维体中。在一个这样的实施例中，栅极结构2808包围三维体的至少顶表面和一对侧壁。
衬底2802可以由能够经受制造工艺并且电荷可以在其中迁移的半导体材料组成。在实施例中，衬底2802是由掺杂有电荷载流子(例如但不限于磷、砷、硼或其组合)的晶体硅、硅/锗或锗层组成的块状衬底，以形成有源区2804。在一个实施例中，块状衬底2802中硅原子的浓度大于97％。在另一个实施例中，块状衬底2802由在不同晶体衬底上生长的外延层组成，例如，在硼掺杂的块状硅单晶衬底上生长的硅外延层。块状衬底2802可以替代地由Ⅲ-Ⅴ族材料组成。在实施例中，块状衬底2802由Ⅲ-Ⅴ族材料构成，例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓、或其组合。在一个实施例中，块状衬底2802由Ⅲ-Ⅴ族材料组成，并且电荷-载流子掺杂剂杂质原子是例如但不限于碳、硅、锗、氧、硫、硒或碲的原子。
隔离区域2806可以由适合于将永久性栅极结构的部分与下方块状衬底最终电隔离或有助于隔离，或隔离形成在下方块状衬底内的有源区域(例如隔离鳍状物有源区域)的材料组成。例如，在一个实施例中，隔离区域2806由电介质材料组成，例如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
自对准栅极边缘隔离结构2820可以由适于将永久性栅极结构的部分彼此最终电隔离或有助于隔离的材料组成。例如，在一个实施例中，隔离区域2806由例如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅的电介质材料组成。
栅极结构2808可以由栅极电极叠置体组成，并且可以由竖直堆叠的栅极叠置体组成，其包括栅极电介质层2852和栅极电极层2850。在实施例中，栅极电极叠置体的栅极电极由金属栅极组成，并且栅极电介质层由高K材料组成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌锌酸铅或其组合组成。而且，一部分栅极电介质层可以包括本征氧化物层，其由衬底2802的顶部几层形成。在实施例中，栅极电介质层由高k顶部和由半导体材料的氧化物组成的下部组成。在一个实施例中，栅极电介质层由氧化铪的顶部和氧化硅或氮氧化硅的底部组成。
在一个实施例中，栅极电极由金属层组成，例如但不限于，金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍、或导电金属氧化物。在一个特定实施例中，栅极电极由形成在金属功函数设定层上方的非功函数设定填充材料组成。
与栅极电极叠置体相关联的间隔体由适合于将永久性栅极结构与相邻导电接触部(例如自对准接触部)最终电隔离或有助于隔离的材料组成。例如，在一个实施例中，间隔体由诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅的电介质材料组成。
局部互连2854、栅极接触部2814以及上覆栅极接触部过孔2816可以由导电材料组成。在实施例中，接触部或过孔中的一个或多个由金属物质组成。金属物质可以是纯金属，例如钨、镍或钴，或者可以是诸如金属-金属合金或金属-半导体合金(例如硅化物材料)的合金。要意识到的是，硬掩模层可以在不是栅极接触部2814所在的位置处设置在局部互连2854上。此外，局部互连2854可以通过光刻图案化制造，或者在其它实施例中可以被制造为自对准互连结构，与自对准栅极边缘隔离结构2820的较高形式对准。
在实施例(尽管未示出)中，提供结构2800涉及形成接触部图案，该接触部图案基本上完全对准现有的栅极图案，同时消除使用具有非常紧密配准预算的光刻步骤。在一个这样的实施例中，这种方法使得能够使用固有高选择性的湿法蚀刻(例如，与常规实施的干法或等离子体蚀刻相比)来产生接触部开口。在实施例中，通过利用现有的栅极图案与接触部插塞光刻操作组合来形成接触部图案。在一个这样的实施例中，该方法能够消除对产生接触部图案的在其它方面关键的光刻操作的需要，如常规方法中使用的。在实施例中，沟槽接触部格栅不是单独图案化的，而是形成在多(栅极)线之间。例如，在一个这样的实施例中，在栅极光栅图案化之后但在栅极光栅切割之前形成沟槽接触部格栅。
此外，栅极结构2808可以通过替换栅极工艺来制造。在这种方案中，可以去除诸如多晶硅或氮化硅柱材料之类的虚设栅极材料，并且用永久性栅极电极材料来代替。在一个这样的实施例中，在该过程中也形成永久性栅极电介质层，与从较早的处理中所承载的相反。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅组成，并通过包括使用SF6的干法蚀刻工艺去除。在另一个实施例中，虚设栅极由多晶硅或非晶硅组成，并通过包括使用NH4OH水溶液或四甲基氢氧化铵的湿法蚀刻工艺去除。在一个实施例中，虚设栅极由氮化硅组成，并通过包括磷酸水溶液的湿法蚀刻去除。
在实施例中，本文描述的一种或多种方法实质上考虑了虚设和替换栅极工艺结合虚设和替换接触部工艺以得到结构2800。在一个这样的实施例中，替换接触部工艺在替换栅极工艺之后执行以允许永久性栅极叠置体的至少一部分的高温退火。例如，在特定的这种实施例中，例如在形成栅极电介质层之后，永久性栅极结构的至少一部分的退火在大于约600摄氏度的温度下执行。在形成永久性接触部之前执行退火。
再次参考图28A，在实施例中，半导体器件具有接触部结构，其接触栅极电极的形成在有源区之上的部分。通常，在(例如，除了)在栅极的有源部分之上和与沟槽接触部过孔相同的层中形成栅极接触部结构(例如过孔)之前，本发明的一个或多个实施例包括首先使用栅极对准沟槽接触工艺。可以实施这个工艺以形成用于半导体结构制造的沟槽接触部结构，例如用于集成电路制造。在实施例中，形成与现有栅极图案对准的沟槽接触图案。相比之下，常规方法通常涉及额外的光刻工艺，其中光刻接触图案与结合选择性接触蚀刻的现有栅极图案紧密配准。例如，常规工艺可以包括利用接触特征的单独图案化进行聚(栅极)格栅的图案化。
图29示出了根据本发明的一个实施方式的计算设备2900。计算设备2900容纳板2902。板2902可以包括多个部件，包括但不限于处理器2904和至少一个通信芯片2906。处理器2904物理且电耦合到板2902。在一些实施方式中，至少一个通信芯片2906也物理且电耦合到板2902。在进一步的实施方式中，通信芯片2906是处理器2904的一部分。
根据其应用，计算设备2900可以包括其它部件，其可以或可以不物理且电耦合到板2902。这些其它部件包括但不限于：易失性存储器(例如，DRAM)、非易失性存储器(例如ROM)、闪速存储器、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等等)。
通信芯片2906实现了无线通信，以用于将数据传送到计算设备2900以及从计算设备2900传送数据。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射来经由非固态介质传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片2906可以实施多个无线标准或协议中的任一个，其包括但不限于：Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及更高代的任何其它无线协议。计算设备2900可以包括多个通信芯片2906。例如，第一通信芯片2906可以专用于近距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片2906可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备2900的处理器2904包括封装在处理器2904内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括一个或多个器件，例如根据本发明的实施例的实施方式构建的MOS-FET晶体管。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，以将该电子数据转变为可以存储在寄存器和/或存储器中的其它电子数据。
通信芯片2906也包括封装在通信芯片2906内的集成电路管芯。根据本发明的实施例的另一个实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如根据本发明的实施例的实施方式构建的MOS-FET晶体管。
在进一步的实施方式中，容纳在计算设备2900中的另一个部件可以包含集成电路管芯，集成电路管芯包括一个或多个器件，例如根据本发明的实施例的实施方式构建的MOS-FET晶体管。
在多个实施方式中，计算设备2900可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码摄像机。在进一步的实施方式中，计算设备2900可以是处理数据的任何其它电子设备。
图30示出了包括本发明的一个或多个实施例的内插件3000。内插件3000是用于将第一衬底3002桥接到第二衬底3004的居间衬底。第一衬底3002可以是例如集成电路管芯。第二衬底3004可以是例如存储器模块、计算机母板或另一集成电路管芯。通常，内插件3000的目的是将连接扩展到更宽的间距或者将连接重新布线成不同的连接。例如，内插件3000可以将集成电路管芯耦合到随后可耦合到第二衬底3004的球栅阵列(BGA)3006。在一些实施例中，第一衬底3002和第二衬底3004附接到内插件3000的相对侧。在其它实施例中，第一衬底3002和第二衬底3004附接到内插件3000的同一侧。并且在另外的实施例中，三个或更多个衬底通过内插件3000的方式相互连接。
内插件3000可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在进一步的实施方式中，内插件可以由交替的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，例如硅、锗、以及其它Ⅲ-Ⅴ族和Ⅳ族材料。
内插件可以包括金属互连3008和过孔3010，包括但不限于穿硅过孔(TSV)3012。内插件3000还可以包括嵌入式器件3014，包括无源器件和有源器件。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。也可以在内插件3000上形成诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件之类的更复杂的器件。根据本发明的实施例，本文公开的装置或过程可以用于制造内插件3000。
因此，本发明的实施例包括用于半导体器件的面积缩放的竖直集成方案和电路元件架构。
在实施例中，一种反相器结构包括竖直地分开为上部区域和下部区域的半导体鳍状物。包括用于控制半导体鳍状物的上部区域的第一多个栅极结构。包括用于控制半导体鳍状物的下部区域的第二多个栅极结构。第二多个栅极结构具有与第一多个栅极结构的导电类型相反的导电类型。
在一个实施例中，鳍状物的上部区域和鳍状物的下部区域由绝缘层分开。
在一个实施例中，第一多个栅极结构和第二多个栅极结构中对应的栅极结构由绝缘层分开。
在一个实施例中，第一多个栅极结构和第二多个栅极结构中对应的栅极结构形成P/N结。
在一个实施例中，第一多个栅极结构是多个PMOS栅极结构，并且第二多个栅极结构是多个NMOS栅极结构。
在一个实施例中，第一多个栅极结构设置在半导体鳍状物的顶表面之上并且沿着半导体鳍状物的上部区域的侧壁设置，并且第二多个栅极结构沿着半导体鳍状物的下部区域的侧壁设置。
在一个实施例中，第二多个栅极结构进一步设置在半导体鳍状物的底表面下方。
在一个实施例中，一种传输门结构包括竖直地分开为上部区域和下部区域的半导体鳍状物。包括用于控制半导体鳍状物的上部区域的第一多个栅极结构。包括用于控制半导体鳍状物的下部区域的第二多个栅极结构。第二多个栅极结构具有与第一多个栅极结构的导电类型相同的导电类型。
在一个实施例中，鳍状物的上部区域和鳍状物的下部区域由绝缘层分开。
在一个实施例中，第一多个栅极结构和第二多个栅极结构中对应的栅极结构由绝缘层分开。
在一个实施例中，第一多个栅极结构是多个NMOS栅极结构，并且第二多个栅极结构是多个NMOS栅极结构。
在一个实施例中，第一多个栅极结构设置在半导体鳍状物的顶表面之上并且沿着半导体鳍状物的上部区域的侧壁设置，并且第二多个栅极结构沿着半导体鳍状物的下部区域的侧壁设置。
在一个实施例中，第二多个栅极结构进一步设置在半导体鳍状物的底表面下方。
在实施例中，一种在单个半导体鳍状物上制造电路元件的方法包括形成半导体鳍状物。该方法还包括将半导体鳍状物竖直地分开为上部区域和下部区域。该方法还包括形成用于控制半导体鳍状物的下部区域的下部多个栅极结构。该方法还包括形成用于控制半导体鳍状物的上部区域的上部多个栅极结构。
在一个实施例中，形成上部多个栅极结构包括形成具有与下部多个栅极结构的导电类型相反的导电类型的多个栅极结构。
在一个实施例中，形成上部多个栅极结构包括形成具有与下部多个栅极结构的导电类型相同的导电类型的多个栅极结构。
在一个实施例中，将半导体鳍状物竖直地分开成上部区域和下部区域包括在半导体鳍状物的上部区域和下部区域之间形成氧化物层。
在一个实施例中，在半导体鳍状物的上部区域和下部区域之间形成氧化物层包括从半导体鳍状物的上部硅层和下部硅层之间选择性地去除硅锗层的一部分。
在一个实施例中，该方法还包括为半导体鳍状物的下部部分形成第一外延源极区和漏极区，以及为半导体鳍状物的上部部分形成第二外延源极区和漏极区，第二外延源极区和漏极区具有与第一外延源极区和漏极区相反的导电类型。
在一个实施例中，该方法还包括为半导体鳍状物的下部部分形成第一外延源极区和漏极区，以及为半导体鳍状物的上部部分形成第二外延源极区和漏极区，第二外延源极区和漏极区具有与第一外延源极区和漏极区相同的导电类型。
在一个实施例中，形成下部多个栅极结构以及形成上部多个栅极结构包括使用替换栅极工艺。

Claims (21)

1.一种反相器结构，包括：
半导体鳍状物，其竖直地分开为上部区域和下部区域；
第一多个栅极结构，其用于控制所述半导体鳍状物的所述上部区域；以及
第二多个栅极结构，其用于控制所述半导体鳍状物的所述下部区域，所述第二多个栅极结构具有与所述第一多个栅极结构的导电类型相反的导电类型，其中，所述第二多个栅极结构与所述第一多个栅极结构隔离，并且不同于所述第一多个栅极结构。
2.根据权利要求1所述的反相器结构，其中，所述鳍状物的所述上部区域和所述鳍状物的所述下部区域由绝缘层分开。
3.根据权利要求1所述的反相器结构，其中，所述第一多个栅极结构和所述第二多个栅极结构中对应的栅极结构由绝缘层分开。
4.根据权利要求1所述的反相器结构，其中，所述第一多个栅极结构和所述第二多个栅极结构中对应的栅极结构形成P/N结。
5.根据权利要求1所述的反相器结构，其中，所述第一多个栅极结构是多个PMOS栅极结构，并且所述第二多个栅极结构是多个NMOS栅极结构。
6.根据权利要求1所述的反相器结构，其中，所述第一多个栅极结构设置在所述半导体鳍状物的顶表面之上并且沿着所述半导体鳍状物的所述上部区域的侧壁设置，并且其中，所述第二多个栅极结构沿着所述半导体鳍状物的所述下部区域的侧壁设置。
7.根据权利要求6所述的反相器结构，其中，所述第二多个栅极结构进一步设置在所述半导体鳍状物的底表面下方。
8.一种传输门结构，包括：
半导体鳍状物，其竖直地分开为上部区域和下部区域；
第一多个栅极结构，其用于控制所述半导体鳍状物的所述上部区域；以及
第二多个栅极结构，其用于控制所述半导体鳍状物的所述下部区域，所述第二多个栅极结构具有与所述第一多个栅极结构的导电类型相同的导电类型，其中，所述第二多个栅极结构与所述第一多个栅极结构隔离，并且不同于所述第一多个栅极结构。
9.根据权利要求8所述的传输门结构，其中，所述鳍状物的所述上部区域和所述鳍状物的所述下部区域由绝缘层分开。
10.根据权利要求8所述的传输门结构，其中，所述第一多个栅极结构和所述第二多个栅极结构中对应的栅极结构由绝缘层分开。
11.根据权利要求8所述的传输门结构，其中，所述第一多个栅极结构是多个NMOS栅极结构，并且所述第二多个栅极结构是多个NMOS栅极结构。
12.根据权利要求8所述的传输门结构，其中，所述第一多个栅极结构设置在所述半导体鳍状物的顶表面之上并且沿着所述半导体鳍状物的所述上部区域的侧壁设置，并且其中，所述第二多个栅极结构沿着所述半导体鳍状物的所述下部区域的侧壁设置。
13.根据权利要求12所述的传输门结构，其中，所述第二多个栅极结构进一步设置在所述半导体鳍状物的底表面下方。
14.一种在单个半导体鳍状物上制造电路元件的方法，所述方法包括：
形成半导体鳍状物；
将所述半导体鳍状物竖直地分开为上部区域和下部区域；
形成用于控制所述半导体鳍状物的所述下部区域的下部多个栅极结构；以及
形成用于控制所述半导体鳍状物的所述上部区域的上部多个栅极结构,其中，所述上部多个栅极结构与所述下部多个栅极结构隔离，并且不同于所述下部多个栅极结构。
15.根据权利要求14所述的方法，其中，形成所述上部多个栅极结构包括形成具有与所述下部多个栅极结构的导电类型相反的导电类型的多个栅极结构。
16.根据权利要求14所述的方法，其中，形成所述上部多个栅极结构包括形成具有与所述下部多个栅极结构的导电类型相同的导电类型的多个栅极结构。
17.根据权利要求14所述的方法，其中，将所述半导体鳍状物竖直地分开为上部区域和下部区域包括在所述半导体鳍状物的所述上部区域和所述下部区域之间形成氧化物层。
18.根据权利要求17所述的方法，其中，在所述半导体鳍状物的所述上部区域和所述下部区域之间形成氧化物层包括从所述半导体鳍状物的上部硅层和下部硅层之间选择性地去除硅锗层的一部分。
19.根据权利要求14所述的方法，进一步包括：
为所述半导体鳍状物的所述下部部分形成第一外延源极区和漏极区；以及
为所述半导体鳍状物的所述上部部分形成第二外延源极区和漏极区，所述第二外延源极区和漏极区具有与所述第一外延源极区和漏极区相反的导电类型。
20.根据权利要求14所述的方法，进一步包括：
为所述半导体鳍状物的所述下部部分形成第一外延源极区和漏极区；以及
为所述半导体鳍状物的所述上部部分形成第二外延源极区和漏极区，所述第二外延源极区和漏极区具有与所述第一外延源极区和漏极区相同的导电类型。
21.根据权利要求14所述的方法，其中，形成所述下部多个栅极结构以及形成所述上部多个栅极结构包括使用替换栅极工艺。
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