KR100625933B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 피모스/엔모스 트랜지스터의 동일한 드레인 전류를 확보하는 인버터의 제조 공정에 관한 것이다. 이를 위해 본 발명은, 버티컬 스택 구조로 적어도 세 개의 핀 활성영역에 형성된 피모스/엔모스 트랜지스터, 상기 피모스/엔모스 트랜지스터의 게이트와 접촉된 입력 금속배선, 상기 피모스 트랜지스터의 네 개의 채널 활성영역과 접촉된 전원전압 금속배선, 상기 엔모스의 두 개의 채널 활성영역과 접촉된 접지 금속배선 및 상기 피모스/엔모스 트랜지스터의 네 개의 채널 활성영역과 접촉된 출력 금속배선을 구비하는 반도체 소자가 제공된다.
또한, 버티컬 스택 구조로 적어도 세 개의 핀 활성영역에 피모스/엔모스 트랜지스터를 형성하는 단계, 상기 피모스/엔모스 트랜지스터의 게이트에 입력 금속배선을 접촉시키는 단계, 상기 피모스 트랜지스터의 네 개의 채널 활성영역에 전원전압 금속배선을 접촉시키는 단계, 상기 엔모스의 두 개의 채널 활성영역에 접지 금속배선을 접촉시키는 단계 및 상기 피모스/엔모스 트랜지스터의 네 개의 채널 활성영역 출력 금속배선을 접촉시키는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
엔모스 트랜지스터, 피모스 트랜지스터, 인버터, 버티컬 스택 구조, 채널 활성영역

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATION OF THE SAME}
도 1은 통상적인 인버터의 등가회로를 나타낸 도면.
도 2는 종래 기술에서의 피모스/엔모스 트랜지스터의 드레인 전류를 나타낸 그래프.
도 3은 본 발명에 따른 인버터를 나타낸 사시도.
도 4는 통상적인 인버터의 등가회로를 나타낸 도면.
도 5a 및 도 5b는 본 발명에 따른 인버터의 제조 공정중, 피모스/엔모스 트랜지스터의 제조 공정을 나타낸 단면도.
도 6a 및 도 6b는 본 발명에 따른 인버터 제조 공정 중, 출력 금속배선의 제조 공정을 나타낸 단면도.
도 7a 내지 도 7c는 본 발명에 따른 인버터 제조 공정 중, 전원전압 금속배선의 제조 공정을 나타낸 단면도.
도 8a 및 도 8b는 본 발명에 따른 인버터의 제조 공정 중, 접지 금속배선의 제조 공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
201 : 제1 절연막 202 : n형 기판
203 : 제2 절연막 204 : p형 기판
206 : 소자분리막 207 : 게이트 전도막
208 : 출력 금속배선 209 : 접지 금속배선
210 : 전원전압 금속배선 211 : 측벽 절연막
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 반도체 소자의 제조 공정에 관한 것으로, 더욱 자세하게는 인버터의 제조 공정에 관한 것이다.
최근 산업 현장에서는 가변 전압 또는 가변 주파수 전력변환 장치로서 인버터가 범용화 되어 있다. 인버터는 전력 변환기의 하나로서 트랜지스터 소자의 고속 스위칭을 통해 직류를 교류로 변환하는 장치로서 널리 알려져 있다.
도 1은 통상적인 인버터의 등가회로를 나타낸 도면이다.
도 1을 참조하면, 피모스(PMOS) 트랜지스터(101)의 게이트와 엔모스(NMOS) 트랜지스터(102)의 게이트가 접지되어 Vin(103)이 되고, 상기 피모스 트랜지스터(101)의 드레인과 상기 엔모스 트랜지스터(102)의 드레인이 접지되어 Vout(106)이 된다.
이어서, 상기 피모스 트랜지스터(101)의 소스에 접지되는 Vdd(104) 및 상기 엔모스 트랜지스터(102)의 소스에 접지되는 Vss(105)가 있다.
종래 기술에서의 피모스 트랜지스터의 드레인 전류(Id, uA/um) 저조(도 2 참조)로 엔모스 트랜지스터와 같이 씨모스(CMOS) 트랜지스터를 구성하게 되는 경우 동일한 피모스 트랜지스터의 선폭(Length)으로는 인버터 특성을 맞출 수 없어 피모스 트랜지스터의 선폭을 늘려 피모스/엔모스 트랜지스터의 드레인 전류 특성을 맞추게 된다.
하지만 상기와 같이 피모스 트랜지스터의 선폭을 늘릴 경우 상기 엔모스 트랜지스터와의 선폭 사이즈를 못마추어 선폭의 균일성을 확보 못한다.
또한, 상기의 피모스/엔모스 트랜지스터의 드레인 전류를 맞추기 위해 반도체 기판의 실리콘(Si) 결정구조를 (100)에서 (110)으로 변경하여 제작하는데, 이는 고비용으로 인한 경제적 문제점이 발생하게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 피모스/엔모스 트랜지스터의 동일한 드레인 전류를 확보하는 인버터의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 버티컬 스택 구조로 적어도 세 개의 핀 활성영역에 형성된 피모스/엔모스 트랜지스터, 상기 피모스/엔모스 트랜지스터의 게이트와 접촉된 입력 금속배선, 상기 피모스 트랜지스터의 네 개의 채널 활성영역과 접촉된 전원전압 금속배선, 상기 엔모스의 두 개의 채널 활성영역과 접촉된 접지 금속배선 및 상기 피모스/엔모스 트랜지스터의 네 개의 채널 활성영역과 접촉된 출력 금속배선을 구비하는 반도체 소자가 제공된다.
또한, 버티컬 스택 구조로 적어도 세 개의 핀 활성영역에 피모스/엔모스 트랜지스터를 형성하는 단계, 상기 피모스/엔모스 트랜지스터의 게이트에 입력 금속배선을 접촉시키는 단계, 상기 피모스 트랜지스터의 네 개의 채널 활성영역에 전원전압 금속배선을 접촉시키는 단계, 상기 엔모스의 두 개의 채널 활성영역에 접지 금속배선을 접촉시키는 단계 및 상기 피모스/엔모스 트랜지스터의 네 개의 채널 활성영역 출력 금속배선을 접촉시키는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 인버터를 나타낸 사시도이고, 도 4는 통상적인 인버터의 등가회로를 나타낸 도면이다.
우선, 도 3을 참조하면, 제1 절연막(201)/피모스 트랜지스터(202)/제2 절연막(203)/엔모스 트랜지스터(204)이 버티컬 스택 구조로 형성되고, 이때, 상기 피모 스 트랜지스터(202) 및 상기 엔모스 트랜지스터(204)의 측벽에 게이트 절연막과 게이트 전도막(208)을 포함한다.
그리고, 상기 피모스 트랜지스터(202) 및 엔모스 트랜지스터(204)의 게이트와 접지되는 입력 금속배선이 형성된다.
계속해서, 상기 피모스 트랜지스터(202) 및 엔모스 트랜지스터(204)의 네 개 면(面)의 드레인과 접지되는 출력 금속배선(208)이 형성되고, 상기 엔모스 트랜지스터(204)의 두 개 면(面)의 소스와 접지되는 접지 금속배선(209)이 형성된다.
계속해서, 상기 피모스 트랜지스터(202)의 네 개 면(面)의 소스와 접지되는 전원전압 금속배선(210)이 형성된다. 이때, 상기 엔모스 트랜지스터(204)와 상기 전원전압 금속배선(210)이 접지되는 것을 방지하기 위한 측벽 절연막(212)이 형성된다.
그리고, 도면 부호 중 (206)은 소자분리막을 뜻한다.
다음으로, 상기 도 3과 도 4를 비교하여 설명하면, 상기 도 4의 피모스 트랜지스터(301)은 상기 도 3의 피모스 트랜지스터(202)에 해당되고, 상기 도 4의 엔모스 트랜지스터(302)는 상기 도 3의 엔모스 트랜지스터(204)에 해당된다.
계속해서, 상기 도 4의 Vin(303)의 배선은 상기 도 3의 피모스 트랜지스터(202) 및 엔모스 트랜지스터(204)의 게이트와 접지되는 입력 금속배선에 해당되고, 상기 도 4의 Vdd(304)의 배선은 도 3의 전원전압 금속배선(210)에 해당된다.
계속해서, 상기 도 4의 Vss(305)의 배선은 상기 도 3의 접지 금속배선(209)에 해당되고, 상기 도 4의 Vout(306)의 배선은 상기 도 3의 출력 금속배선(208)에 해당된다.
도 5a 및 도 5b는 본 발명에 따른 인버터의 제조 공정중, 피모스/엔모스 트랜지스터의 제조 공정을 나타낸 단면도(상기 도 3의 A-A' 단면에 따름)이다.
우선, 도 5a에 도시된 바와 같이, 제1 절연막(201)/n형 기판(202)/제2 절연막(203)/p형 기판(204)의 적층 구조인 SOI 기판을 선택적 식각하여 적어도 세 개인 핀(Fin) 활성영역을 형성한다.
이어서, 상기 핀 활성영역의 양측벽면 게이트 절연막(211)을 형성하고, 상기 핀 활성영역 중 네 개의 면(面)을 덮는 게이트 전도막(207)을 형성한다.
이어서, 상기 게이트 전도막(207)이 형성된 기판 상에 소자분리막(206)을 증착한다. 이때, 상기 소자분리막(206)은 상기 게이트 전도막(207)을 덮는다.
다음으로, 도 5b에 도시된 바와 같이, 상기 소자분리막(206)에 대한 화학적기계적연마(CMP) 공정을 수행하여 상기 게이트 전도막(207)의 상부 표면을 노출시킨다.
이어서, 상기 n형 기판(202)에 p형 불순물을 주입하여 소스/드레인을 형성하고, 상기 p형 기판에 n형 불순물을 주입하여 소스/드레인을 형성한다.
도 6a 및 도 6b는 본 발명에 따른 인버터 제조 공정 중, 출력 금속배선의 제조 공정을 나타낸 단면도(상기 도 3의 B-B'의 단면에 따름)이다.
우선, 도 6a에 도시된 바와 같이, 제1 절연막(201)/n형 기판(202)/제2 절연막(203)/p형 기판(204)의 적층 구조인 SOI 기판을 선택적 식각하여 적어도 세 개인 핀(Fin) 활성영역을 형성한다.
이어서, 상기 도 5a 및 도 5b에서와 같이 피모스/엔모스 트랜지스터를 형성한 후, 상기 소자분리막(206)을 선택적 식각하여 상기 핀 활성영역중 네 개 면(面)을 노출시킨다.
이때, 상기 네 개 면(面)에는 불순물이 주입된 드레인이기 때문에 채널 활성영역과 접촉되는 영역이다. 그리고, 상기 채널 활성영역은 상기 핀 활성영역의 한 개 면(面)인 것이 바람직하다.
다음으로, 도 6b에 도시된 바와 같이, 상기 노출된 핀 활성영역에 출력 금속배선(214)을 형성한다.
이때, 상기 출력 금속배선(214)은 CVD 방식의 텅스텐막인 것이 바람직하다.
도 7a 내지 도 7c는 본 발명에 따른 인버터 제조 공정 중, 전원전압 금속배선의 제조 공정을 나타낸 단면도(도 3의 C-C'의 단면에 따름)이다.
우선, 도 7a에 도시된 바와 같이, 제1 절연막(201)/n형 기판(202)/제2 절연막(203)/p형 기판(204)의 적층 구조인 SOI 기판을 선택적 식각하여 적어도 세 개인 핀(Fin) 활성영역을 형성한다.
이어서, 상기 도 5a 및 도 5b에서와 같이 피모스/엔모스 트랜지스터를 형성한 후, 상기 소자분리막(206)을 선택적 식각하여 상기 핀 활성영역중 네 개 면(面)을 노출시킨다.
이어서, 상기 SOI 기판의 상기 n형 기판(202)과 접지하는 패드 금속층(208)을 형성한다. 이때, 상기 패드 금속층은 상기 도 7b에 형성된 출력 금속배선 형성시 함께 형성되는 것이 바람직하다. 즉, 동일한 물질로, 동일한 공정을 수행하여 형성되는 것이다.
다음으로, 도 7b에 도시된 바와 같이, 상기 p형 기판(204)에 상기 전원전압 금속배선이 접지되는 것을 방지하기 위해 측벽 절연막(212)을 증착한다.
이때, 상기 측벽 절연막은 LPCVD 방식의 질화막으로 두께가 100~200Å인 것이 바람직하다.
다음으로, 도 7c에 도시된 바와 같이, 화학적기계적연마(CMP) 공정을 수행하여 상기 소자분리막(206) 상에 형성된 측벽 절연막(212)을 제거하고, 식각 공정을 수행하여 상기 패드 금속층(208) 상에 형성된 측벽 절연막(212)을 제거한다.
이어서, 상기 패드 금속층(208)과 접촉되는 전원전압 금속배선(210)을 형성한다.
즉, 상기 전원전압 금속배선(210)은 상기 n형 기판(202)에 형성된 피모스 트랜지스터의 소스와 접촉되는 것이다.
도 8a 및 도 8b는 본 발명에 따른 인버터의 제조 공정 중, 접지 금속배선의 제조 공정을 나타낸 단면도(도 3의 D-D'의 단면에 따름)이다.
우선, 도 8a에 도시된 바와 같이, 제1 절연막(201)/n형 기판(202)/제2 절연막(203)/p형 기판(204)의 적층 구조인 SOI 기판을 선택적 식각하여 적어도 세 개인 핀(Fin) 활성영역을 형성한다.
이어서, 상기 도 5a 및 도 5b에서와 같이 피모스/엔모스 트랜지스터를 형성한 후, 상기 소자분리막(206)을 선택적 식각하여 상기 핀 활성영역중 두 개 면(面)을 노출시킨다. 이때, 상기 핀 활성영역 중, 상기 p형 기판(204)만을 노출시키는 것이 바람직하다. 더욱 상세하게는 상기 p형 기판(204)에 형성된 엔모스 트랜지스터의 소스를 노출시키는 것이다.
다음으로, 도 8b에 도시된 바와 같이, 상기 노출된 두 개 면(面)의 상기 엔모스 트랜지스터의 소스와 접지하는 접지 금속배선(209)을 형성한다.
상술한 바와 같이 본 발명에서는 SOI 기판에 핀 활성영역을 형성하고, 상기 핀 활성영역에 피모스/엔모스 트랜지스터가 순차적으로 형성된 버티컬 스택 구조를 형성한다.
이어서, 피모스/엔모스 트랜지스터의 드레인 전류를 동일하게 맞추기 위해 채널 활성영역의 개수를 구분한다. 즉, 상기 피모스 트랜지스터는 네 개 면(面)의 채널 활성영역을 확보하고, 상기 엔모스 트랜지스터는 두 개 면(面)의 채널 활성영역을 확보한다. 이때, 상기 채널 활성영역은 상기에 설명한 핀 활성영역의 일측벽면이다.
이어서, 금속 배선은 통상적인 등가회로에 의해 CVD 방식의 텅스텐막으로 형성된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명에서는 피모스/엔모스 트랜지스터의채널 활성영역의 확보 개수를 달리하여 선폭 사이즈를 동일하게 맞춘다. 그리고, 통상적인 SOI 기판을 사용하기 때문에 경제적인 문제점을 해결한다.
따라서, 종래의 경제적인 문제와 피모스/엔모스 트랜지스터의 선폭 사이즈의 차이 문제를 해결함과 동시에 상기 피모스/엔모스 트랜지스터의 드레인 전류를 동일 수치로 맞출수 있다.

Claims (18)

  1. 버티컬 스택 구조로 적어도 세 개의 핀 활성영역에 형성된 피모스/엔모스 트랜지스터;
    상기 피모스/엔모스 트랜지스터의 게이트와 접촉된 입력 금속배선;
    상기 피모스 트랜지스터의 네 개의 채널 활성영역과 접촉된 전원전압 금속배선;
    상기 엔모스의 두 개의 채널 활성영역과 접촉된 접지 금속배선; 및
    상기 피모스/엔모스 트랜지스터의 네 개의 채널 활성영역과 접촉된 출력 금속배선
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 채널 활성영역은 상기 핀 활성영역의 일측벽면인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 핀 활성영역은 제1 절연막/n형 기판/제 2절연막/p형 기판이 적층된 SOI 기판인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 피모스/엔모스 트랜지스터는 단면적으로,
    복수의 핀 활성영역이 형성되고, 제1 절연막/n형 기판/제 2절연막/p형 기판이 적층된 SOI 기판;
    상기 핀 활성영역의 양측벽면에 형성된 게이트 절연막;
    상기 핀 활성영역 중 네 개의 상기 채널 활성영역을 덮는 게이트 전도막; 및
    상기 SOI 기판의 상기 n형 기판에 형성된 p형 소스/드레인 및 상기 p형 기판에 형성된 n형 소스/드레인을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 전원전압 금속배선은 단면적으로,
    버티컬 스택 구조로 복수의 핀 활성영역에 형성된 피모스/엔모스 트랜지스터;
    상기 피모스 트랜지스터 중 네 개의 소스/드레인 측벽과 접촉되는 패드 금속층;
    상기 엔모스 트랜지스터의 소스/드레인의 측벽에 형성된 측벽 절연막; 및
    상기 패드 금속층과 접촉되는 상기 전원전압 금속배선을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 측벽 절연막은 LPCVD 방식의 질화막으로 두께가 100~200Å인 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 접지 금속배선은 단면적으로,
    버티컬 스택 구조로 복수의 핀 활성영역에 형성된 피모스/엔모스 트랜지스터; 및
    상기 엔모스 트랜지스터 중 두 개의 소스/드레인 측벽과 접촉되는 접지 금속배선을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서,
    상기 출력 금속배선은 단면적으로,
    버티컬 스택 구조로 복수의 핀 활성영역에 형성된 피모스/엔모스 트랜지스 터; 및
    상기 피모스/엔모스 트랜지스터 중 네 개의 소스/드레인 측벽과 접촉되는 출력 금속배선을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서,
    상기 금속배선은 CVD 방상의 텅스텐막인 것을 특징으로 하는 반도체 소자.
  10. 버티컬 스택 구조로 적어도 세 개의 핀 활성영역에 피모스/엔모스 트랜지스터를 형성하는 단계;
    상기 피모스/엔모스 트랜지스터의 게이트에 입력 금속배선을 접촉시키는 단계;
    상기 피모스 트랜지스터의 네 개의 채널 활성영역에 전원전압 금속배선을 접촉시키는 단계;
    상기 엔모스의 두 개의 채널 활성영역에 접지 금속배선을 접촉시키는 단계; 및
    상기 피모스/엔모스 트랜지스터의 네 개의 채널 활성영역 출력 금속배선을 접촉시키는 단계
    를 포함하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 채널 활성영역은 상기 핀 활성영역의 일측벽면인 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 핀 활성영역은 제1 절연막/n형 기판/제 2절연막/p형 기판이 적층된 SOI 기판인 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제10항에 있어서,
    상기 피모스/엔모스 트랜지스터는 단면적으로,
    복수의 핀 활성영역이 형성되고, 제1 절연막/n형 기판/제 2절연막/p형 기판이 적층된 SOI 기판을 준비하는 단계;
    상기 핀 활성영역의 양측벽면에 게이트 절연막을 형성하는 단계;
    상기 핀 활성영역 중 네 개의 상기 채널 활성영역을 덮도록 게이트 전도막을 형성하는 단계; 및
    상기 SOI 기판의 상기 n형 기판에 p형 소스/드레인을 형성하고, 상기 p형 기 판에 n형 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제10항에 있어서,
    상기 전원전압 금속배선은 단면적으로,
    버티컬 스택 구조로 복수의 핀 활성영역에 피모스/엔모스 트랜지스터를 형성하는 단계;
    상기 피모스 트랜지스터 중 네 개의 소스/드레인 측벽 패드 금속층을 접촉시키는 단계;
    상기 엔모스 트랜지스터의 소스/드레인의 측벽에 측벽 절연막을 형성하는 단계; 및
    상기 패드 금속층에 상기 전원전압 금속배선을 접촉시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 측벽 절연막은 LPCVD 방식의 질화막으로 두께가 100~200Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제10항에 있어서,
    상기 접지 금속배선은 단면적으로,
    버티컬 스택 구조로 복수의 핀 활성영역에 피모스/엔모스 트랜지스터를 형성하는 단계; 및
    상기 엔모스 트랜지스터 중 두 개의 소스/드레인 측벽에 접지 금속배선을 접촉시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제10항에 있어서,
    상기 출력 금속배선은 단면적으로,
    버티컬 스택 구조로 복수의 핀 활성영역에 피모스/엔모스 트랜지스터를 형성하는 단계; 및
    상기 피모스/엔모스 트랜지스터 중 네 개의 소스/드레인 측벽 출력 금속배선을 접촉시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제10항에 있어서,
    상기 금속배선은 CVD 방식의 텅스텐막인 것을 특징으로 하는 반도체 소자의 제조 방법.
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