CN107180870B - 半导体器件 - Google Patents

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Abstract

本发明实施例提供了一种半导体器件，能够高电压工作。其包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中，并且具有相反于该第一导电类型的第二导电类型；第一掺杂区，形成于该第一阱掺杂区中，并且具有该第二导电类型；第二掺杂区，形成于该第一阱掺杂区中，与该第一掺杂区分开，并且具有该第二导电类型；第一栅极结构，形成于该第一阱掺杂区上并且相邻于该第一掺杂区；第二栅极结构，形成于该第一栅极结构的旁边，并且相邻于该第二掺杂区；以及第三栅极结构，形成为与该第一栅极结构的一部分和该第二栅极结构的第一部分重叠。

Description

半导体器件
技术领域
本发明涉及集成电路，尤其涉及一种能够高电压(高压)工作的半导体器件。
背景技术
近年来，随着对高压器件(诸如功率半导体器件)的需求增加，业界对应用于高压器件中的HV MOSFET(High-Voltage Metal-Oxide-Semiconductor Field EffectTransistors，高电压金属氧化物半导体场效应晶体管)的研究已越来越有兴趣。
在各种类型的HV MOSFET中，一般经常使用诸如LDMOS(Lateral Double DiffusedMetal-Oxide-Semiconductor，横向扩散金属氧化物半导体)等半导体器件。
但是，随着半导体制造的发展，用于高压器件的HV MOSFET的崩溃电压(breakdownvoltage)需要进一步加强。如此，由于持续对高压器件的半导体制造的需要，因此需要可靠的具有增强的崩溃电压的高压MOSFET来满足设备性能要求，该高压MOSFET用于高压器件。
发明内容
有鉴于此，本发明实施例提供了一种半导体器件，能够支持高电压工作。
本发明实施例提供了一种半导体器件，包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中，并且具有相反于该第一导电类型的第二导电类型；第一掺杂区，形成于该第一阱掺杂区中，并且具有该第二导电类型；第二掺杂区，形成于该第一阱掺杂区中，与该第一掺杂区分开，并且具有该第二导电类型；第一栅极结构，形成于该第一阱掺杂区上并且相邻于该第一掺杂区；第二栅极结构，形成于该第一栅极结构的旁边，并且相邻于该第二掺杂区；以及第三栅极结构，形成为与该第一栅极结构的一部分和该第二栅极结构的第一部分重叠。
其中，该第一阱掺杂区的顶面中位于该第一掺杂区和该第二掺杂区之间的部分由该第一、第二和第三栅极结构完全地覆盖。
其中，进一步包括：第二阱掺杂区，形成于该第一阱掺杂区中，并且具有该第一导电类型；其中，该第一掺杂区形成于该第二阱掺杂区中；其中，该第一栅极结构形成为与该第二阱掺杂区的一部分和该第一阱掺杂区的一部分重叠。
其中，该第三栅极结构的介电层接触该第一栅极结构的第一导电层，以及接触该第二栅极结构的第二导电层。
其中，该第三栅极结构电性耦接至该第一栅极结构。
其中，该第二栅极结构电性浮接，该第一掺杂区电性耦接至参考电势，该第二掺杂区电性耦接至漏极电源电压。
其中，该第一掺杂区与该第二掺杂区之间的距离大于该第一栅极结构和该第二栅极结构之间的距离。
其中，进一步包括：第四栅极结构，形成于该第三栅极结构的旁边并且邻近该第二掺杂区；其中，该第四栅极结构与该第二栅极结构的第二部分重叠，该第二部分不同于该第一部分。
其中，该第四栅极结构电性浮接。
其中，该第三栅极结构的顶面与该第四栅极结构的顶面对齐。
其中，进一步包括：第五栅极结构，形成于该第二栅极结构的旁边并且相邻于该第二掺杂区；其中，该第四栅极结构与该第二栅极结构和该第五栅极结构均重叠。
其中，该第四栅极结构电性耦接至该第一栅极结构和该第三栅极结构，其中该第五栅极结构电性浮接。
本发明实施例提供了一种半导体器件，包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中，并且具有相反于该第一导电类型的第二导电类型；第一掺杂区，形成于该第一阱掺杂区中并且具有该第二导电类型；第二掺杂区，形成于该第一阱掺杂区中，并且与该第一掺杂区分开，并且具有该第二导电类型；第一栅极结构，形成于该第一阱掺杂区上并且相邻于该第一掺杂区；第二栅极结构，设置为邻近该第二掺杂区并且与该第一栅极结构分开；以及第三栅极结构，覆盖该第一栅极结构与该第二栅极结构；其中，该第三栅极结构的底面的第一部分与该第一栅极结构的顶面接触，该第三栅极结构的底面的第二部分与该第二栅极结构的顶面接触。
其中，该第一栅极结构的顶面与该第二栅极结构的顶面共平面。
其中，该第三栅极结构包括：第一侧壁和相对于该第一侧壁的第二侧壁，其中该第一侧壁直接位于该第一栅极结构上，该第二侧壁直接位于该第二栅极结构上。
其中，该第一阱掺杂区的位于该第一掺杂区和该第二掺杂区之间的顶面由该第一、第二和第三栅极结构完全地覆盖。
其中，该第三栅极结构电性耦接至该第一栅极结构；该第二栅极结构电性浮接；该第一掺杂区电性耦接至参考电势；以及该第二掺杂区电性耦接至漏极电源电压。
其中，进一步包括：第四栅极结构，覆盖该第二栅极结构的一部分和该第一阱掺杂区的位于该第二栅极结构和该第二掺杂区之间的部分；其中，该第三栅极结构的顶面对齐该第四栅极结构的顶面。
其中，该第三栅极结构电性耦接至该第一栅极结构；以及该第二栅极结构和该第四栅极结构电性浮接；该第一掺杂区电性耦接至参考电势；以及该第二掺杂区电性耦接至漏极电源电压。
其中，进一步包括：第四栅极结构；第五栅极结构，形成于该第一阱掺杂区的位于该第二栅极结构和该第二掺杂区之间的顶面上；其中，该第四栅极结构覆盖该第二栅极结构的一部分以及该第五栅极结构的一部分。
其中，该第四栅极结构电性耦接至该第一和第三栅极结构；以及该第二栅极结构和该第五栅极结构电性浮接；该第一掺杂区电性耦接至参考电势；以及该第二掺杂区电性耦接至漏极电源电压。
本发明实施例提供了一种半导体器件，包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中，并且具有相反于该第一导电类型的第二导电类型；源极掺杂区，形成于该第一阱掺杂区中，并且具有该第二导电类型；漏极掺杂区，形成于该第一阱掺杂区中，并且与该源极掺杂区分开，并且具有该第二导电类型；栅极结构，形成于该第一阱掺杂区上并且相邻于该源极掺杂区；第一延伸栅极结构，形成为覆盖该栅极结构并且电性耦接至该源极掺杂区；以及第一假性栅极结构，覆盖该第一阱掺杂区的位于该第一延伸栅极结构和该漏极掺杂区之间的部分，使得该第一延伸栅极结构通过该第一假性栅极结构脱离该漏极掺杂区。
其中，该栅极结构的顶面与该第一假性栅极结构的顶面共平面，而与该第一延伸栅极结构的顶面不共平面。
其中，进一步包括：第二延伸栅极结构，覆盖该第一假性栅极结构的一部分，以及覆盖该第一阱掺杂区的位于该第一假性栅极结构和漏极掺杂区之间的部分。
其中，进一步包括：第二假性栅极结构，形成于该第一假性栅极结构和该漏极掺杂区之间，并且被该第二延伸栅极结构覆盖，其中，该栅极结构电性耦接至该第一和第二延伸栅极结构。
本发明实施例的有益效果是：
本发明实施例，通过第二和第三栅极结构来延长第一栅极结构和第二掺杂区之间的距离，从而使得半导体器件能够高压工作。
附图说明
通过阅读接下来的详细描述以及参考附图所做的示例，可以更容易地理解本发明，其中：
图1～6为根据本发明实施例的用来示意半导体器件的形成方法的各个中间阶段的剖面示意图；
图7为根据本发明一些实施例的半导体器件的剖面示意图；
图8为根据本发明一些实施例的半导体器件的剖面示意图。
具体实施方式
以下描述为实现本发明的较佳方式。该描述仅用来说明本发明的一般原理，而不应视为限制。本发明的范围最好通过参考权利要求来确定。
本发明实施例提供了一种半导体器件。该半导体器件可以包括：功率MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)晶体管。该半导体器件利用场板栅极(fieldplate gate)结构及假性栅极(dummy gate)结构来扩大功率MOS晶体管的源极掺杂区与漏极掺杂区之间的横向距离。该横向距离沿大致平行于半导体基底的顶面的方向。该场板栅极结构与该功率MOS晶体管的栅极结构的一部分重叠，并且电性连接至该功率MOS晶体管的该栅极结构。该场板栅极结构由RPO(Resist-Protection-Oxide，抗蚀刻保护氧化)图案与位于该RPO图案上的导电层图案组成。需要注意的是，该假性栅极结构横向地设置在该栅极结构与该漏极掺杂区之间，并且被该场板栅极结构覆盖。该假性栅极结构用来防止在该半导体基底位于场板栅极结构和漏极掺杂区之间的顶表面上形成硅化物(silicide)。另外，该假性栅极结构是电性浮接的(即，与功率MOS晶体管的其他部件电性隔离)。因此，该场板栅极结构可以脱离该漏极掺杂区，其中该场板栅极结构电性耦接至栅极电压，该漏极掺杂区电性耦接至高工作电压。在功率MOS晶体管的工作期间，可以在沟道区(源极掺杂区与漏极掺杂区之间的区域)观察到更加均匀的电场分布，以及得到更高的崩溃电压(breakdownvoltage，BVD)。在一些实施例中，该假性栅极结构与该栅极结构可以同时形成(在相同的工艺中)。可替换地，该假性栅极结构与该场板栅极结构可以同时形成。
图1～6为根据本发明实施例的用来示意半导体器件500a的形成方法的各个中间阶段的剖面示意图。通过图1～6所示的方法形成的图6所示的半导体器件500a包括：HVMOSFET，能够高电压(如100V(伏特)或以上)工作。
于图1中，提供了半导体基底100。如图1所示，该半导体基底100包括：硅基底或者SiGe(锗化硅)基底。在一些实施例中，该半导体基底100包括：块状半导体基底(bulksemiconductor substrate)，应变半导体基底(strained semiconductor substrate)或者复合半导体基底(compound semiconductor substrate)。该半导体基底100可以具有第一导电类型，诸如P型。隔离元件108分别设置在该半导体基底100的相对端部中，以定义于其上形成的半导体器件500a的有源区。隔离元件108可以是图1所示的STI(Shallow TrenchIsolation，浅沟槽隔离)元件，但是不限制于此。在一些实施例中，该隔离元件108可以为FOX(Field Oxide，场氧化物)隔离元件。该隔离元件108可以包括：诸如氧化硅等绝缘材料，但是不限制于此。
如图1所示，于半导体基底100中位于隔离元件108下方的部分中形成掺杂的掩埋区102。该掺杂的掩埋区102可以具有相反于第一导电类型的第二导电类型，例如N型。另外，在该掺杂的掩埋区102与每个隔离元件108之间形成阱掺杂区104。于半导体基底100的位于阱掺杂区104之间的部分中形成阱掺杂区106，并且位于掺杂的掩埋区102的上方。阱掺杂区104和106均可以具有第一导电类型，例如P型。于隔离元件108、阱掺杂区104和106之间的半导体基底100中形成阱掺杂区110。该阱掺杂区110的顶面140也位于半导体基底100的顶面上。该阱掺杂区110可以具有第二导电类型，如N型。于该阱掺杂区110的一部分上形成阱掺杂区112，并且该阱掺杂区112相邻于一个隔离元件108。另外，该阱掺杂区112由阱掺杂区110和隔离元件108围绕。该阱掺杂区112可以具有第一导电类型，如P型。
如图1所示，在阱掺杂区112的一部分中形成掺杂区114，并且掺杂区114可以具有第二导电类型，如N型。另一掺杂区116形成于阱掺杂区110的一部分中，并且相邻于右侧的隔离元件108。掺杂区116可以具有第二导电类型，如N型。掺杂区114和116的掺杂浓度大于阱掺杂区110的掺杂浓度。在一些实施例中，掺杂区114和116分别作为半导体器件500a的源极掺杂区和漏极掺杂区。
栅极结构G1和G2形成于阱掺杂区110上，并且覆盖阱掺杂区110的不同部分。该栅极结构G1形成在阱掺杂区112的一部分和阱掺杂区110的一部分上。另外，该栅极结构G1设置为相邻阱掺杂区114。该栅极结构G2形成于阱掺杂区112的另一部分上，并且相邻掺杂区116。在本实施例中，该栅极结构G2设置为相邻于掺杂区116。如图1所示，掺杂区114和116之间的距离d1(即半导体器件500a的沟道长度)大于栅极结构G1和G2之间的距离d2。
栅极结构G1包括：介电层118a及形成于该介电层118a上的导电层120a。类似地，栅极结构G2包括：介电层118b及形成于该介电层118b上的导电层120b。在一些实施例中，该介电层118a和118b可以包括：氧化硅，氮化硅，等等，并且厚度可以介于
Figure BDA0001232514620000061
(埃米)之间。该导电层118a和118b可以包括：诸如多晶硅或金属等导电材料，并且厚度可以介于
Figure BDA0001232514620000062
之间。在一些实施例中，通过介电材料沉积工艺和接着的图案化工艺来同时形成介电层118a和118b。通过导电材料沉积工艺和接着的图案化工艺来同时形成导电层120a和120b。因此，栅极结构G1的顶面和栅极结构G2的顶面共平面。
接着，于阱掺杂区110上共形(conformably)且完整地形成介电层122。如图2所示，该介电层122完全覆盖阱掺杂区110的顶面140以及栅极结构G1和G2。另外，该介电层122接触栅极结构G1(包含介电层118a和导电层120a)及G2(包含介电层118b和导电层120b)。在一些实施例中，该介电层122可以包括：氧化硅、氮化硅，等等，并且厚度可以介于
Figure BDA0001232514620000063
之间。该介电层122可以比介电层118a和118b更厚。在一些实施例中，该介电层122可以充当RPO层。该RPO层用来覆盖有源区中的硅化物禁止(silicide-forbidden)区，以避免于硅化物工艺期间在该硅化物禁止区上形成硅化物。
接着，如图3所示，在该介电层122上共形且完整地形成导电层124。该导电层124完全覆盖该介电层122的顶面141。在一些实施例中，该导电层124可以包括：导电材料，诸如多晶硅、金属，等等，并且厚度可以介于
Figure BDA0001232514620000064
之间。该导电层124可以比导电层120a和120b更厚。
接着，如图4所示，于该导电层124(见图3)的一部分上形成图案化的掩膜层126a。在一些实施例中，通过使用用来图案化RPO层的掩膜来形成该图案化的掩膜层126a。接着，执行蚀刻工艺128以移除导电层124的未被图案化的掩膜层126a所覆盖的部分。如图4所示，该图案化的掩膜层126a可以包括：诸如光致抗蚀剂等材料，并且该蚀刻工艺128例如可以是干式蚀刻工艺。该蚀刻工艺128停止于该介电层122上，从而形成图案化的导电层124a。形成的该图案化的导电层124a与栅极结构G1的一部分和栅极结构G2的一部分重叠。另外，形成的该图案化的导电层124a覆盖半导体基底100的位于该栅极结构G1和G2之间的部分。
接着，如图5所示，执行另一蚀刻工艺129，以移除介电层122(见图4)的未被图案化的掩膜层126a和图案化的导电层124a所覆盖的部分。该蚀刻工艺129例如可以为干式蚀刻工艺。如图5所示，该蚀刻工艺129停止于导电层120a和半导体基底100上，从而形成图案化的介电层122a。图案化的介电层122a形成于图案化的导电层124a的下方。另外，图案化的介电层122a形成于栅极结构G1的一部分，栅极结构G2的一部分和阱掺杂区110的位于栅极结构G1和G2之间的部分上。
在图6中，在移除了图案化的掩膜层126a(图5所示)之后，形成了与栅极结构G1的一部分、栅极结构G2的一部分以及阱掺杂区110的位于栅极结构G1和G2之间的部分重叠的栅极结构G3。在一些实施例中，该栅极结构G3作为半导体器件500a的场板栅极结构。在上述的工艺之后，形成了半导体器件500a。
在一些实施例中，该栅极结构G3的底面132的第一部分132a与栅极结构G1的顶面134a接触。底面132的第二部分132b与栅极结构G2的顶面134b接触。如图6所示，顶面134a与134b共平面。另外，顶面134a与134b不与栅极结构G3的顶面144a共平面。
在一些实施例中，该栅极结构G3包括：第一侧壁136和相对于该第一侧壁136的第二侧壁138。如图6所示，该第一侧壁136直接位于该栅极结构G1上，并且该第二侧壁138直接位于该栅极结构G2上。
在一些实施例中，如图6所示，该栅极结构G3包括：该图案化的导电层124a和该图案化的介电层122a。因此，栅极结构G1、G2和G3完全地覆盖了阱掺杂区110的位于掺杂区114和116之间的顶面140(也作为半导体器件500a的沟道区的顶面)。该图案化的介电层122a接触该图案化的导电层118a以及该图案化的导电层118b。
在一些实施例中，该栅极结构G3大约覆盖其下方的栅极结构G1的顶面134a的20％～80％，其中该栅极结构G1包括：上述的导电层120a和介电层118a。类似地，该栅极结构G3覆盖其下方的栅极结构G2的顶面134b的20％～80％，其中该栅极结构G2包括：上述的导电层120b和介电层118b。
如图6所示，为了便于说明提供至该半导体器件500a的电势，可以进一步将导电触点(conductive contact)128a和128b以及导电线130a提供至该半导体器件500a。该导电触点128a连接至栅极结构G1的导电层120a，以及该导电触点128b连接至栅极结构G3的导电层124a。在一些实施例中，该导电触点128a和128b均连接至导电线130a，以便于栅极结构G3电性耦接至栅极结构G1。可以在栅极结构G1和G3的工作期间，向栅极结构G1和G3提供相等的电势。因此，栅极结构G1和G3可以作为组合的栅极结构，以增加该半导体器件的通态电流(on-state current)。
在其他的一些实施例中，栅极结构G3电性耦接至掺杂区114(即半导体器件500a的源极掺杂区)，而不是电性耦接至栅极结构G1。换言之，该栅极结构G3电性耦接至参考电势VSS以增加半导体器件的转换速度。
在一些实施例中，导电触点128a和128b可以包括：诸如钨、铜等导电材料，并且导电线130a可以包括：诸如钨、铜等导电材料。
在一些实施例中，该栅极结构G2是电性浮接的。如此，该栅极结构G2可以作为假性栅极结构。另外，掺杂区114，作为半导体器件500a的源极掺杂区，电性耦接至参考电势VSS。掺杂区116，作为半导体器件500a的漏极掺杂区，电性耦接至漏极电源电压VDD。
如图6所示，栅极结构G3可以作为场板栅极结构。在一些实施例中，可以组合栅极结构G3和G1以起半导体器件500a的能够高电压工作的组合栅极结构的功能。因此，栅极结构G3可以为延伸的栅极结构以降低表面电场以及增加半导体器件500a的通态电流。在其他的一些实施例中，栅极结构G3电性耦接至掺杂区114以增加半导体器件500a的转换速度。掺杂区114和116可以分别起源极掺杂区和漏极掺杂区的作用。
在本实施例中，通过栅极结构G2使栅极结构G3脱离掺杂区116(漏极掺杂区)，以改善半导体器件500a的崩溃电压。另外，形成栅极结构G2来防止在栅极结构G1和掺杂区116之间的沟道区域上形成不期望的硅化物。
图7为根据本发明一些实施例的半导体器件500b的剖面示意图。在以下描述的该实施例的元件，有相同或者类似于先前参考图1～6已描述了的，出于简洁而不再重复。半导体器件500a和500b之间的一个不同在于：半导体器件500b进一步包括：栅极结构G4，形成于栅极结构G3的旁边，并且接近掺杂区116。该栅极结构G4也覆盖栅极结构G2的第二部分142b以及阱掺杂区110的顶面中的位于栅极结构G2和掺杂区116之间的部分。因此，阱掺杂区110的位于掺杂区114和116之间的顶面140(也作为半导体器件500b的沟道区的顶面)完全由栅极结构G1、G2、G3和G4覆盖。通过栅极结构G2和G4的形成，来使得栅极结构G3(电性耦接至栅极结构G1)脱离掺杂区116。
在其他的一些实施例中，栅极结构G4可以形成为与掺杂区116的一部分重叠。另外，栅极结构G3与栅极结构G2的第一部分142a重叠。栅极结构G4与栅极结构G2的第二部分142b重叠，该第二部分142b不同于该第一部分142a。
如图7所示，该栅极结构G4包括：图案化的导电层124b和图案化的介电层122b。经由蚀刻工艺129(见图4)来图案化介电层122(见图4)以形成该图案化的介电层122b。类似地，经由蚀刻工艺128来图案化导电层124以形成该图案化的导电层124b。换言之，图案化的介电层122a和122b同时形成；图案化的导电层124a和124b同时形成。因此，栅极结构G4也作为场板栅极结构。栅极结构G3的顶面144a对齐栅极结构G4的顶面144b。
在一些实施例中，该栅极结构G2和G4是电性浮接的。因此，该栅极结构G2和G4均作为假性栅极结构。在一些实施例中，该栅极结构G3通过导电触点128a和128b以及导电线130a电性耦接至栅极结构G1，以增加半导体器件500b的通态电流。在其他的一些实施例中，该栅极结构G3经由导电触点(未示出)电性耦接至掺杂区114，以增加半导体器件500b的转换速度。另外，掺杂区114，作为半导体器件500b的源极掺杂区，电性耦接至参考电势VSS。掺杂区116，作为半导体器件500b的漏极掺杂区，电性耦接至漏极电源电压VDD。
在本实施例中，通过栅极结构G2和G4使栅极结构G3(作为假性栅极结构)脱离掺杂区116(漏极掺杂区)，以改善半导体器件500b的崩溃电压。另外，形成栅极结构G2和G4来防止在栅极结构G3和掺杂区116之间的沟道区上形成不期望的硅化物。
图8为根据本发明实施例的半导体器件500c的剖面示意图。以下描述的本实施例的元件，有相同或者类似于先前已参考图1～7描述了的，出于简洁而不再重复。半导体器件500c和500b(见图7)之间的一个不同之处在于：该半导体器件500c进一步包括：栅极结构G5，形成于该栅极结构G2的旁边并且相邻于掺杂区116。该栅极结构G5形成于阱掺杂区110的位于栅极结构G2和掺杂区116之间的顶面上。该栅极结构G4与栅极结构G2的第二部分142b和该栅极结构G5的一部分146a重叠。因此，阱掺杂区110的位于掺杂区114和116之间的顶面(也作为半导体器件500c的沟道区的顶面)由栅极结构G1、G2、G3、G4和G5完全覆盖。
在一些实施例中，栅极结构G4覆盖其下的栅极结构G2大约20％～80％的顶面，即上述的部分142b占栅极结构G2的顶面的20％～80％的面积，其中该栅极结构G2包括：导电层120b及介电层118b。类似地，栅极结构G4覆盖其下的栅极结构G5的大约20％～80％的顶面。
如图8所示，该栅极结构G5包括：介电层118c和位于该介电层118c上的导电层120c。该介电层118a、118b和118c同时形成。另外，该导电层120a、120b和120c同时形成。因此，该栅极结构G5的顶面与栅极结构G1的顶面134a(见图6)以及栅极结构G2的顶面134b(见图6)共平面。
如图8所示，该栅极结构G4可以作为场板栅极结构。在一些实施例中，该栅极结构G4通过导电触点128a、128b和128c以及导电线130a电性耦接至栅极结构G1和栅极结构G3。可以将栅极结构G1，G3和G4一起组合以起半导体器件500c的能够高压工作的组合栅极的功能。因此，栅极结构G3和栅极结构G4可以作为延伸的栅极结构，以增加半导体器件500c的通态电流。在其他的一些实施例中，栅极结构G3和G4通过导电触点(未示出)电性耦接至掺杂区114，以增加半导体器件500c的转换速度。
在一些实施例中，该栅极结构G2和G5是电性浮接的。因此，栅极结构G2和G5可以作为假性栅极结构。另外，掺杂区114，作为半导体器件500c的源极掺杂区，电性耦接至参考电势VSS。掺杂区116，作为半导体器件500c的漏极掺杂区，电性耦接至漏极电源电压VDD。
在本实施例中，通过栅极结构G5(作为假性栅极结构)的形成来使栅极结构G4脱离掺杂区116(漏极掺杂区)，以改善半导体器件500c的崩溃电压。另外，形成栅极结构G5以防止在栅极结构G4和掺杂区116之间的沟道区上形成不期望的硅化物。
本发明实施例提供了半导体器件500a～500c。当与另一类似于图6所示的半导体器件，但仅包含栅极结构G1和介电层122的半导体器件相比，通过使用图6～8中所示的组合栅极结构，可以在图6～8所示的半导体器件500a～500c的工作期间，在阱掺杂区110的位于组合栅极结构下方的部分中观察到更加均匀的电场分布。另外，通过假性栅极结构的形成来使组合栅极结构脱离漏极掺杂区以改善半导体器件的崩溃电压。形成假性栅极结构以防止在组合栅极结构和半导体器件的漏极掺杂区之间的沟道区域上形成不期望的硅化物。相应地，图6～8所示的能够高压工作的半导体器件500a～500c可以工作在大约9～100v的较高电压处，这比常规的半导体器件大约高100％～1100％，其中该常规的半导体器件类似于图6所示的半导体器件，但是仅包括栅极结构G1和介电层122，其中该栅极结构G1包括：导电层120a和介电层118a。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (25)

1.一种半导体器件，其特征在于，包括：
半导体基底，具有第一导电类型；
第一阱掺杂区，形成于该半导体基底中，并且具有相反于该第一导电类型的第二导电类型；
第一掺杂区，形成于该第一阱掺杂区中，并且具有该第二导电类型；
第二掺杂区，形成于该第一阱掺杂区中，与该第一掺杂区分开，并且具有该第二导电类型；
第一栅极结构，形成于该第一阱掺杂区上并且相邻于该第一掺杂区；该第一栅极结构电性耦接至栅极电压；
第二栅极结构，形成于该第一栅极结构的旁边，并且相邻于该第二掺杂区；该第二栅极结构电性浮接；以及
第三栅极结构，形成为与该第一栅极结构的一部分和该第二栅极结构的第一部分重叠；该第三栅极结构电性耦接至栅极电压。
2.如权利要求1所述的半导体器件，其特征在于，该第一阱掺杂区的顶面中位于该第一掺杂区和该第二掺杂区之间的部分由该第一、第二和第三栅极结构完全地覆盖。
3.如权利要求1所述的半导体器件，其特征在于，进一步包括：
第二阱掺杂区，形成于该第一阱掺杂区中，并且具有该第一导电类型；其中，该第一掺杂区形成于该第二阱掺杂区中；
其中，该第一栅极结构形成为与该第二阱掺杂区的一部分和该第一阱掺杂区的一部分重叠。
4.如权利要求1所述的半导体器件，其特征在于，该第三栅极结构的介电层接触该第一栅极结构的第一导电层，以及接触该第二栅极结构的第二导电层。
5.如权利要求1所述的半导体器件，其特征在于，该第三栅极结构电性耦接至该第一栅极结构。
6.如权利要求1所述的半导体器件，其特征在于，该第一掺杂区电性耦接至参考电势，该第二掺杂区电性耦接至漏极电源电压。
7.如权利要求1所述的半导体器件，其特征在于，该第一掺杂区与该第二掺杂区之间的距离大于该第一栅极结构和该第二栅极结构之间的距离。
8.如权利要求1所述的半导体器件，其特征在于，进一步包括：
第四栅极结构，形成于该第三栅极结构的旁边并且邻近该第二掺杂区；
其中，该第四栅极结构与该第二栅极结构的第二部分重叠，该第二部分不同于该第一部分。
9.如权利要求8所述的半导体器件，其特征在于，该第四栅极结构电性浮接。
10.如权利要求8所述的半导体器件，其特征在于，该第三栅极结构的顶面与该第四栅极结构的顶面对齐。
11.如权利要求8所述的半导体器件，其特征在于，进一步包括：
第五栅极结构，形成于该第二栅极结构的旁边并且相邻于该第二掺杂区；其中，该第四栅极结构与该第二栅极结构和该第五栅极结构均重叠。
12.如权利要求11所述的半导体器件，其特征在于，该第四栅极结构电性耦接至该第一栅极结构和该第三栅极结构，其中该第五栅极结构电性浮接。
13.一种半导体器件，其特征在于，包括：
半导体基底，具有第一导电类型；
第一阱掺杂区，形成于该半导体基底中，并且具有相反于该第一导电类型的第二导电类型；
第一掺杂区，形成于该第一阱掺杂区中并且具有该第二导电类型；
第二掺杂区，形成于该第一阱掺杂区中，并且与该第一掺杂区分开，并且具有该第二导电类型；
第一栅极结构，形成于该第一阱掺杂区上并且相邻于该第一掺杂区；该第一栅极结构电性耦接至栅极电压；
第二栅极结构，设置为邻近该第二掺杂区并且与该第一栅极结构分开；该第二栅极结构电性浮接；以及
第三栅极结构，覆盖该第一栅极结构与该第二栅极结构；该第三栅极结构电性耦接至栅极电压；
其中，该第三栅极结构的底面的第一部分与该第一栅极结构的顶面接触，该第三栅极结构的底面的第二部分与该第二栅极结构的顶面接触。
14.如权利要求13所述的半导体器件，其特征在于，该第一栅极结构的顶面与该第二栅极结构的顶面共平面。
15.如权利要求13所述的半导体器件，其特征在于，该第三栅极结构包括：第一侧壁和相对于该第一侧壁的第二侧壁，其中该第一侧壁直接位于该第一栅极结构上，该第二侧壁直接位于该第二栅极结构上。
16.如权利要求13所述的半导体器件，其特征在于，该第一阱掺杂区的位于该第一掺杂区和该第二掺杂区之间的顶面由该第一、第二和第三栅极结构完全地覆盖。
17.如权利要求13所述的半导体器件，其特征在于，该第三栅极结构电性耦接至该第一栅极结构；该第一掺杂区电性耦接至参考电势；以及该第二掺杂区电性耦接至漏极电源电压。
18.如权利要求13所述的半导体器件，其特征在于，进一步包括：
第四栅极结构，覆盖该第二栅极结构的一部分和该第一阱掺杂区的位于该第二栅极结构和该第二掺杂区之间的部分；
其中，该第三栅极结构的顶面对齐该第四栅极结构的顶面。
19.如权利要求18所述的半导体器件，其特征在于，该第三栅极结构电性耦接至该第一栅极结构；以及该第二栅极结构和该第四栅极结构电性浮接；该第一掺杂区电性耦接至参考电势；以及该第二掺杂区电性耦接至漏极电源电压。
20.如权利要求13所述的半导体器件，其特征在于，进一步包括：
第四栅极结构；
第五栅极结构，形成于该第一阱掺杂区的位于该第二栅极结构和该第二掺杂区之间的顶面上；
其中，该第四栅极结构覆盖该第二栅极结构的一部分以及该第五栅极结构的一部分。
21.如权利要求20所述的半导体器件，其特征在于，该第四栅极结构电性耦接至该第一和第三栅极结构；以及该第二栅极结构和该第五栅极结构电性浮接；该第一掺杂区电性耦接至参考电势；以及该第二掺杂区电性耦接至漏极电源电压。
22.一种半导体器件，其特征在于，包括：
半导体基底，具有第一导电类型；
第一阱掺杂区，形成于该半导体基底中，并且具有相反于该第一导电类型的第二导电类型；
源极掺杂区，形成于该第一阱掺杂区中，并且具有该第二导电类型；
漏极掺杂区，形成于该第一阱掺杂区中，并且与该源极掺杂区分开，并且具有该第二导电类型；
栅极结构，形成于该第一阱掺杂区上并且相邻于该源极掺杂区；该栅极结构电性耦接至栅极电压；
第一延伸栅极结构，形成为覆盖该栅极结构并且电性耦接至该源极掺杂区；以及
第一假性栅极结构，覆盖该第一阱掺杂区的位于该第一延伸栅极结构和该漏极掺杂区之间的部分，并且该第一假性栅极结构电性浮接，使得该第一延伸栅极结构通过该第一假性栅极结构脱离该漏极掺杂区。
23.如权利要求22所述的半导体器件，其特征在于，该栅极结构的顶面与该第一假性栅极结构的顶面共平面，而与该第一延伸栅极结构的顶面不共平面。
24.如权利要求22所述的半导体器件，其特征在于，进一步包括：
第二延伸栅极结构，覆盖该第一假性栅极结构的一部分，以及覆盖该第一阱掺杂区的位于该第一假性栅极结构和漏极掺杂区之间的部分。
25.如权利要求24所述的半导体器件，其特征在于，进一步包括：
第二假性栅极结构，形成于该第一假性栅极结构和该漏极掺杂区之间，并且被该第二延伸栅极结构覆盖，其中，该栅极结构电性耦接至该第一和第二延伸栅极结构。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199496B2 (en) * 2016-03-11 2019-02-05 Mediatek Inc. Semiconductor device capable of high-voltage operation
US10418480B2 (en) 2016-03-11 2019-09-17 Mediatek Inc. Semiconductor device capable of high-voltage operation
US10396166B2 (en) 2016-03-11 2019-08-27 Mediatek Inc. Semiconductor device capable of high-voltage operation
CN108630754B (zh) * 2017-03-24 2021-04-27 立锜科技股份有限公司 高压元件
CN108682689B (zh) * 2018-05-25 2023-12-01 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体结构和其形成方法
TWI699888B (zh) * 2018-11-07 2020-07-21 新唐科技股份有限公司 高壓半導體裝置
CN111508843B (zh) * 2019-01-31 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR102220445B1 (ko) * 2019-07-01 2021-02-25 삼성전자주식회사 반도체 소자 및 그 제조 방법
US11355596B2 (en) * 2019-12-17 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. High power device with self-aligned field plate
CN114975574A (zh) * 2021-02-19 2022-08-30 联华电子股份有限公司 高压半导体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6710416B1 (en) * 2003-05-16 2004-03-23 Agere Systems Inc. Split-gate metal-oxide-semiconductor device

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4811078A (en) 1985-05-01 1989-03-07 Texas Instruments Incorporated Integrated circuit device and process with tin capacitors
US5393691A (en) 1993-07-28 1995-02-28 Taiwan Semiconductor Manufacturing Company Fabrication of w-polycide-to-poly capacitors with high linearity
JPH09237841A (ja) 1996-02-29 1997-09-09 Toshiba Corp 半導体装置及びその製造方法
KR100302611B1 (ko) 1999-06-07 2001-10-29 김영환 고전압 반도체 소자 및 그 제조방법
SG165138A1 (en) * 2000-07-12 2010-10-28 Inst Of Microelectronics A semiconductor device
US6461902B1 (en) * 2000-07-18 2002-10-08 Institute Of Microelectronics RF LDMOS on partial SOI substrate
US7253486B2 (en) 2002-07-31 2007-08-07 Freescale Semiconductor, Inc. Field plate transistor with reduced field plate resistance
US6825531B1 (en) 2003-07-11 2004-11-30 Micrel, Incorporated Lateral DMOS transistor with a self-aligned drain region
EP1661186A2 (en) * 2003-08-27 2006-05-31 Koninklijke Philips Electronics N.V. Electronic device comprising an ldmos transistor
US7573078B2 (en) 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
US9773877B2 (en) 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
KR100731054B1 (ko) 2005-10-28 2007-06-22 동부일렉트로닉스 주식회사 전력용 반도체 소자 및 그의 제조방법
US7824968B2 (en) 2006-07-17 2010-11-02 Chartered Semiconductor Manufacturing Ltd LDMOS using a combination of enhanced dielectric stress layer and dummy gates
TWI312192B (en) 2006-09-18 2009-07-11 Promos Technologies Inc Semiconductor device and manufacture method thereof
US8247869B2 (en) * 2010-04-26 2012-08-21 Freescale Semiconductor, Inc. LDMOS transistors with a split gate
US8860120B2 (en) 2010-09-22 2014-10-14 Nxp, B.V. Field modulating plate and circuit
US8525261B2 (en) 2010-11-23 2013-09-03 Macronix International Co., Ltd. Semiconductor device having a split gate and a super-junction structure
CN102569079B (zh) 2010-12-17 2014-12-10 上海华虹宏力半导体制造有限公司 具有自对准金属硅化工艺的双栅ldmos的制备方法
US8610206B2 (en) * 2011-02-18 2013-12-17 Macronix International Co., Ltd. Split-gate lateral diffused metal oxide semiconductor device
JP5210414B2 (ja) 2011-04-26 2013-06-12 シャープ株式会社 半導体装置
US20130020632A1 (en) 2011-07-18 2013-01-24 Disney Donald R Lateral transistor with capacitively depleted drift region
US8680615B2 (en) * 2011-12-13 2014-03-25 Freescale Semiconductor, Inc. Customized shield plate for a field effect transistor
US9087920B2 (en) * 2012-06-01 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods of forming the same
JP6009341B2 (ja) * 2012-12-13 2016-10-19 ルネサスエレクトロニクス株式会社 半導体装置
US9859399B2 (en) * 2013-11-05 2018-01-02 Vanguard International Semiconductor Corporation Lateral diffused semiconductor device with ring field plate
KR102154336B1 (ko) 2014-01-09 2020-09-10 한국전자통신연구원 고전압 구동용 전계효과 트랜지스터 및 제조 방법
US9490360B2 (en) 2014-02-19 2016-11-08 United Microelectronics Corp. Semiconductor device and operating method thereof
US9373712B2 (en) * 2014-09-29 2016-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor and method of manufacturing the same
US10629726B2 (en) 2014-12-16 2020-04-21 Vanguard International Semiconductor Corporation High-voltage semiconductor device and method for manufacturing the same
US9627528B2 (en) * 2015-09-11 2017-04-18 Macronix International Co., Ltd. Semiconductor device having gate structures and manufacturing method thereof
CN106531794B (zh) * 2015-09-15 2021-02-09 联华电子股份有限公司 高压金属氧化物半导体晶体管元件及其制造方法
TWI672815B (zh) * 2015-10-14 2019-09-21 聯華電子股份有限公司 金氧半導體電晶體與形成閘極佈局圖的方法
US10205024B2 (en) * 2016-02-05 2019-02-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure having field plate and associated fabricating method
US10396166B2 (en) 2016-03-11 2019-08-27 Mediatek Inc. Semiconductor device capable of high-voltage operation
US10418480B2 (en) 2016-03-11 2019-09-17 Mediatek Inc. Semiconductor device capable of high-voltage operation
US10199496B2 (en) 2016-03-11 2019-02-05 Mediatek Inc. Semiconductor device capable of high-voltage operation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6710416B1 (en) * 2003-05-16 2004-03-23 Agere Systems Inc. Split-gate metal-oxide-semiconductor device

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