KR102220445B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

실시예의 반도체 소자는 기판과, 상기 기판 상에 배치된 절연층과, 상기 절연층 상에 배치된 문턱전압 조절층과, 상기 문턱전압 조절층 상에 배치된 제1 반도체층과, 상기 문턱전압 조절층 상에 배치되어 상기 제1 반도체층의 일부를 덮는 제2 반도체층을 포함할 수 있다.
실시예에 따른 부성 미분 저항 소자는 문턱전압 조절층을 형성함으로써, 게이트 전압으로 피크 전압을 소자의 동작 범위 내에서 자유롭게 조절할 수 있는 효과가 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD HAVING THE SAME}
실시예는 반도체 소자에 관한 것이다.
부성 미분 저항(negative differential resistance, NDR) 소자는 통상적인 경우와 반대로 인가된 전압이 증가함에도 불구하고 전류가 오히려 감소하는 특성을 보인다. 이와 같이 NDR 특성을 보이는 소자는 에사키 다이오드 (Esaki diode), 공명 터널링 다이오드 (resonant tunneling diode) 및 단전자 트랜지스터 (single electron transistor) 등이 있다. 이러한 소자들은 터널링을 이용하기 때문에 고속 동작 특성을 가지며, 다치 논리 회로의 구현이 가능하다는 장점이 있다.
하지만, 종래 부성 미분 저항 소자는 피크 전압이 고정되어 있기 때문에 부성 미분 저항 소자의 단일 피크만 이용해서는 다치 논리 회로의 구현을 늘리는데 한계가 있어 여러 개의 피크를 가지는 부성 미분 저항 소자가 필요한 상황이다.
상술한 문제점을 해결하기 위해, 실시예는 피크 전압을 조절할 수 있는 반도체 소자를 제공하는 것을 그 목적으로 한다.
실시예의 반도체 소자는 기판과, 상기 기판 상에 배치된 절연층과, 상기 절연층 상에 배치된 문턱전압 조절층과, 상기 문턱전압 조절층 상에 배치된 제1 반도체층과, 상기 문턱전압 조절층 상에 배치되어 상기 제1 반도체층의 일부를 덮는 제2 반도체층을 포함할 수 있다.
상기 문턱전압 조절층은 강 유전체를 포함할 수 있다.
상기 기판 상에 배치된 게이트 전극을 포함하고, 상기 게이트 전극은 상기 절연층에 의해 둘러싸여져 배치될 수 있다.
상기 게이트 전극은 상기 제1 반도체층과 제2 반도체층과 수직으로 중첩 배치될 수 있다.
상기 게이트 전극의 폭은 상기 제1 반도체층과 제2 반도체층이 중첩된 영역의 폭과 대응될 수 있다.
상기 문턱전압 조절층은 플라즈마 처리된 그래핀을 포함할 수 있다.
상기 기판과 상기 절연층 사이에 게이트 전극을 포함할 수 있다.
상기 문턱전압 조절층 상의 일측에 배치된 소스 전극과 타측에 배치된 드레인 전극을 할 수 있다.
상기 기판 상에 배치된 게이트 전극을 포함하고, 상기 게이트 전극은 상기 절연층 상에 배치될 수 있다.
상기 게이트 전극과 상기 제1 반도체층 사이에 트랩층이 형성될 수 있다.
상기 트랩층은 상기 제1 반도체층의 일부 또는 전체면과 중첩 배치될 수 있다.
상기 트랩층은 하나의 극성 또는 2개의 극성을 포함할 수 있다.
상기 게이트 전극과 상기 제2 반도층 사이에 트랩층이 형성될 수 있다.
상기 게이트 전극과 상기 제1 반도체층 및 제2 반도체층 사이에 트랩층이 배치될 수 있다.
또한, 실시예의 반도체 소자는 기판과, 상기 기판 상에 배치된 게이트 전극과, 상기 게이트 전극 상에 배치된 문턱전압 조절층과, 상기 기판 상에 배치된 절연층과, 상기 절연층과 상기 문턱전압 조절층 상에 배치된 제1 반도체층과, 상기 제1 반도체층 상에 배치된 제2 반도체층을 포함할 수 있다.
상기 절연층은 상기 게이트 전극의 측면 및 상기 문턱전압 조절층의 측면과 접할 수 있다.
상기 절연층의 두께는 상기 게이트 전극의 두께와 상기 문턱전압 조절층의 두께의 합과 대응될 수 있다.
또한, 실시예의 반도체 소자는 기판과, 상기 기판 상의 일부 영역에 배치된 게이트 전극과, 상기 게이트 전극 상에 배치된 트랩층과, 상기 절연층과 상기 트랩층 상에 배치된 제1 반도체층과, 상기 제1 반도체층 상에 배치된 제2 반도체층을 포함할 수 있다.
상기 기판 상에 배치된 절연층을 포함하고, 상기 절연층의 측면은 상기 게이트 전극의 측면과 상기 트랩층의 측면에 배치될 수 있다.
상기 게이트 전극 및 상기 트랩층은 복수개의 층을 이루어 서로 이격 배치될 수 있다.
또한, 실시예의 반도체 소자는 기판 상에 절연층을 형성하는 단계와, 상기 기판 상에 제1 전극을 형성하는 단계와, 상기 제1 전극과 상기 절연층 상에 문턱전압 조절층을 형성하는 단계와, 상기 문턱전압 조절층 상에 제1 반도체층을 형성하는 단계와, 상기 문턱전압 조절층 상에 상기 제1 반도체층의 일부를 덮도록 제2 반도체층을 형성하는 단계와, 상기 문턱전압 조절층 상의 일측에 제2 전극을 형성하는 단계와, 상기 문턱전압 조절층 상의 타측에 제3 전극을 형성하는 단계를 포함할 수 있다.
실시예에 따른 부성 미분 저항 소자는 문턱전압 조절층을 형성함으로써, 게이트 전압으로 피크 전압을 소자의 동작 범위 내에서 자유롭게 조절할 수 있는 효과가 있다.
또한, 실시예에 따른 부성 미분 저항 소자는 문턱전압 조절층에 의해 전압의 트랩 또는 분극 현상을 발생시키고 이로 인해 부성 미분 저항 소자의 문턱 전압을 조절할 수 있게 된다.
또한, 실시예는 부성 미분 저항 소자의 채널 영역 또는 접합 영역의 일부에만 게이트 전압에 의해 조절이 가능한 구조를 구현함으로써, 한 소자 내에 서로 다른 성질을 가지는 2개 이상의 부성 미분 저항 소자를 구현할 수 있게 된다.
또한, 실시예는 한 소자 내에 2개 이상의 부성 미분 저항 소자가 병렬로 연결된 것과 등가적인 효과를 주게 되어 동작 특성면에서 여러 개의 피크를 가지는 부성 미분 저항 소자를 구현할 수 있게 된다.
또한, 실시예는 게이트 전압의 크기에 따라 부성 미분 저항 소자의 피크-밸리 위치, 개수를 조절 가능하기 때문에 메모리 단위 소자의 구현 시, 게이트 전압만으로 메모리의 상태 개수를 변화시킬 수 있게 된다.
도 1은 제1 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 2 및 도 3은 제1 실시예에 따른 반도체 소자의 동작을 나타낸 단면도이다.
도 4는 제1 실시예에 따른 반도체 소자의 전압 특성을 나타낸 그래프이다.
도 5는 제1 실시예에 따른 반도체 소자의 제조 방법을 나타낸 블럭도이다.
도 6 및 도 7은 제2 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 8은 제2 실시예에 따른 반도체 소자의 전압 특성을 나타낸 그래프이다.
도 9는 제3 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 10은 제3 실시예에 따른 반도체 소자의 전압 특성을 나타낸 그래프이다.
도 11은 실시예에 따른 반도체 소자의 전압-전류 특성을 나타낸 그래프이다.
도 12 내지 도 33은 제1 실시예에 따른 반도체 소자의 다양한 변형예들을 나타낸 단면도이다.
도 34 내지 도 40은 제3 실시예에 따른 반도체 소자의 다양한 변형예들을 나타낸 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 1은 제1 실시예에 따른 반도체 소자를 나타낸 단면도이고, 도 2 및 도 3은 제1 실시예에 따른 반도체 소자의 동작을 나타낸 단면도이고, 도 4는 제1 실시예에 따른 반도체 소자의 전압 특성을 나타낸 그래프이다.
도 1을 참조하면, 제1 실시예에 따른 반도체 소자(100)는 기판(110)과, 상기 기판(110) 상에 배치된 게이트 전극(120)과, 상기 기판(110) 상에 배치된 절연층(130)과, 상기 절연층(130) 상에 배치된 문턱전압 조절층(140)과, 상기 문턱전압 조절층(140) 상에 배치된 제1 반도체층(150)과, 상기 문턱전압 조절층(140) 상에 배치되어 상기 제1 반도체층(150)의 일부를 덮는 제2 반도체층(160)과, 상기 문턱전압 조절층(140) 상의 일측에 형성된 소스 전극(170)과, 상기 문턱전압 조절층(140) 상의 타측에 형성된 드레인 전극(180)을 포함할 수 있다.
기판(110)은 실리콘(Si) 기판, 저마늄(Ge) 기판, 유리(glass) 기판 및 PET(polyethylene terephthalate) 기판 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극(120)은 상기 기판(110) 상의 일부 영역에 배치될 수 있다. 게이트 전극(120)은 티타늄(Ti), 백금(Pt), 금(Au), 팔라듐(Pd), 크롬(Cr), 몰리브덴(Mo), 초두랄루민(Sd) 등으로 이루어질 수 있으며, 이외에도 전도성을 갖는 모든 물질을 사용할 수 있다.
절연층(130)은 상기 기판(110) 상에 배치될 수 있다. 절연층(130)은 상기 게이트 전극(120)을 둘러싸도록 배치될 수 있다. 절연층(130)은 게이트 전극(120)의 측면과 접촉될 수 있다. 절연층(130)은 상기 게이트 전극(120)의 두께와 대응될 수 있다. 절연층(130)은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2)중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
문턱전압 조절층(140)은 게이트 전극(120) 및 절연층(130) 상에 배치될 수 있다. 문턱전압 조절층(140)은 게이트 전극(120)의 상면과 접촉될 수 있다. 문턱전압 조절층(140)은 상기 절연층(130)의 상면과 접촉될 수 있다. 문턱전압 조절층(140)의 두께는 상기 게이트 전극(120)의 두께보다 더 두껍게 형성될 수 있다. 문턱전압 조절층(140)은 강 유전체 재질을 포함할 수 있다. 문턱전압 조절층(140)은 박막 형태로 게이트 전극(120)과 절연층(130) 상에 형성될 수 있다.
문턱전압 조절층(140)은 강 유전체 재질로 형성됨으로써 전압의 트랩 또는 분극 현상을 발생시킬 수 있다. 강 유전체 재질은 게이트 전압의 조절이 가능한 재질일 수 있다. 이로 인해 문턱전압 조절층(140)은 부성 미분 저항 소자의 문턱 전압을 조절할 수 있다. 문턱전압 조절층(140)은 메모리 기능을 가질 수 있다.
제1 반도체층(150)은 문턱전압 조절층(140) 상에 배치될 수 있다. 제1 반도체층(150)은 P형 반도체층을 포함할 수 있다.
제1 반도체층(150)은 실리콘, 저마늄(Ge), 주기율표의 III-V 족 원소에 대한 반도체, 유기물 반도체, 비유기 물인 산화물 반도체, 전이금속 칼코겐 화합물(transition metal dichalcogenide) 및 흑린(phosphorene) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제2 반도체층(160)은 문턱전압 조절층(140) 상에 배치될 수 있다. 제2 반도체층(160)의 일부는 제1 반도체층(150)의 일부를 덮도록 형성될 수 있다. 제2 반도체층(160)의 하면 일부는 제1 반도체층(150)의 상면 일부와 접촉될 수 있다. 제2 반도체층(160)의 측면은 제1 반도체층(150)의 측면과 접촉될 수 있다. 제1 반도체층(150)과 제2 반도체층(160)은 수직으로 일부 중첩되는 영역을 포함할 수 있다.
제2 반도체층(160)은 N형 반도체층을 포함할 수 있다. 제2 반도체층(160)은 실리콘, 저마늄(Ge), 주기율표의 III-V 족 원소에 대한 반도체, 유기물 반도체, 비유기물 인 산화물 반도체, 전이금속 칼코겐 화합물(transition metal dichalcogenide) 및 이황화레늄(ReS2) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제1 반도체층(150)과 제2 반도체층(160)과 중첩되는 영역은 게이트 전극(120)과 수직으로 중첩될 수 있다. 즉, 제1 반도체층(150), 제2 반도체층(160) 및 게이트 전극(120)은 수직으로 중첩될 수 있다. 게이트 전극(120)의 폭은 제1 반도체층(150)과 제2 반도체층(160)이 중첩되는 영역의 폭과 대응될 수 있다.
소스 전극(170)은 문턱전압 조절층(140) 상에 배치될 수 있다. 소스 전극(170)은 문턱전압 조절층(140)의 상면 일측에 배치될 수 있다. 소스 전극(170)의 하면 일부는 제1 반도체층(150)과 접촉될 수 있다. 소스 전극(170)의 하면 일부는 제1 반도체층(150)의 상면과 접촉될 수 있다. 소스 전극(170)의 측면은 제1 반도체(150)층의 측면과 접촉될 수 있다. 즉, 소스 전극(170)은 제1 반도체층(150)의 측면과 상면 일부를 덮도록 배치될 수 있다.
소스 전극(170)은 티타늄(Ti), 알루미늄(Al), 에르븀(Er), 플레티늄(Pt), 금(Au) 및 팔라듐(Pd) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
드레인 전극(180)은 문턱전압 조절층(140) 상에 배치될 수 있다. 드레인 전극(180)은 문턱전압 조절층(140)의 상면 타측에 배치될 수 있다. 드레인 전극(180)은 하면 일부는 제2 반도체층(160)과 접촉될 수 있다. 드레인 전극(180)의 하면 일부는 제2 반도체층(160)의 상면과 접촉될 수 있다.
드레인 전극(180)의 측면은 제2 반도체층(160)의 측면과 접촉될 수 있다. 즉, 드레인 전극(180)은 제2 반도체층(160)의 측면과 상면 일부를 덮도록 배치될 수 있다.
드레인 전극(180)은 티타늄(Ti), 알루미늄(Al), 에르븀(Er), 플레티늄(Pt), 금(Au) 및 팔라듐(Pd) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 2에 도시된 바와 같이, (+) 극성의 게이트 전압이 인가되면 게이트 전극(120)과 인접하는 문턱전압 조절층(140)에는 전자가 발생되고, 제1 반도체층(150)과 인접하는 문턱전압 조절층(140)에는 정공이 발생될 수 있다. 여기서, 전자 및 정공이 형성된 영역은 트랩층으로 지칭될 수 있다.
도 3에 도시된 바와 같이, (-) 극성의 게이트 전압이 인가되면 게이트 전극(120)과 인접하는 문턱전압 조절층(140)에는 정공이 발생되고, 제1 반도체층(150)과 인접하는 문턱전압 조절층(140)에는 전자가 발생될 수 있다. 여기서, 전자 및 정공이 형성된 영역은 트랩층으로 지칭될 수 있다.
도 4에 도시된 바와 같이, (+) 극성의 게이트 전압이 인가되면 문턱전압은 낮아 질 수 있다. 반면, (-) 극성의 게이트 전압이 인가되면 문턱전압은 높아질 수 있다. 이로 인해 부성 미분 저항 소자의 동작 전압은 달라질 수 있다.
실시예에 따른 부성 미분 저항 소자는 문턱전압 조절층을 형성함으로써, 게이트 전압으로 피크 전압을 소자의 동작 범위 내에서 자유롭게 조절할 수 있는 효과가 있다.
실시예에 따른 부성 미분 저항 소자는 문턱전압 조절층에 의해 전압의 트랩 또는 분극 현상을 발생시키고 이로 인해 부성 미분 저항 소자의 문턱 전압을 조절할 수 있게 된다.
이하에서는 제1 실시예에 따른 반도체 소자의 제조 방법에 대해 설명하기로 한다.
도 5는 제1 실시예에 따른 반도체 소자의 제조 방법을 나타낸 블럭도이다.
도 5를 참조하면, 제1 실시예에 따른 반도체 소자의 제조 방법은 기판 상에 절연층을 형성하는 단계(S100)와, 기판 상에 게이트 전극을 형성하는 단계와, 상기 제1 전극과 상기 절연층 상에 문턱전압 조절층을 형성하는 단계(S200)와, 상기 문턱전압 조절층 상에 제1 반도체층을 형성하는 단계(S300)와, 상기 문턱전압 조절층 상에 상기 제1 반도체층의 일부를 덮도록 제2 반도체층을 형성하는 단계(S400)와, 상기 문턱전압 조절층 상의 일측에 소스 전극을 형성하는 단계와, 상기 문턱전압 조절층 상의 타측에 드레인 전극을 형성하는 단계를 포함할 수 있다.
기판 상에 절연층을 형성하는 단계(S100)를 수행할 수 있다. 절연층은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2)를 성장 또는 증착하여 형성할 수 있다.
기판에 절연층이 형성되면, 기판에 게이트 전극을 형성할 수 있다. 게이트 전극은 기판 상에 형성된 절연층의 일부를 제거하고, 제거된 영역에 게이트 전극을 형성할 수 있다. 게이트 전극은 전자 빔 증착법 (e-beam evaporation), 열 증착법(thermal evaporator), 스퍼터링(sputtering) 등을 이용하여 형성될 수 있으나 이에 한정되지 않는다.
상기에서는 기판 상에 절연층을 형성한 후에 게이트 전극을 형성하였으나, 이에 한정되지 않고, 게이트 전극을 형성한 후에 절연층을 형성할 수도 있다.
기판 상에 게이트 전극이 형성되면 문턱전압 조절층을 형성하는 단계(S200)를 수행할 수 있다. 문턱전압 조절층은 강 유전체를 박막 형태로 증착하여 형성할 수 있다.
절연층 상에 문턱전압 조절층이 형성되면 문턱전압 조절층 상에 제1 반도체층을 형성하는 단계(S300)를 형성하는 단계를 수행할 수 있다. 제1 반도체층은 문턱전압 조절층 상에 실리콘, 저마늄(Ge), 주기율표의 III-V 족 원소에 대한 반도체, 유기물 반도체, 비유기 물인 산화물 반도체, 전이금속 칼코겐 화합물(transition metal dichalcogenide) 및 흑린(phosphorene) 중 적어도 하나를 저기압 화학기상증착법(low-pressure chemical vapor deposition), 플라즈마 향상 화학기상증착법(plasma-enhanced chemical vapor deposition)과 같은 화학기상증착법이 대표적이며, 이를 포함하여 테이프를 이용한 박리법, 폴리머를 이용한 전사 방법, 용액형성기법(solution-process) 등에 의하여 형성될 수 있다.
제1 반도체층을 형성하는 단계를 마치면, 제2 반도체층을 형성하는 단계(S400)를 수행할 수 있다. 제1 반도체층은 문턱전압 조절층 상에 실리콘, 저마늄(Ge), 주기율표의 III-V 족 원소에 대한 반도체, 유기물 반도체, 비유기물 인 산화물 반도체, 전이금속 칼코겐 화합물(transition metal dichalcogenide) 및 이황화레늄(ReS2) 중 적어도 하나를 저기압 화학기상증착법(low-pressure chemical vapor deposition), 플라즈마 향상 화학기상증착법(plasma-enhanced chemical vapor deposition)과 같은 화학기상증착법이 대표적이며, 이를 포함하여 테이프를 이용한 박리법, 폴리머를 이용한 전사 방법, 용액형성기법(solution-process) 등에 의하여 형성될 수 있다.
제2 반도체층을 형성하는 단계를 마치면, 상기 문턱전압 조절층 상의 일측에 소스 전극을 형성하는 단계를 수행할 수 있다.
소스 전극은 티타늄(Ti), 알루미늄(Al), 에르븀(Er), 플레티늄(Pt), 금(Au) 및 팔라듐(Pd) 중 적어도 하나를 저기압 화학기상증착법(low-pressure chemical vapor deposition), 플라즈마 향상 화학기상증착법(plasma-enhanced chemical vapor deposition)과 같은 화학기상증착법이 대표적이며, 이를 포함하여 테이프를 이용한 박리법, 폴리머를 이용한 전사 방법, 용액형성기법(solution-process) 등에 의하여 형성될 수 있으며, 이에 한정되지 않는다.
소스 전극을 형성하는 단계를 마치면, 상기 문턱전압 조절층 상의 타측에 드레인 전극을 형성하는 단계를 수행할 수 있다.
드레인 전극은 티타늄(Ti), 알루미늄(Al), 에르븀(Er), 플레티늄(Pt), 금(Au) 및 팔라듐(Pd) 중 적어도 하나를 저기압 화학기상증착법(low-pressure chemical vapor deposition), 플라즈마 향상 화학기상증착법(plasma-enhanced chemical vapor deposition)과 같은 화학기상증착법이 대표적이며, 이를 포함하여 테이프를 이용한 박리법, 폴리머를 이용한 전사 방법, 용액형성기법(solution-process) 등에 의하여 형성될 수 있으며, 이에 한정되지 않는다.
도 6 및 도 7은 제2 실시예에 따른 반도체 소자를 나타낸 단면도이고, 도 8은 제2 실시예에 따른 반도체 소자의 전압 특성을 나타낸 그래프이다.
도 6 및 도 7을 참조하면, 제2 실시예에 따른 반도체 소자(200)는 기판(210)과, 상기 기판(210) 상에 배치된 절연층(230)과, 상기 절연층(230) 상에 배치된 문턱전압 조절층(240)과, 상기 문턱전압 조절층(240) 상에 배치된 제1 반도체층(250)과, 상기 문턱전압 조절층(240) 상에 배치되어 상기 제1 반도체층(250)의 일부를 덮는 제2 반도체층(260)과, 상기 문턱전압 조절층(240) 상의 일측에 배치된 소스 전극(270)과, 상기 문턱전압 조절층(240) 상의 타측에 배치된 드레인 전극(280)을 포함할 수 있다.
기판(210)은 실리콘(Si) 기판, 저마늄(Ge) 기판, 유리(glass) 기판 및 PET(polyethylene terephthalate) 기판 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 기판(210)에는 게이트 전압이 인가될 수 있다. 이를 위해 기판(210)의 내부에는 게이트 전극(미도시)이 배치될 수도 있다. 게이트 전극은 기판과 절연층 사이에 배치될 수 있다.
절연층(230)은 상기 기판(210) 상에 배치될 수 있다. 절연층(230)은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2)중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
문턱전압 조절층(240)은 절연층(230) 상에 배치될 수 있다. 문턱전압 조절층(240)은 그래핀(h-BN) 재질을 포함할 수 있다. 문턱전압 조절층(240)은 플라즈마 처리된 그래핀 재질로 형성될 수 있다. 문턱전압 조절층(240)은 박막 형태로 절연층(230) 상에 형성될 수 있다.
문턱전압 조절층(240)은 그래핀 재질로 형성됨으로써 전압의 트랩 또는 분극 현상을 발생시킬 수 있다. 이로 인해 문턱전압 조절층(240)은 부성 미분 저항 소자의 문턱 전압을 조절할 수 있다. 문턱전압 조절층(240)은 메모리 기능을 가질 수 있다.
제1 반도체층(250)은 문턱전압 조절층(240) 상에 배치될 수 있다. 제1 반도체층(250)은 P형 반도체층을 포함할 수 있다. 제2 반도체층(260)은 문턱전압 조절층(240) 상에 배치될 수 있다. 제2 반도체층(260)의 일부는 제1 반도체층(250)의 일부를 덮도록 형성될 수 있다. 제2 반도체층(260)은 N형 반도체층을 포함할 수 있다. 제1 반도체층(250)과 제2 반도체층(260)은 수직으로 일부 중첩되는 영역을 포함할 수 있다.
소스 전극(260)은 문턱전압 조절층(240)의 상면 일측에 배치될 수 있다. 소스 전극(260)은 제1 반도체층(250)의 측면과 상면 일부를 덮도록 배치될 수 있다. 드레인 전극(280)은 문턱전압 조절층(240)의 상면 타측에 배치될 수 있다. 드레인 전극(280)은 하면 일부는 제2 반도체층(260)과 접촉될 수 있다.
소스 전극(270) 및 드레인 전극(280)은 티타늄(Ti), 알루미늄(Al), 에르븀(Er), 플레티늄(Pt), 금(Au) 및 팔라듐(Pd) 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 6에 도시된 바와 같이, 게이트 전압이 인가되면 제1 반도체층(250)에 인접하는 문턱전압 조절층(240) 영역에 전자가 트랩될 수 있다. 반면, 도 7에 도시된 바와 같이, 게이트 전압이 인가되면 제1 반도체층(250)에 인접하는 문턱전압 조절층(240) 영역에 정공이 트랩될 수 있다.
도 8에 도시된 바와 같이, 전자가 트랩되면 문턱 전압이 낮아지게 되고, 정공이 트랩되면 문턱 전압이 높아지게 된다. 이로 인해 문턱 전압 조절이 가능할 수 있다.
도 9는 제3 실시예에 따른 반도체 소자를 나타낸 단면도이고, 도 10은 제3 실시예에 따른 반도체 소자의 전압 특성을 나타낸 그래프이다.
도 9에 도시된 바와 같이, 제3 실시예에 따른 반도체 소자(300)는 기판(310)과, 상기 기판(310) 상에 배치된 게이트 전극(320)과 상기 게이트 전극(320) 상에 배치된 문턱전압 조절층(340)과, 상기 기판(310) 상에 배치된 절연층(330)과, 상기 절연층(330)과 상기 문턱전압 조절층(340) 상에 배치된 제1 반도체층(350)과, 상기 제1 반도체층(350) 상에 배치된 제2 반도체층(360)을 포함할 수 있다. 여기서, 소스 전극 및 드레인 전극은 제1 실시예에 따른 반도체 소자의 구성과 동일하므로 그 설명은 생략한다.
기판(310)은 실리콘(Si) 기판, 저마늄(Ge) 기판, 유리(glass) 기판 및 PET(polyethylene terephthalate) 기판 중 적어도 하나로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극(320)은 상기 기판(310) 상의 일부 영역에 배치될 수 있다. 게이트 전극(320)은 티타늄(Ti), 백금(Pt), 금(Au), 팔라듐(Pd), 크롬(Cr), 몰리브덴(Mo), 초두랄루민(Sd) 등으로 이루어질 수 있으며, 이외에도 전도성을 갖는 모든 물질을 사용할 수 있다.
문턱전압 조절층(340)은 게이트 전극(320) 상에 배치될 수 있다. 문턱전압 조절층(340)은 강 유전체 또는 플라즈마 처리된 그래핀 재질을 포함할 수 있다.
절연층(330)은 상기 기판(310) 상에 배치될 수 있다. 절연층(330)은 상기 게이트 전극(320)의 측면과 문턱전압 조절층(340)의 측부에 배치될 수 있다. 절연층(330)은 게이트 전극(320)의 측면 및 문턱전압 조절층(340)의 측면과 접촉될 수 있다.
절연층(330)의 두께는 게이트 전극(320)의 두께보다 두껍게 형성될 수 있다. 절연층(330)의 두께는 문턱전압 조절층(340)의 두께보다 두껍게 형성될 수 있다. 절연층(330)의 두께는 게이트 전극(320)의 두께와 문턱전압 조절층(340)의 두께의 합과 대응될 수 있다. 절연층(330)은 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2)중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
제1 반도체층(350)은 문턱전압 조절층(340) 상에 배치될 수 있다. 제1 반도체층(350)의 하면은 절연층(330)의 상면과 접촉될 수 있다. 제1 반도체층(350)의 하면은 문턱전압 조절층(340)의 상면과 접촉될 수 있다. 제2 반도체층(360)은 제1 반도체층(350) 상에 배치될 수 있다. 제1 반도체층(350)은 P형 반도체층을 포함할 수 있다. 제2 반도체층(360)은 N형 반도체층을 포함할 수 있다.
실시예는 부성 미분 저항 소자의 채널 영역 또는 접합 영역의 일부에만 게이트 전압에 의해 조절이 가능한 구조를 구현함으로써, 한 소자 내에 서로 다른 성질을 가지는 2개 이상의 부성 미분 저항 소자를 구현할 수 있게 된다.
또한, 실시예는 게이트 전압의 크기에 따라 부성 미분 저항 소자의 피크-밸리 위치, 개수를 조절 가능하기 때문에 메모리 단위 소자의 구현 시, 게이트 전압만으로 메모리의 상태 개수를 변화시킬 수 있게 된다.
여러 개의 피크를 가진 부성 미분 저항 소자를 통해 다수의 상태를 가지는 메모리/다치로직 소자의 구현이 가능해진다. 또한, 여러 개의 피크를 가지는 부성 미분 저항 소자를 구현하기 위한 추가적인 전압의 인가만으로 부성 미분 저항 소자의 특성을 변화시키기 때문에 시스템 및 회로 설계상 유연성을 가질 수 있다.
도 11은 실시예에 따른 반도체 소자의 전압-전류 특성을 나타낸 그래프이다.
도 11에 도시된 바와 같이, 2개의 피크 전압을 가지는 부성 미분 저항 소자의 전압-전류 특성 곡선을 보면 3개의 동작점이 구현됨을 알 수 있다.
이는 한 소자 내에 2개 이상의 부성 미분 저항 소자가 병렬로 연결된 것과 등가적인 효과를 주게 되어 동작 특성면에서 여러 개의 피크를 가지는 부성 미분 저항 소자를 구현할 수 있게 된다.
이하에서는 실시예에 따른 반도체 소자들의 다양한 변형예를 설명한다.
도 12 내지 도 33은 제1 실시예에 따른 반도체 소자의 다양한 변형예들을 나타낸 단면도이고, 도 34 내지 도 40은 제3 실시예에 따른 반도체 소자의 다양한 변형예들을 나타낸 도면이다.
도 12 내지 도 33을 참고하면, 반도체 소자는 기판(110)과, 상기 기판(110) 상에 배치된 절연층(130)과, 상기 절연층(130) 상에 형성된 게이트 전극(120)과, 상기 게이트 전극(120) 상에 형성된 트랩층(190)과, 상기 절연층 상에 형성된 문턱전압 조절층(140)과, 상기 문턱전압 조절층(140) 및 트랩층(190) 상에 형성된 제1 반도체층(150)과, 상기 문턱전압 조절층(140) 상에 배치되어 상기 제1 반도체층(150)의 일부를 덮는 제2 반도체층(160)과, 제1 반도체층(150) 상에 배치된 소스 전극(170)과, 상기 제2 반도체층(160) 상에 형성된 드레인 전극(180)을 포함할 수 있다.
도 12 및 도 13에 도시된 바와 같이, 게이트 전극(120)은 절연층(130)의 상부 일부 영역 상에 형성될 수 있다. 게이트 전극(120)은 소스 전극(170)과 상하로 일부 중첩되도록 배치될 수 있다. 트랩층(190)은 상기 게이트 전극(120)과 제1 반도체층(150) 사이에 배치될 수 있다. 트랩층(190)의 폭은 게이트 전극(120)의 폭과 대응될 수 있다. 트랩층(190)은 문턱전압 조절층(140)에 의해 둘러싸일 수 있다. 트랩층(190)은 소스 전극(170)과 상하로 일부 중첩되도록 배치될 수 있다.
도 12에 도시된 바와 같이, 게이트 전극(120)에 (+) 전극이 인가되면 트랩층(190)은 (-) 전하를 가질 수 있다. 도 13에 도시된 바와 같이, 게이트 전극(120)에 (-) 전극이 인가되면 트랩층(190)은 (+) 전하를 가질 수 있다.
도 14 및 도 15에 도시된 바와 같이, 게이트 전극(120)은 절연층(130)의 상부 일부 영역 상에 형성될 수 있다. 트랩층(190)은 상기 게이트 전극(120)과 제2 반도체층(160) 사이에 배치될 수 있다. 트랩층(190)의 폭은 게이트 전극(120)의 폭과 대응될 수 있다. 트랩층(190)은 제2 반도체층(160)의 하면의 전면과 접촉될 수 있다.
도 14에 도시된 바와 같이, 게이트 전극(120)에 (+) 전극이 인가되면 트랩층(190)은 (-) 전하를 가질 수 있다. 도 15에 도시된 바와 같이, 게이트 전극(120)에 (-) 전극이 인가되면 트랩층(190)은 (+) 전하를 가질 수 있다.
도 16 및 도 17에 도시된 바와 같이, 게이트 전극(120)은 절연층(130)의 상부 일부 영역 상에 형성될 수 있다. 게이트 전극(120)은 드레인 전극(180)과 상하로 일부 중첩되도록 배치될 수 있다. 트랩층(190)은 상기 게이트 전극(120)과 제1 반도체층(150) 사이에 배치될 수 있다. 트랩층(190)의 폭은 게이트 전극(120)의 폭과 대응될 수 있다. 트랩층(190)은 문턱전압 조절층(140)에 의해 둘러싸일 수 있다. 트랩층(190)은 드레인 전극(180)과 상하로 일부 중첩되도록 배치될 수 있다.
도 16에 도시된 바와 같이, 게이트 전극(120)에 (+) 전극이 인가되면 트랩층(190)은 (-) 전하를 가질 수 있다. 도 17에 도시된 바와 같이, 게이트 전극(120)에 (-) 전극이 인가되면 트랩층(190)은 (+) 전하를 가질 수 있다.
도 18 및 도 19에 도시된 바와 같이, 게이트 전극(120)은 절연층(130)의 상부 일부 영역 상에 형성될 수 있다. 게이트 전극(120)은 소스 전극(170)과 상하로 일부 중첩되도록 배치될 수 있다. 게이트 전극(120)은 드레인 전극(180)과 상하로 일부 중첩되도록 배치될 수 있다. 트랩층(190)은 상기 게이트 전극(120)과 제1 반도체층(150) 사이에 배치될 수 있다. 트랩층(190)의 폭은 게이트 전극(120)의 폭과 대응될 수 있다. 트랩층(190)은 문턱전압 조절층(140)에 의해 둘러싸일 수 있다. 트랩층(190)은 소스 전극(170) 및 드레인 전극(180)과 상하로 일부 중첩되도록 배치될 수 있다.
도 18에 도시된 바와 같이, 게이트 전극(120)에 (+) 전극이 인가되면 트랩층(190)은 (-) 전하를 가질 수 있다. 도 19에 도시된 바와 같이, 게이트 전극(120)에 (-) 전극이 인가되면 트랩층(190)은 (+) 전하를 가질 수 있다.
도 20 및 도 21에 도시된 바와 같이, 게이트 전극(120)은 절연층(130)의 상부 일부 영역 상에 형성될 수 있다. 게이트 전극(120)은 드레인 전극(180)과 상하로 일부 중첩되도록 배치될 수 있다. 트랩층(190)은 상기 게이트 전극(120)과 제1 반도체층(150) 사이에 배치될 수 있다. 트랩층(190)의 폭은 게이트 전극(120)의 폭과 대응될 수 있다. 트랩층(190)은 문턱전압 조절층(140)에 의해 둘러싸일 수 있다. 트랩층(190)은 드레인 전극(180)과 상하로 일부 중첩되도록 배치될 수 있다. 트랩층(190)은 제1 반도체층(150)과 제2 반도체층(160)의 하부면과 접촉될 수 있다.
도 20에 도시된 바와 같이, 게이트 전극(120)에 (+) 전극이 인가되면 트랩층(190)은 (-) 전하를 가질 수 있다. 도 21에 도시된 바와 같이, 게이트 전극(120)에 (-) 전극이 인가되면 트랩층(190)은 (+) 전하를 가질 수 있다.
도 22 및 도 23에 도시된 바와 같이, 게이트 전극(120)은 절연층(130)의 상부 일부 영역 상에 형성될 수 있다. 게이트 전극(120)은 소스 전극(170)과 상하로 일부 중첩되도록 배치될 수 있다. 게이트 전극(120)은 드레인 전극(180)과 상하로 일부 중첩되도록 배치될 수 있다. 트랩층(190)은 상기 게이트 전극(120)과 제1 반도체층(150) 사이에 배치될 수 있다. 트랩층(190)의 폭은 게이트 전극(120)의 폭과 대응될 수 있다. 트랩층(190)은 문턱전압 조절층(140)에 의해 둘러싸일 수 있다. 트랩층(190)은 소스 전극(170) 및 드레인 전극(180)과 상하로 일부 중첩되도록 배치될 수 있다. 트랩층(190)은 제1 반도체층(150)의 하부 전체면과 제2 반도체층(160)의 하부 전체면과 접촉될 수 있다.
도 22에 도시된 바와 같이, 게이트 전극(120)에 (+) 전극이 인가되면 트랩층(190)은 (-) 전하를 가질 수 있다. 도 23에 도시된 바와 같이, 게이트 전극(120)에 (-) 전극이 인가되면 트랩층(190)은 (+) 전하를 가질 수 있다.
도 24 및 도 25에 도시된 바와 같이, 게이트 전극(120)은 절연층(130)의 상부 일부 영역 상에 형성될 수 있다. 게이트 전극(120)은 소스 전극(170)과 상하로 일부 중첩되도록 배치될 수 있다. 트랩층(190)은 상기 게이트 전극(120)과 제1 반도체층(150) 사이에 배치될 수 있다. 트랩층(190)의 폭은 게이트 전극(120)의 폭과 대응될 수 있다. 트랩층(190)은 문턱전압 조절층(140)에 의해 둘러싸일 수 있다. 트랩층(190)은 소스 전극(170)과 상하로 일부 중첩되도록 배치될 수 있다.
도 24에 도시된 바와 같이, 게이트 전극(120)에 (+) 전극이 인가되면 트랩층(190)은 2개의 극성을 가질 수 있다. 트랩층(190)은 게이트 전극(120)과 인접하는 순서대로 (-),(+) 전하를 가질 수 있다. 도 25에 도시된 바와 같이, 게이트 전극(120)에 (-) 전극이 인가되면 트랩층(190)은 게이트 전극(120)과 인접하는 순서대로 (+),(-) 전하를 가질 수 있다.
도 26 및 도 27에 도시된 바와 같이, 게이트 전극(120)은 절연층(130)의 상부 일부 영역 상에 형성될 수 있다. 트랩층(190)은 상기 게이트 전극(120)과 제2 반도체층(160) 사이에 배치될 수 있다. 트랩층(190)의 폭은 게이트 전극(120)의 폭과 대응될 수 있다. 트랩층(190)은 제2 반도체층(160)의 하면의 전면과 접촉될 수 있다.
도 26에 도시된 바와 같이, 게이트 전극(120)에 (+) 전극이 인가되면 트랩층(190)은 2개의 극성을 가질 수 있다. 트랩층(190)은 게이트 전극(120)과 인접하는 순서대로 (-),(+) 전하를 가질 수 있다. 도 27에 도시된 바와 같이, 게이트 전극(120)에 (-) 전극이 인가되면 트랩층(190)은 게이트 전극(120)과 인접하는 순서대로 (+),(-) 전하를 가질 수 있다.
도 28 및 도 29에 도시된 바와 같이, 게이트 전극(120)은 절연층(130)의 상부 일부 영역 상에 형성될 수 있다. 게이트 전극(120)은 소스 전극(170)과 상하로 일부 중첩되도록 배치될 수 있다. 게이트 전극(120)은 드레인 전극(180)과 상하로 일부 중첩되도록 배치될 수 있다. 트랩층(190)은 상기 게이트 전극(120)과 제1 반도체층(150) 사이에 배치될 수 있다. 트랩층(190)의 폭은 게이트 전극(120)의 폭과 대응될 수 있다. 트랩층(190)은 문턱전압 조절층(140)에 의해 둘러싸일 수 있다. 트랩층(190)은 소스 전극(170) 및 드레인 전극(180)과 상하로 일부 중첩되도록 배치될 수 있다.
도 28에 도시된 바와 같이, 게이트 전극(120)에 (+) 전극이 인가되면 트랩층(190)은 2개의 극성을 가질 수 있다. 트랩층(190)은 게이트 전극(120)과 인접하는 순서대로 (-),(+) 전하를 가질 수 있다. 도 29에 도시된 바와 같이, 게이트 전극(120)에 (-) 전극이 인가되면 트랩층(190)은 게이트 전극(120)과 인접하는 순서대로 (+),(-) 전하를 가질 수 있다.
도 30 및 도 31에 도시된 바와 같이, 게이트 전극(120)은 절연층(130)의 상부 일부 영역 상에 형성될 수 있다. 게이트 전극(120)은 드레인 전극(180)과 상하로 일부 중첩되도록 배치될 수 있다. 트랩층(190)은 상기 게이트 전극(120)과 제1 반도체층(150) 사이에 배치될 수 있다. 트랩층(190)의 폭은 게이트 전극(120)의 폭과 대응될 수 있다. 트랩층(190)은 문턱전압 조절층(140)에 의해 둘러싸일 수 있다. 트랩층(190)은 드레인 전극(180)과 상하로 일부 중첩되도록 배치될 수 있다. 트랩층(190)은 제1 반도체층(150)과 제2 반도체층(160)의 하부면과 접촉될 수 있다.
도 30에 도시된 바와 같이, 게이트 전극(120)에 (+) 전극이 인가되면 트랩층(190)은 2개의 극성을 가질 수 있다. 트랩층(190)은 게이트 전극(120)과 인접하는 순서대로 (-),(+) 전하를 가질 수 있다. 도 31에 도시된 바와 같이, 게이트 전극(120)에 (-) 전극이 인가되면 트랩층(190)은 게이트 전극(120)과 인접하는 순서대로 (+),(-) 전하를 가질 수 있다.
도 32 및 도 33에 도시된 바와 같이, 게이트 전극(120)은 절연층(130)의 상부 일부 영역 상에 형성될 수 있다. 게이트 전극(120)은 소스 전극(170)과 상하로 일부 중첩되도록 배치될 수 있다. 게이트 전극(120)은 드레인 전극(180)과 상하로 일부 중첩되도록 배치될 수 있다. 트랩층(190)은 상기 게이트 전극(120)과 제1 반도체층(150) 사이에 배치될 수 있다. 트랩층(190)의 폭은 게이트 전극(120)의 폭과 대응될 수 있다. 트랩층(190)은 문턱전압 조절층(140)에 의해 둘러싸일 수 있다. 트랩층(190)은 소스 전극(170) 및 드레인 전극(180)과 상하로 일부 중첩되도록 배치될 수 있다. 트랩층(190)은 제1 반도체층(150)의 하부 전체면과 제2 반도체층(160)의 하부 전체면과 접촉될 수 있다.
도 32에 도시된 바와 같이, 게이트 전극(120)에 (+) 전극이 인가되면 트랩층(190)은 2개의 극성을 가질 수 있다. 트랩층(190)은 게이트 전극(120)과 인접하는 순서대로 (-),(+) 전하를 가질 수 있다. 도 33에 도시된 바와 같이, 게이트 전극(120)에 (-) 전극이 인가되면 트랩층(190)은 게이트 전극(120)과 인접하는 순서대로 (+),(-) 전하를 가질 수 있다.
도 34 및 도 35에 도시된 바와 같이, 반도체 소자는 기판(310)과, 상기 기판(310) 상에 배치된 게이트 전극(320)과, 상기 게이트 전극(320) 상에 배치된 트랩층(390)과, 상기 기판(310) 상에 배치된 절연층(330)과, 상기 절연층(330)과 상기 트랩층(390) 상에 배치된 제1 반도체층(350)과, 상기 제1 반도체층(350) 상에 배치된 제2 반도체층(360)을 포함할 수 있다.
절연층(330)의 측면은 게이트 전극(320)의 측면과 접촉될 수 있다. 절연층(330)의 측면은 트랩층(390)의 측면과 접촉될 수 있다.
도 34에 도시된 바와 같이, 게이트 전극(320)에 가해지는 바이어스 전압에 의해 트랩층(390)은 (-) 전하를 가질 수 있다. 도 35에 도시된 바와 같이, 게이트 전극(320)에 가해지는 바이어스 전압에 의해 트랩층(390)은 (+) 전하를 가질 수 있다.
도 36 및 도 37에 도시된 바와 같이, 반도체 소자는 기판(310)과, 상기 기판(310) 상에 배치된 복수의 게이트 전극(320)과, 상기 복수의 게이트 전극(320) 상에 배치된 복수의 트랩층(390)과, 상기 트랩층(390) 상에 배치된 제1 반도체층(350)과, 상기 제1 반도체층(350) 상에 배치된 제2 반도체층(360)을 포함할 수 있다.
게이트 전극(320)과 트랩층(390)이 쌍을 이루어 형성될 수 있다. 게이트 전극(320)과 트랩층(390)은 서로 이격 배치될 수 있다.
도 36에 도시된 바와 같이, 트랩층(390)은 (-) 전하를 가질 수 있다. 이와 이격되는 트랩층(390)은 (+) 전하를 가질 수 있다. 이는 게이트 전극(320)에 가해지는 바이어스 전압에 의해 결정될 수 있다.
도 37에 도시된 바와 같이, 게이트 전극(320) 및 트랩층(390)은 3개 이상의 층이 서로 이격되도록 형성될 수 있다.
도 38 및 도 39에 도시된 바와 같이, 반도체 소자는 기판(310)과, 상기 기판(310) 상에 배치된 게이트 전극(320)과, 상기 게이트 전극(320) 상에 배치된 트랩층(390)과, 상기 기판(310) 상에 배치된 절연층(330)과, 상기 절연층(330)과 상기 트랩층(390) 상에 배치된 제1 반도체층(350)과, 상기 제1 반도체층(350) 상에 배치된 제2 반도체층(360)을 포함할 수 있다.
절연층(330)의 측면은 게이트 전극(320)의 측면과 접촉될 수 있다. 절연층(330)의 측면은 트랩층(390)의 측면과 접촉될 수 있다.
도 38에 도시된 바와 같이, 게이트 전극(320)에 가해지는 바이어스 전압에 의해 트랩층(390)은 게이트 전극(320)에 인접하도록 (-),(+) 전하를 가지도록 형성될 수 있다. 도 39에 도시된 바와 같이, 게이트 전극(320)에 가해지는 바이어스 전압에 의해 트랩층(390)은 (+),(-) 전하를 가질 수 있다.
도 40에 도시된 바와 같이, 반도체 소자는 기판(310)과, 상기 기판(310) 상에 배치된 복수의 게이트 전극(320)과, 상기 복수의 게이트 전극(320) 상에 배치된 복수의 트랩층(390)과, 상기 트랩층(390) 상에 배치된 제1 반도체층(350)과, 상기 제1 반도체층(350) 상에 배치된 제2 반도체층(360)을 포함할 수 있다.
게이트 전극(320)과 트랩층(390)이 쌍을 이루어 형성될 수 있다. 게이트 전극(320)과 트랩층(390)은 서로 이격 배치될 수 있다.
트랩층(390)은 2개의 극성을 가지도록 형성될 수 있다. 트랩층(390)의 적어도 하나는 게이트 전극(320)에 인접하는 순서대로 (-),(+) 전하를 가질 수 있다. 트랩층(390)의 다른 하나는 게이트 전극(320)에 인접하는 순서대로 (+),(-) 전하를 가질 수 있다.
110: 기판
120: 게이트 전극
130: 절연층
140: 문턱전압 조절층
150: 제1 반도체층
160: 제2 반도체층
170: 소스 전극

Claims (21)

  1. 기판;
    상기 기판 상에 배치된 절연층;
    상기 절연층 상에 배치된 문턱전압 조절층;
    상기 문턱전압 조절층 상에 배치된 제1 반도체층; 및
    상기 문턱전압 조절층 상에 배치되어 상기 제1 반도체층의 일부를 덮는 제2 반도체층;을 포함하고
    상기 제2 반도체층은 상기 제1 반도체층과 이형의 반도체층인 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 문턱전압 조절층은 강 유전체를 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 기판 상에 배치된 게이트 전극을 포함하고, 상기 게이트 전극은 상기 절연층에 의해 둘러싸여져 배치되는 반도체 소자.
  4. 제3항에 있어서,
    상기 게이트 전극은 상기 제1 반도체층과 제2 반도체층과 수직으로 중첩 배치되는 반도체 소자.
  5. 제4항에 있어서,
    상기 게이트 전극의 폭은 상기 제1 반도체층과 제2 반도체층이 중첩된 영역의 폭과 대응되는 반도체 소자.
  6. 제1항에 있어서,
    상기 문턱전압 조절층은 플라즈마 처리된 그래핀을 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 기판과 상기 절연층 사이에 게이트 전극을 포함하는 반도체 소자.
  8. 제1항에 있어서,
    상기 문턱전압 조절층 상의 일측에 배치된 소스 전극과 타측에 배치된 드레인 전극을 포함하는 반도체 소자.
  9. 제2항에 있어서,
    상기 기판 상에 배치된 게이트 전극을 포함하고, 상기 게이트 전극은 상기 절연층 상에 배치된 반도체 소자.
  10. 제9항에 있어서,
    상기 게이트 전극과 상기 제1 반도체층 사이에 트랩층이 형성되는 반도체 소자.
  11. 제10항에 있어서,
    상기 트랩층은 상기 제1 반도체층의 일부 또는 전체면과 중첩 배치되는 반도체 소자.
  12. 제10항에 있어서,
    상기 트랩층은 하나의 극성 또는 2개의 극성을 포함하는 반도체 소자.
  13. 제9항에 있어서,
    상기 게이트 전극과 상기 제2 반도체층 사이에 트랩층이 형성되는 반도체 소자.
  14. 제9항에 있어서,
    상기 게이트 전극과 상기 제1 반도체층 및 제2 반도체층 사이에 트랩층이 배치되는 반도체 소자.
  15. 기판;
    상기 기판 상에 배치된 게이트 전극;
    상기 게이트 전극 상에 배치된 문턱전압 조절층;
    상기 기판 상에 배치된 절연층;
    상기 절연층과 상기 문턱전압 조절층 상에 배치된 제1 반도체층; 및
    상기 제1 반도체층의 일부 영역 상에 배치된 제2 반도체층;
    상기 문턱전압 조절층 상에 배치되고, 상기 제1 반도체층과 접촉하도록 형성된 소스 전극;
    상기 문턱전압 조절층 상에 배치되고, 상기 제2 반도체층과 접촉하도록 형성된 드레인 전극을 포함하고,
    상기 제2 반도체층은 상기 제1 반도체층은 이형의 반도체층이고,
    상기 문턱전압 조절층은 상기 제1 반도체층의 폭보다 더 좁은 폭을 갖고,
    상기 제1 반도체층의 폭과 상기 문턱전압 조절층의 폭은 상기 반도체층에서의 전류 방향에 수직하는 방향의 길이인 것을 특징으로 하는 반도체 소자.
  16. 제15항에 있어서,
    상기 절연층은 상기 게이트 전극의 측면 및 상기 문턱전압 조절층의 측면과 접하는 반도체 소자.
  17. 제16항에 있어서,
    상기 절연층의 두께는 상기 게이트 전극의 두께와 상기 문턱전압 조절층의 두께의 합과 대응되는 반도체 소자.
  18. 기판;
    상기 기판 상에 배치된 절연층;
    상기 기판 상의 일부 영역에 배치된 게이트 전극;
    상기 게이트 전극 상에 배치된 트랩층;
    상기 절연층과 상기 트랩층 상에 배치된 제1 반도체층; 및
    상기 제1 반도체층의 적어도 일부 영역 상에 배치된 제2 반도체층;을 포함하고,
    상기 제2 반도체층은 상기 제1 반도체층과 이형의 반도체층인 것을 특징으로 하는 반도체 소자.
  19. 제18항에 있어서,
    상기 기판 상에 배치된 절연층을 포함하고, 상기 절연층의 측면은 상기 게이트 전극의 측면과 상기 트랩층의 측면에 배치되는 반도체 소자.
  20. 제18항에 있어서,
    상기 게이트 전극 및 상기 트랩층은 복수개의 층을 이루어 서로 이격 배치되는 반도체 소자.
  21. 기판 상에 절연층을 형성하는 단계;
    상기 기판 상에 제1 전극을 형성하는 단계;
    상기 제1 전극과 상기 절연층 상에 문턱전압 조절층을 형성하는 단계;
    상기 문턱전압 조절층 상에 제1 반도체층을 형성하는 단계;
    상기 문턱전압 조절층 상에 상기 제1 반도체층의 일부를 덮도록 제2 반도체층을 형성하는 단계;
    상기 문턱전압 조절층 상의 일측에 제2 전극을 형성하는 단계; 및
    상기 문턱전압 조절층 상의 타측에 제3 전극을 형성하는 단계;를 포함하고,
    상기 제2 반도체층은 상기 제1 반도체층과 이형의 반도체층인 것을 특징으로 하는 반도체 소자의 제조 방법.
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