KR101057438B1 - 반도체 장치 - Google Patents

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KR101057438B1
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후지오 마스오카
히로키 나카무라
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고쿠리츠다이가쿠호진 도호쿠다이가쿠
니혼 유니산티스 에렉트로닉스 가부시키가이샤
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Abstract

SGT를 사용한 고집적이고 고속의 적어도 2단 이상의 CMOS 인버터 결합회로로부터 이루어지는 반도체 장치를 제공한다.
본 발명에 관한 반도체 장치는 n개(n은 2 이상)의 MOS 인버터를 결합한 CMOS 인버터 결합회로로부터 이루어지고, n개의 인버터 각각은 pMOS SGT, nMOS SGT, pMOS SGT의 게이트와 nMOS SGT의 게이트를 접속하도록 배선된 입력단자와, pMOS SGT의 드레인 확산층과 nMOS SGT의 드레인 확산층을 섬형상 반도체하부층에서 접속하도록 배선된 출력단자와, nMOS SGT의 소스 확산층 상에서 배선된 pMOS SGT용의 전원공급배선과, nMOS SGT의 소스확산층 상에서 배선된 nMOS SGT용의 전원공급배선을 구비하며, n-1번째의 출력단자와 n번째의 입력단자를 접속한다.
반도체장치, p채널반도체장치, n채널반도체장치, 결합회로, 단자배선

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것이다.
반도체 집적회로, 그 중에서도 MOS트랜지스터를 이용한 집적회로는 고집적화로 발전하고 있다. 이 고집적화에 따라 그 중에서 이용되고 있는 MOS트랜지스터는 나노 영역까지 미세화가 진행되고 있다. 디지털 회로의 기본 회로는 인버터회로이지만, 이 인버터 회로를 구성하는 MOS트랜지스터의 미세화가 진행되면, 리크(leak) 전류의 억제가 곤란해지고, 핫캐리어(hot carrier) 효과에 의해 신뢰성이 저하하며, 또한 필요한 전류량 확보의 요구로부터 회로의 점유 면적을 좀처럼 작게 할 수 없는 문제가 있었다. 이러한 문제를 해결하기 위하여 기판에 대하여 소스, 게이트, 드레인이 수직방향으로 배치되고, 게이트가 섬형상(island-shaped) 반도체층을 둘러싸는 구조의 Surrounding Gate Transistor(SGT)가 제안되어 SGT를 이용한 CMOS인버터 회로가 제안되었다(특허문헌1, 특허문헌2, 특허문헌3).
종래의 SGT를 이용한 제1의 인버터의 출력이 제2의 인버터로 입력되는 2단의 CMOS인버터를 도1에 나타내었다(비특허문헌1). 제1의 인버터는 2개의 pMOS SGT(01, 02), 1개의 nMOS SGT(O3)로 구성되어 있다. 제2의 인버터는 2개의 pMOS SGT(O4, 05), 2개의 nMOS SGT(O6, 07)로 구성되어 있다. 종래의 SGT를 이용한 2단의 CMOS 인버터에서는 제1의 전원공급배선(VSS), 제2의 전원공급 배선(VCC)이 콘택트(contact)를 통해 실리콘 기판의 확산층을 경유해서 공급되는 SGT를 이용하고 있다. 즉, nMOS, pMOS의 전원선은 nMOS, pMOS가 배치되는 기판상의 영역과는 다른 영역인 게이트 영역의 하부 일측에 배치되어 있다. 확산층의 저항은 전원공급의 금속배선의 저항에 비해서 매우 크다. 제1의 전원공급배선(VSS), 제2의 전원공급배선(VCC)의 저항이 증가하면, nMOS SGT에 인가되는 소스 전압은 제1의 전원전압(VSS)보다 증가하고, pMOS SGT에 인가되는 소스 전압은 제2의 전원전압(VCC)보다 저하한다. nMOS SGT의 소스 전압이 제1의 전원전압(VSS)보다 증가하면, nMOS SGT의 구동 전류는 저하한다. pMOS SGT의 소스 전압이 제2의 전원전압(VCC)보다 저하하면, pMOS SGT의 구동 전류는 저하한다. 트랜지스터의 구동 전류가 저하하면, 인버터의 출력 단자의 용량의 충방전 속도가 저하한다. 인버터의 출력 단자의 용량의 충방전 속도가 저하하면, 인버터의 지연 시간은 증대한다. 그 때문에 확산층에 다수의 콘택트를 통해 금속배선을 행하고, nMOS SGT의 소스에 제1전원전압(VSS)을, pMOS SGT의 소스에 제2의 전원전압(VCC)을 인가한다.
또한, 종래의 SGT CMOS인버터는 드레인의 확산층에 콘택트를 형성하고, 금속배선에 접속되어 제1의 인버터의 출력을 제공한다. 제1의 인버터의 출력의 금속배 선으로부터 콘택트를 통해 제2의 인버터의 입력인 폴리 실리콘의 게이트에 접속된다.
즉, 종래의 기판접지형 SGT를 이용한 2단의 CMOS 인버터에서는, 회로점유 면적을 점유하는 콘택트 면적의 비율이 크다. 또한, 제1의 전원공급배선(VSS), 제2의 전원공급배선(VCC)의 저항이 증가하면, 인버터의 지연 시간은 증대된다.
특허문헌1: 일본국 특개평2-71556
특허문헌2: 일본국 특개평2-188966
특허문헌3: 일본국 특개평3-145761
비특허문헌1: S. Watanabe, K. Tsuchida, D. Takashima, Y. Oowaki. A. Nitayama, K. Hieda, H. Takato, K. Sunouchi, F. Horiguchi, K. Ohuchi, F. Masuoka, H. Hara, "A Nobel Circuit Technology with Surrounding Gate Transistor(SGT's) for Ultra High Density DRAM's", IEEE JSSC, Vol.30, No.9, 1995.
제1의 전원공급배선(VSS)과 제2의 전원공급배선(Vcc)의 면적을 감소시켜 저항을 감소시키며, SGT를 이용한 고집적이고 고속의 적어도 2단 이상의 CMOS인버터 결합회로로부터 이루어지는 반도체장치를 제공하는 것을 목적으로 한다.
본 발명의 첫번째 특징에 따르면, n개(n은 2 이상)의 CMOS 인버터를 결합한 CMOS인버터 결합회로를 포함하는 반도체 장치로서,
상기 n개의 CMOS 인버터 각각은,
기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬 형상 반도체층을 둘러싸는 구조를 갖는 제1의 도전형 채널의 제1 MOS트랜지스터;
기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬 형상 반도체층을 둘러싸는 구조를 가지며, 상기 제1의 도전형 채널과는 다른 제2의 도전형 채널의 제2 MOS트랜지스터;
상기 제1 MOS트랜지스터의 게이트와 상기 제2 MOS트랜지스터의 게이트를 서로 접속하도록 배선된 CMOS 인버터의 입력단자;
상기 제1 MOS트랜지스터의 드레인 확산층과 상기 제2 MOS트랜지스터의 드레인 확산층을 섬형상 반도체하부층에서 서로 접속하도록 배선된 CMOS 인버터의 출력단자;
상기 제1 MOS트랜지스터의 소스확산층 위에 배선되는 상기 제1 MOS트랜지스터용의 전원공급배선; 및
상기 제2 MOS트랜지스터의 소스확산층 위에 배선되는 상기 제2 MOS트랜지스터용의 전원공급배선을 포함하며,
상기 n개의 CMOS 인버터 각각을 기판에 대하여 배열할 때, n-1번째의 CMOS 인버터의 출력단자와 n번째의 CMOS 인버터의 입력단자를 접속하기 위한 연결부를 더 포함하고, 상기 연결부는 기판과 상기 제1 MOS트랜지스터용의 전원공급배선 사이에 배치되는 것을 특징으로하는 반도체장치가 제공된다.
본 발명의 바람직한 양태에서는, 상기 반도체 장치에 있어서, 상기 n개의 CMOS 인버터를 기판에 대하여 일렬로 배열할 때,
상기 n-1번째의 CMOS 인버터의 제1 MOS트랜지스터와 상기 n번째의 CMOS 인버터의 제1 MOS트랜지스터를 인접해서 배열하고,
상기 n번째의 CMOS 인버터의 제2 MOS트랜지스터와 상기 n+1번째의 CMOS 인버터의 제2 MOS트랜지스터를 인접해서 배열하고,
상기 n-1번째의 CMOS 인버터의 상기 제1 MOS트랜지스터용의 전원공급배선과 상기 n번째의 CMOS 인버터의 상기 제1 MOS트랜지스터용의 전원공급배선을 소스 확산층 상에서 접속하며,
상기 n번째의 CMOS 인버터의 상기 제2MOS 트랜지스터용의 전원공급배선과 상기 n+1번째의 CMOS 인버터의 상기 제2 MOS트랜지스터용의 전원공급배선을 소스 확산층 상에서 접속한다.
본 발명의 다른 바람직한 양태에서는, 상기 반도체 장치에 있어서, 기판에 대하여 일렬로 배열한 n개의 CMOS 인버터를 m행(m은 2 이상) 기판에 대하여 배열하고,
각각의 CMOS 인버터의 상기 제1 MOS트랜지스터용의 전원공급배선을 소스 확산층 상에서 서로 접속하고,
각각의 CMOS 인버터의 상기 제2 MOS트랜지스터용의 전원공급배선을 소스 확산층 상에서 서로 접속한다.
본 발명의 또 다른 바람직한 양태에서는, 상기 반도체 장치에 있어서, 상기 제1 MOS트랜지스터는 p채널 MOS트랜지스터이고, 상기 제2 MOS트랜지스터는 n채널 MOS트랜지스터이다. 또한, 선택적으로 상기 제1 MOS트랜지스터는 n채널 MOS트랜지스터이고, 상기 제2 MOS트랜지스터는 n채널 MOS트랜지스터이다.
본 발명의 또 다른 바람직한 양태에서는, 상기 제1 MOS트랜지스터는 n채널 MOS트랜지스터이고, 상기 제2 MOS트랜지스터는 p채널 MOS트랜지스터이며, p채널 MOS트랜지스터의 개수는 n채널 트랜지스터의 개수의 두 배이다. 또한, 상기 제1 MOS트랜지스터는 p채널 MOS트랜지스터이고, 상기 제2 MOS트랜지스터는 n채널 MOS트랜지스터이며, p채널 MOS 트랜지스터의 개수는 n채널 트랜지스터의 개수의 두 배이다.
본 발명의 다른 특징에 따르면, 적어도 2단 이상의 CMOS 인버터를 결합한 CMOS 인버터 결합회로를 포함하는 반도체장치로서, 상기 CMOS 인버터는 제1의 CMOS 인버터와 제2의 CMOS 인버터를 구비하고,
제1의 CMOS 인버터는
기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 1개의 n채널 반도체장치,
기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 2개의 p채널 반도체장치,
n채널 반도체장치의 게이트와 p채널 반도체장치의 게이트를 서로 접속하도록 배선된 제1의 CMOS 인버터의 입력단자,
채널 반도체장치의 드레인 확산층과 p채널 반도체장치의 드레인 확산층을 섬형상 반도체하부층에서 서로 접속하도록 배선된 제1의 CMOS 인버터의 출력단자,
n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선(VSS),
2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선(VCC)
을 갖는 CMOS 인버터이며,
제2의 CMOS 인버터는
기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 1개의 n채널 반도체장치,
기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 2개의 p채널 반도체장치,
n채널 반도체장치의 게이트와 p채널 반도체장치의 게이트를 서로 접속하도록 배선된 제2의 CMOS 인버터의 입력단자,
n채널 반도체장치의 드레인 확산층과 p채널 반도체장치의 드레인 확산층을 섬형상 반도체하부층에서 서로 접속하도록 배선된 제2의 CMOS 인버터의 출력단자,
n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선(VSS),
2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선(VCC)을
갖는 CMOS 인버터이며,
제1의 CMOS 인버터의 출력단자는 제2의 CMOS 인버터의 입력단자에 접속되고,
제1의 CMOS 인버터의 n채널 반도체장치의 소스확산층에 접속된 제1의 전원공급배선(VSS)과 제2의 CMOS 인버터의 n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선(VSS)을 소스확산층 상에서 서로 접속하고,
제1의 CMOS 인버터의 2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선(VCC)과 제2의 CMOS 인버터의 2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선(VCC)을 소스 확산층 상에서 서로 접속하는
적어도 2단 이상의 CMOS 인버터를 결합한 CMOS 인버터 결합회로로부터 이루어지는 반도체장치가 제공된다.
또한, 본 발명의 또 다른 특징에 따르면, 적어도 2행2열 이상의 CMOS 인버터를 결합한 CMOS 인버터 결합회로를 포함하는 반도체장치로서,
1행2열째의 CMOS 인버터는,
기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 1개의 n채널 반도체장치,
기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 2개의 p채널 반도체장치,
n채널 반도체장치의 게이트와 p채널 반도체장치의 게이트를 서로 접속하도록 배선된 1행2열째의 CMOS 인버터의 입력단자,
n채널 반도체장치의 드레인 확산층과 p채널 반도체장치의 드레인 확산층을 섬형상 반도체하부층에서 서로 접속하도록 배선된 1행2행째의 CMOS 인버터의 출력단자,
n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선(VSS),
2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선(VCC)
을 갖는 CMOS 인버터이며,
1행1열째의 CMOS 인버터는,
기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬 형상 반도체층을 둘러싸는 구조를 갖는 1개의 n채널 반도체장치,
기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 2개의 p채널 반도체장치,
n채널 반도체장치의 게이트와 p채널 반도체장치의 게이트를 서로 접속하도록 배선된 1행1열째의 CMOS 인버터의 입력단자,
n채널 반도체장치의 드레인 확산층과 p채널 반도체장치의 드레인 확산층을 섬형상 반도체하부층에서 서로 접속하도록 배선된 1행1열째의 CMOS 인버터의 출력단자,
n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선(VSS),
2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선(VCC)
을 갖는 CMOS 인버터이며,
1행2열째의 CMOS 인버터의 출력단자가 1행1열째의 CMOS 인버터의 입력단자에 접속된 CMOS 인버터 결합회로이고,
2행2열째의 CMOS 인버터는,
기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 1개의 n채널 반도체장치,
기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 2개의 p채널 반도체장치,
n채널 반도체장치의 게이트와 p채널 반도체장치의 게이트를 서로 접속하도록 배선된 2행2열째의 CMOS 인버터의 입력단자,
n채널 반도체장치의 드레인 확산층과 p채널 반도체장치의 드레인 확산층을 섬형상 반도체하부층에서 서로 접속하도록 배선된 2행2열째의 CMOS 인버터의 출력단자,
n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선(VSS),
2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급 배선(VCC)
을 갖는 CMOS 인버터이며,
2행1열째의 CMOS 인버터는,
기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 1개의 n채널 반도체장치,
기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 2개의 p채널 반도체장치,
n채널 반도체장치의 게이트와 p채널 반도체장치의 게이트를 서로 접속하도록 배선된 2행1열째의 CMOS 인버터의 입력 단자,
n채널 반도체장치의 드레인 확산층과 p채널 반도체장치의 드레인 확산층을 섬형상 반도체하부층에서 서로 접속하도록 배선된 2행1열째의 CMOS 인버터의 출력단자,
n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선(VSS),
2개의 p채널 반도체장치의 소스확산층에 접속된 제2의 전원공급배선(VCC)
을 갖는 CMOS 인버터이며,
2행2열째의 CMOS 인버터의 출력단자는 2행1열째의 CMOS 인버터의 입력단자에 접속된 CMOS 인버터 결합회로이고,
1행2열째의 CMOS 인버터의 n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선(VSS)과,
1행2열째의 CMOS 인버터의 n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선(VSS)과,
2행2열째의 CMOS 인버터의 n채널 반도체장치의 소스확산층에 접속된 제1의 전원공급배선(VSS)과,
2행1열째의 CMOS 인버터의 n채널 반도체장치의 소스확산층에 접속된 제1의 전원공급배선(VSS)을 소스 확산층상에서 서로 접속하고,
1행2열째의 CMOS 인버터의 2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선(VCC)과,
2행2열째의 CMOS 인버터의 2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선(VCC)과,
1행1열째의 CMOS 인버터의 2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선(VCC)과,
2행1열째의 CMOS 인버터의 2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선(VCC)을 소스확산층 위에서 서로 접속하는
적어도 2행2열 이상의 CMOS 인버터를 결합한 CMOS 인버터 결합회로로부터 이루어지는 반도체장치가 제공된다.
또한, 본 발명의 바람직한 양태에서는, n채널 반도체장치 또는 n채널 MOS트랜지스터가,
기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 가지며,
게이트의 상하에 절연막층이 형성되고,
섬형상 반도체하부층에서 드레인 확산층의 일부를 폴리실리콘 배선이 둘러싸고,
드레인 확산층, 폴리실리콘 배선, 게이트, 소스 확산층이 살리시드화(salicide)된 구조를 가지며,
소스 확산층 위에 금속배선이 형성되는 상기의 반도체장체 있어서 사용된다.
또한, 본 발명의 다른 바람직한 양태에서는, p채널 반도체 장치 또는 p채널 MOS트랜지스터가,
기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 가지며,
게이트의 상하에 절연막층이 형성되고,
섬형상 반도체하부층에서 드레인 확산층의 일부를 폴리실리콘 배선이 둘러싸고,
드레인 확산층, 폴리실리콘 배선, 게이트, 소스확산층이 살리시이드화된 구조를 가지며,
소스확산층 위에 금속배선이 형성되는 상기 반도체 장치에 있어서 사용된다.
[발명의 효과]
종래 SGT를 이용한 2단의 CMOS인버터에서는, 제1의 전원전압(VSS)과 제2의 전원전압(VCC)이 콘택트를 경유해서 실리콘 기판의 확산층에 공급되는 SGT를 사용하고 있다. 즉, nMOS SGT, pMOS SGT의 전원공급 배선이 게이트 영역의 하부의 일측에 배치되어 있다.
이에 대하여 본 발명에서는, nMOS SGT, pMOS SGT 모두의 상측으로부터 공급되는 제1의 전원공급배선(VSS)과 제2의 전원공급배선(VCC)을 가지며,
제1의 인버터의 n채널 반도체장치의 소스 확산층에 접속되는 제1의 전원공급배선(VSS)과,
제2의 인버터의 n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선(VSS)과,
제1의 인버터의 2개의 p채널 반도체장치의 소스확산층에 접속된 제2의 전원공급배선(VCC)과,
제2의 인버터의 2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선(VCC)을 갖기 때문에,
제1의 전원공급배선(VSS)과 제2의 전원공급배선(VCC)의 면적은 감소하고, SGT를 채용한 고집적의 CMOS 인버터 결합회로로 이루어지는 반도체장치를 가능하게 한다.
또한, nMOS SGT, pMOS SGT 모두의 상측으로부터 공급되는 제1의 전원공급배선(VSS), 제2의 전원공급배선(VCC)을 가지며,
제1의 인버터의 n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선(VSS)과,
제2의 인버터의 n채널 반도체장치의 소스확산층에 접속된 제1의 전원공급배선(VSS)과,
제1의 인버터의 2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선(VCC)과,
제2의 인버터의 2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선(VCC)을 갖기 때문에,
제1의 전원공급배선(VSS)과 제2의 전원공급배선(VCC)의 저항이 저감하고, SGT 을 채용한 고속의 CMOS 인버터 결합회로로부터 이루어지는 반도체장치를 가능하게 한다.
또한, n채널 반도체장치의 드레인 확산층과 p채널 반도체장치의 드레인 확산층을 섬형상 반도체하부층에서 서로 접속하도록 배선된 출력단자배선을 갖기 때문에,
n채널 반도체장치의 드레인 확산층과 금속배선을 접속하기 위해서 이용되는 콘택트와,
p채널 반도체장치의 드레인 확산층과 금속배선을 접속하기 위해서 이용되는 콘택트와,
각각의 콘택트를 접속하기 위한 금속배선이 불필요가 되어,
SGT를 채용한 고집적의 CMOS 인버터 결합회로로 이루어지는 반도체장치를 가능하게 한다.
도1(a)는 종래의 SGT를 이용한 2단의 CMOS 인버터를 나타낸 도면.
도1(b)는 도1(a)의 CMOS 인버터의 등가회로를 나타낸 도면.
도1(c)는 도1(a)의 CMOS 인버터의 A-A' 단면도를 나타낸 도면.
도1(d)는 도1(a)의 CMOS 인버터의 B-B' 단면도를 나타낸 도면.
도1(e)는 도1(a)의 CMOS인버터의 C-C' 단면도를 나타낸 도면.
도2는 본 발명에 관한 반도체 장치의 레이아웃(layout).
도3은 본 발명에 관한 반도체 장치의 도1에 있어서의 X-X'단면도에 대응하는 단면도.
도4는 본 발명에 관한 반도체 장치의 도1에 있어서의 Y1-Y1'단면도에 대응하는 단면도.
도5는 본 발명에 관한 반도체 장치의 도1에 있어서의 Y2-Y2'단면도에 대응하는 단면도.
도6은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X'단면 공정도.
도7은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도8은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도9는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X'단면공정도.
도10은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y-Y'단면 공정도.
도11은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도12는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도13은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정 도.
도14는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도15는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도16은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도17은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도18은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도19는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도20은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도21은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도22는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도23은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도24는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도25는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도26은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도27은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도28은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도29는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도30은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도31은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도32는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도33은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도34는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도35는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도36은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도37은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도38은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도39는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도40은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도41은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도42는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도43은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도44는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도45는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도46은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도47은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도48은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도49는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도50은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도51은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도52는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도53은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도54는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도55는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도56은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정 도.
도57은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도58은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도59는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도60은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도61은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도62는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도63은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도64는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도65는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도66은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도67은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정 도.
도68은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도69는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도70은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도71은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도72는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도73은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도74는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도75는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도76은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도77은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도78은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도79는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도80은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도81은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도82는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도83은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도84는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도85는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도86은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도87은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도88은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도89는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도90은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도91은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도92는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도93은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도94는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도95는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도96은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도97은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도98은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도99는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도100은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도101은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도102는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도103은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도104는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도105는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도106은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도107은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도108은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도109는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도110은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도111은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도112는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도113은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도114는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도115는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도116은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도117은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도118은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도119는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도120은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도121은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도122는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도123은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도124는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도125는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도126은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도127은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도128은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도129는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도130은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도131은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도132는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도133은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도134는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도135는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도136은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도137은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도138은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도139는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도140은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도141은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도142는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도143은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도141은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도142는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도143은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도144는 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도145는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도146은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도147은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도148은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도149는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도150은 본 발명에 관한 반도체 장치의 제조예를 나타내는 X-X' 단면 공정도.
도151은 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y1-Y1'단면 공정도.
도152는 본 발명에 관한 반도체 장치의 제조예를 나타내는 Y2-Y2'단면 공정도.
도153은 본 발명에 관한 반도체 장치의 레이아웃.
도154는 본 발명에 관한 반도체 장치의 도153에 있어서의 X-X' 단면도에 대응하는 단면도.
도155는 본 발명에 관한 반도체 장치의 도153에 있어서의 Y1-Y1'단면도에 대응하는 단면도.
도156은 본 발명에 관한 반도체 장치의 도153에 있어서의 Y2-Y2'단면도에 대응하는 단면도.
도157은 본 발명에 관한 반도체 장치의 도153에 있어서의 Y1-Y1'단면도에 대응하는 단면도.
도158은 본 발명에 관한 반도체 장치의 도153에 있어서의 Y2-Y2'단면도에 대응하는 단면도.
*부호의 설명*
01: pMOS SGT 02: pMOS SGT
03: nMOS SGT 04: pMOS SGT
05: pMOS SGT 06: nMOS SGT
07: nMOS SGT 08: 실리콘 산화막
09: 섬형상 반도체하부층의 출력단자 배선
10: 드레인 확산층 11: 섬형상 반도체층
12: 소스 확산층 13: 게이트
14: 드레인 확산층 15: 섬형상 반도체층
16: 소스 확산층 17: 드레인 확산층
18: 섬형상 반도체층 19: 소스 확산층
20: 제1의 전원공급배선(VSS) 21: 제2의 전원공급배선(VCC)
22: 섬형상 반도체하부층의 출력단자배선
23: 드레인 확산층 24: 섬형상 반도체층
25: 소스 확산층 26: 게이트
27: 드레인 확산층 28: 섬형상 반도체층
29: 소스 확산층 30: 드레인 확산층
31: 섬형상 반도체층 32: 소스 확산층
33: 제2의 전원공급배선(VCC) 34: 콘택트
100: 실리콘 101: 산화막
102: p형 실리콘 103: p형 실리콘
104: n형 실리콘 105: n형 실리콘
106: n형 실리콘 107: n형 실리콘
108: 질화막 109: 다결정 실리콘
110: 질화막 사이드월 스페이서(nitride film sidewall spacer)
111: 질화막 사이드월 스페이서 112: 질화막 사이드월 스페이서
113: 질화막 사이드월 스페이서 114: 질화막 사이드월 스페이서
115: 질화막 사이드월 스페이서 116: 다결정 실리콘
117: 산화막 118: 질화막
119: 게이트 산화막 120: 게이트 산화막
121: 게이트 산화막 122: 게이트 산화막
123: 게이트 산화막 124: 게이트 산화막
125: 다결정 실리콘 126: 질화막
127: 산화막 129: 금속
128: 게이트와 섬형상 반도체하부층 사이의 콘택트
129: 금속 130: 산화막
131: 콘택트 132: 콘택트
133: 콘택트 134: 콘택트
135: 콘택트 136: 콘택트
137: 금속 138: 산화막
201: 실리콘 산화막 203: 드레인 확산층
202: 섬형상 반도체하부층의 출력단자배선
204: 섬형상 반도체층 205: 소스 확산층
206: 게이트 207: 드레인 확산층
208: 섬형상 반도체층 209: 소스 확산층
210: 드레인 확산층 211: 섬형상 반도체층
212: 소스 확산층 213: 제1의 전원공급배선(VSS)
214: 제2의 전원공급배선(VCC) 216: 드레인 확산층
215: 섬형상 반도체하부층의 출력단자배선
217: 섬형상 반도체층 218: 소스 확산층
219: 게이트 220: 드레인 확산층
221: 섬형상 반도체층 222: 소스 확산층
223: 드레인 확산층 224: 섬형상 반도체층
225: 소스 확산층 226: 제2의 전원공급배선(VCC)
227: 콘택트 303: 드레인 확산층
302: 섬형상 반도체하부층의 출력단자배선
304: 섬형상 반도체층 305: 소스 확산층
306: 게이트 307: 드레인 확산층
308: 섬형상 반도체층 309: 소스 확산층
310: 드레인 확산층 311: 섬형상 반도체층
312: 소스 확산층 316: 드레인 확산층
315: 섬형상 반도체하부층의 출력단자배선
317: 섬형상 반도체층 318: 소스 확산층
319: 게이트 320: 드레인 확산층
321: 섬형상 반도체층 322: 소스 확산층
323: 드레인 확산층 324: 섬형상 반도체층
325: 소스 확산층 327: 콘택트
402: 섬형상 반도체하부층의 출력단자배선
403: 드레인 확산층 404: 섬형상 반도체층
405: 소스 확산층 406: 게이트
407: 드레인 확산층 408: 섬형상 반도체층
409: 소스 확산층 410: 드레인 확산층
411: 섬형상 반도체층 412: 소스 확산층
415: 섬형상 반도체하부층의 출력단자배선
416: 드레인 확산층 417: 섬형상 반도체층
418: 소스 확산층 419: 게이트
420: 드레인 확산층 421: 섬형상 반도체층
422: 소스 확산층 423: 드레인 확산층
424: 섬형상 반도체층 425: 소스 확산층
427: 콘택트
이하, 도면에 나타낸 실시예에 의거하여 본 발명을 설명한다. 또한, 본 발명은 이에 의해 한정되는 것은 아니다. 특히, MOS 트랜지스터는 실리콘 게이트(silicon-gate)로 구성되는 것을 포함하는 것으로 한다.
본 발명에 관한 반도체 장치의 배치와 단면구조를 각각 도2, 도3, 도4, 도5에 나타내었다. 이 실시예에서는, 실리콘 산화막(08)위에 섬형상 반도체하부층의 출력단자배선(22)과 드레인 확산층(23)이 형성되고, 그 위에 섬형상 반도체층(24)이 형성되고, 해당 섬형상 반도체층(24)의 상부에 소스 확산층(25)이 형성되며, 드레인 확산층과 소스 확산층에 개재된 측벽의 채널(channel) 영역 상에 게이트 절연막을 통해 형성된 게이트(26)가 형성되어, n채널 반도체 장치(n채널 MOS트랜지스터)를 형성한다. 또한, 실리콘 산화막(08)상에 섬형상 반도체하부층의 출력단자배선(22)과 드레인 확산층(27, 30)이 형성되고, 그 위에 섬형상 반도체층(28, 31)이 형성되고, 해당 섬형상 반도체층(28, 31)의 상부에 소스 확산층(29, 32)이 형성되며, 드레인 확산층과 소스 확산층에 개재된 측벽의 채널 영역 상에 게이트 절연막을 통해 형성된 게이트(26)가 형성되어, p채널 반도체 장치(p채널 MOS트랜지스터)를 형성한다. 상기 2개의 p채널 반도체 장치와 1개의 n채널 반도체 장치에 의해 제1의 인버터가 형성된다.
또한, 실리콘 산화막(08) 상에 섬형상 반도체하부층의 출력단자배선(09)과 드레인 확산층(10)이 형성되고, 그 위에 섬형상 반도체층(11)이 형성되고, 해당 섬형상 반도체층(11)의 상부에 소스 확산층(12)이 형성되며, 드레인 확산층과 소스 확산층에 개재된 측벽의 채널 영역 상에 게이트 절연막을 통해 형성된 게이트(13)가 형성되어, n채널 반도체 장치를 형성한다. 또한, 실리콘 산화막(08) 상에 섬형상 반도체하부배선(09)과 드레인 확산층(14, 17)이 형성되고, 그 위에 섬형상 반도체층(15, 18)이 형성되고, 해당 섬형상 반도체층(15, 18)의 상부에 소스 확산층(16, 19)이 형성되며, 드레인 확산층과 소스 확산층에 개재된 측벽의 채널 영역 상에 게이트 절연막을 통해 형성된 게이트(13)가 형성되어, p채널 반도체 장치를 형성한다. 상기 2개의 p채널 반도체장치와 1개의 n채널 반도체 장치에 의해 제2의 인버터가 형성된다.
n채널 반도체 장치의 소스 확산층(12, 25) 상에 제1의 전원공급배선(VSS)(20)이 형성되고, 제1의 인버터의 p채널 반도체 장치의 소스 확산층(29, 32) 상에 제2의 전원공급배선(VCC)(33)이 형성된다. 제2의 인버터의 p채널 반도체 장치의 소스 확산층(16, 19) 상에 제2의 전원공급배선(VCC)(21)이 형성된다.
게이트(13)는 제2의 인버터의 입력 단자선으로 된다. 게이트(13)와 제1의 인버터의 하부층의 출력단자배선(22)을 접속하기 위하여 콘택트(34)가 형성된다. 또한, 콘택트(34)는 실리콘 산화막(08)과 제1의 전원공급배선(VCC)(20) 사이에 배치된다. 즉, 콘택트(34)는 제1의 전원공급배선(VCC)(20)의 적어도 일부와 상하로 겹치도록 배치되어 배선에 필요로 되는 면적을 감소시켜서 고집적화를 도모할 수 있다(도2 참조).
또한, 상기의 예에서는, 제1의 인버터 및 제2의 인버터는 각각 2개의 p채널 MOS트랜지스터를 갖도록 구성되어 있지만, 각각 1개의 p채널 MOS트랜지스터를 갖도록 구성할 수도 있다. 또한, 이 경우, 1개의 p채널 MOS트랜지스터로부터 되는 CMOS 인버터를 n개(n은 3 이상) 결합하는 회로로 해도 좋다. 구체적으로, n개의 CMOS 인버터를 기판에 대하여 1열로 배열 할 때, n-1번째의 CMOS 인버터의 p채널 MOS트랜지스터와 n번째의 CMOS 인버터의 p채널 MOS트랜지스터를 인접해서 배열하고, n번째의 CMOS 인버터의 n채널 MOS트랜지스터와 n+1번째의 CMOS 인버터의 n채널 MOS트랜지스터를 인접해서 배열하는 것이 바람직하다. 이와 같이 배열함으로써, 회로 전체의 구성으로서, p채널 MOS트랜지스터 및 n채널 MOS트랜지스터는 각각 2개씩 인접해서 배열되는 것으로 되고, 제1 및 제2의 전원공급배선을 짧게 할 수 있게 되어 전원공급배선으로부터 발생하는 저항을 감소시킬 수 있다.
또한, 도2 내지 도5의 2개의 CMOS 인버터의 배열 및 상기의 n개의 CMOS 인버터의 배열에 있어서, p채널 MOS트랜지스터 및 n채널 MOS트랜지스터를 위치전환하여 복수의 인버터를 각각 구성할 수도 있다.
또한, 앞의 설명에서, 기판에 대하여 1열로 배열된 n개의 CMOS 인버터를 m행(m은 2 이상) 기판에 대하여 배열해도 좋다. 이 경우, 각각의 CMOS 인버터의 p채널 MOS트랜지스터용의 전원공급배선을 각각 소스 확산층 상에서 서로 접속하고, 각각의 CMOS 인버터의 n채널 MOS트랜지스터용의 전원공급배선을 각각 소스 확산층상에서 서로 접속하는 것이 바람직하다. 이와 같이 배열함으로써, 회로 전체의 구성으로서, p채널 MOS트랜지스터 및 n채널 MOS트랜지스터는 각각 행 방향에서도 인접 해서 배열됨으로써, 제1 및 제2의 전원공급배선은 짧게 할 수 있게 되고, 전원공급배선으로부터 발생하는 저항을 감소시킬 수 있다.
실시예
이하, 본 발명에 관한 반도체 장치의 구조를 형성하기 위한 제조공정의 일례를 도6∼도152을 참조하여 설명한다. 도6은 실리콘 산화막 위에 실리콘(100)이 형성되고, 실리콘(100)이 산화되어 산화막(101)이 형성되는 SOI 기판의 X-X'단면도이다. 또한, 도7은 Y1-Y1'단면도, 도8은 Y2-Y2'단면도이다. X-X'단면은 도3에 대응하고, Y1-Y1'단면은 도4에 대응하며, Y2-Y2'는 도5에 대응하는 단면이다.
레지스트를 마스크로 해서 반응성 이온 에칭에 의해 실리콘(100)을 에칭하고, 실리콘 필라(silicon pillar)를 형성한다. 이후에 산화를 행하고, p형 실리콘을 형성하기 위한 레지스트를 형성한다(도9(X-X'), 도10(Y1-Y1'), 도11(Y2-Y2')).
이온주입법 등에 의해 보론(boron)을 주입하여 p형 실리콘(102, 103)을 형성한다(도12(X-X'), 도13(Y1-Y1'), 도14(Y2-Y2')).
레지스트를 분리하고, n형 실리콘을 형성하기 위한 레지스트를 형성한다(도15(X-X'), 도16(Y1-Y1'), 도17(Y2-Y2')).
이온주입법 등에 의해 인(phosphor)을 주입하여 n형 실리콘(104, 1O5, 1O6, 107)을 형성한다(도18(X-X'), 도19(Y1-Y1'), 도20(Y2-Y2')).
레지스트를 분리하고, 열공정을 행하며, 불순물을 이온화한다(도21(X-X'), 도22(Y1-Y1'), 도23(Y2-Y2')).
질화막(108)을 퇴적하고, 퇴적된 질화막(108)을 CMP에 의해 평탄화한 후, 평탄화된 질화막(108)을 드라이 또는 웨트 방식으로 에칭한다(도24(X-X'), 도25(Y1-Y1'), 도26(Y2-Y2')).
다결정 실리콘(109)을 퇴적하고, 퇴적된 다결정 실리콘(109)을 CMP에 의해 평탄화한 후, 평탄화된 다결정 실리콘(109)을 드라이 또는 웨트 방식으로 에칭한다(도27(X-X'), 도28(Y1-Y1'), 도29(Y2-Y2')).
질화막을 퇴적하고, 섬형상 반도체 측벽에 사이드월 스페이서(sidewall spacer) 형태로 잔존시킨다(111, 112. 113, 114, 115)(도30(X-X'), 도31(Y1-Y1'), 도32(Y2-Y2')).
다결정 실리콘을 에칭한다(도33(X-X'), 도34(Y1-Y1'), 도35(Y2-Y2')).
산화막을 에칭한다(도36(X-X'), 도37(Y1-Y1'), 도38(Y2-Y2')).
다결정 실리콘(116)을 퇴적하고, 퇴적된 다결정 실리콘(116)을 CMP에 의해 평탄화한 후, 평탄화된 다결정 실리콘(116)을 드라이 또는 웨트 방식으로 에칭한다(도39(X-X'), 도40(Y1-Y1'), 도41(Y2-Y2')).
질화막을 에칭한다(도42(X-X'), 도43(Y1-Y1'), 도44(Y2-Y2')).
섬형상 반도체하부층의 출력단자배선을 형성하기 위한 레지스트를 형성한다(도45(X-X'), 도46(Y1-Y1'), 도47(Y2-Y2')).
다결정 실리콘을 에칭하고, 섬형상 반도체하부층의 출력단자배선(09, 22)을 형성한다(도48(X-X'), 도49(Y1-Y1'), 도50(Y2-Y2')).
레지스트를 박리한다(도51(X-X'), 도52(Y1-Y1'), 도532(Y2-Y2')).
산화막(117)을 퇴적하고, 퇴적된 산화막(117)을 CMP에 의해 평탄화한 후, 평탄화된 산화막(117)을 드라이 또는 웨트 방식으로 에칭한다(도54(X-X'), 도55(Y1-Y1'), 도56(Y2-Y2')).
질화막(118)을 퇴적하고, 퇴적된 질화막(118)을 CMP에 의해 평탄화한 후, 평탄화된 질화막(118)을 드라이 또는 웨트 방식으로 에칭한다(도57(X-X'), 도58(Y1-Y1'), 도59(Y2-Y2')).
산화를 행하여 게이트 절연막(119, 120, 121, 122, 123, 124)을 형성한다(도60(X-X'), 도61(Y1-Y1'), 도62(Y2-Y2')).
다결정 실리콘(125)을 퇴적하고, 퇴적된 다결정 실리콘(125)을 CMP에 의해 평탄화한 후, 평탄화된 다결정 실리콘(125)을 드라이 또는 웨트 방식으로 에칭한다(도63(X-X'), 도64(Y1-Y1'), 도65(Y2-Y2')).
질화막(126)을 퇴적하고, 퇴적된 질화막(126)을 CMP에 의해 평탄화한 후, 평탄화된 질화막(126)을 드라이 또는 웨트 방식으로 에칭한다(도66(X-X'), 도67(Y1-Y1'), 도68(Y2-Y2')).
입력단자선 즉, 게이트(13, 26)를 형성하기 위한 레지스트를 형성한다(도69(X-X'), 도70(Y1-Y1'), 도71(Y2-Y2')).
질화막, 다결정 실리콘, 질화막을 에칭하고, 입력단자선 즉, 게이트(13, 26)를 형성한다(도72(X-X'), 도73(Y1-Y1'), 도74(Y2-Y2')).
레지스트를 박리한다(도75(X-X'), 도76(Y1-Y1'), 도77(Y2-Y2')).
산화막(127)을 퇴적하고, 퇴적된 산화막(127)을 CMP에 의해 평탄화한 후, 평탄화된 산화막(127)을 드라이 또는 웨트 방식으로 에칭한다(도78(X-X'), 도79(Y1-Y1'), 도80(Y2-Y2')).
게이트와 섬형상 반도체하부층 사이에 콘택트를 형성하기 위한 레지스터를 형성한다(도81(X-X'), 도82(Y1-Y1'), 도83(Y2-Y2')).
산화막을 에칭하여 게이트와 섬형상 반도체하부층 사이에 콘택트(128)를 형성한다(도84(X-X'), 도85(Y1-Y1'), 도86(Y2-Y2')).
레지스트를 박리한다(도87(X-X'), 도88(Y1-Y1'), 도89(Y2-Y2')).
다결정 실리콘을 퇴적하고, 퇴적된 다결정 실리콘을 CMP에 의해 평탄화한 후, 평탄화된 다결정 실리콘을 드라이 또는 웨트 방식으로 에칭함으로써 게이트와 섬형상 반도체하부층 사이에 콘택트(34)를 형성한다(도90(X-X'), 도91(Y1-Y1'), 도92(Y2-Y2')).
산화막을 박리한다(도93(X-X'), 도94(Y1-Y1'), 도95(Y2-Y2')).
산화한다(도96(X-X'), 도97(Y1-Y1'), 도98(Y2-Y2')).
n채널 반도체장치의 드레인 확산층, 소스 확산층을 형성하기 위한 레지스트를 형성한다(도99(X-X'), 도100(Y1-Y1'), 도101(Y2-Y2')).
이온주인법 등에 의해 비소(arsenic)를 주입하여 드레인 확산층(10, 23), 소스 확산층(12, 25)을 형성한다(도102(X-X'), 도103(Y1-Y1'), 도104(Y2-Y2')).
p채널 반도체장치의 드레인 확산층, 소스 확산층을 형성하기 위한 레지스트를 형성한다(도105(X-X'), 도106(Y1-Y1'), 도107(Y2-Y2')).
이온주입법 등에 의해 보론(boron)을 주입하여 드레인 확산층(14, 17, 27, 30), 소스 확산층(16, 19, 29, 32)을 형성한다(도108(X-X'), 도109(Y1-Y1'), 도110(Y2-Y2')).
산화막을 박리하고, 열공정을 행하며, 불순물을 이온화한다(도111(X-X'), 도112(Y1-Y1'), 도113(Y2-Y2')).
산화막을 박리한다(도114(X-X'), 도115(Y1-Y1'), 도116(Y2-Y2')).
코발트나 니켈 등, 금속(129)을 스퍼터링(sputtering)이나 CVD에 의해 퇴적한다(도117(X-X'), 도118(Y1-Y1'), 도119(Y2-Y2')).
열공정을 행하고, 금속을 실리콘과 반응시켜 살리시드화(salicide) 한다(도120(X-X'), 도121(Y1-Y1'), 도122(Y2-Y2')).
실리콘과 미반응의 금속을 에칭한다(도123(X-X'), 도124(Y1-Y1'), 도125(Y2-Y2')).
산화막(130)을 퇴적하고, 퇴적된 산화막(130)을 CMP에 의해 평탄화한 후, 평탄화된 산화막(130)을 드라이 또는 웨트 방식으로 에칭한다(도126(X-X'), 도127(Y1-Y1'), 도128(Y2-Y2')).
n채널 반도체장치의 소스 확산층(12, 25)과 제1의 전원공급배선(VSS)(20)을 접속하기 위한 콘택트를 형성하고, 제1의 인버터의 p채널 반도체장치의 소스 확산층(29, 32)과 제2의 전원공급배선(VCC)(33)을 접속하기 위한 콘택트를 형성하기 위 한 레지스트를 형성하며, 제2의 인버터의 p채널 반도체장치의 소스 확산층(16, 19)과 제2의 전원공급배선(VCC)(21)을 접속하기 위한 콘택트를 형성하기 위하여 레지스트를 형성한다(도129(X-X'), 도130(Y1-Y1'), 도131(Y2-Y2')).
산화막을 에칭하고, n채널 반도체장치의 소스 확산층(12, 25)과 제1의 전원공급배선(VSS)(20)을 접속하기 위한 콘택트(133, 134)를 형성하고, 제1의 인버터의 p채널 반도체장치의 소스 확산층(29, 32)과 제2의 전원공급배선(VCC)(33)을 접속하기 위한 콘택트(135, 136)를 형성하며, 제2의 인버터의 p채널 반도체장치의 소스확산층(16, 19)과 제2의 전원공급배선(VCC)(21)을 접속하기 위한 콘택트(132, 131)를 형성한다(도132(X-X'), 도133(Y1-Y1'), 도134(Y2-Y2')).
레지스트를 박리한다(도135(X-X'), 도136(Y1-Y1'), 도137(Y2-Y2')).
금속(137)을 퇴적하고, CMP에 의해 평탄화한다(도138(X-X'), 도139(Y1-Y1'), 도140(Y2-Y2')).
제1의 전원공급배선(VSS)(20), 제2의 전원공급배선(VCC)(21, 33)을 형성하기 위한 레지스트를 형성한다(도141(X-X'), 도142(Y1-Y1'), 도143(Y2-Y2')).
금속을 에칭하고, 제1의 전원공급배선(VSS)(20)을 형성하며, 제2의 전원공급배선(VCC)(21, 33)을 형성한다(도144(X-X'), 도145(Y1-Y1'), 도146(Y2-Y2')).
레지스트를 박리한다(도147(X-X'), 도148(Y1-Y1'), 도149(Y2-Y2')).
산화막(138)을 퇴적하고, CMP에 의해 평탄화한다(도150(X-X'), 도151(Y1-Y1'), 도152(Y2-Y2')).
또한, 실시예에서는 CMOS 인버터를 1행2열로 배치한 CMOS 인버터 결합회로를 나타내지만, 도153에 나타낸 바와 같이 2행1열 이상으로 배치해도 좋다. 도153은 상기한 m행(m은 2 이상)의 회로에 대해서 구체적인 예로서, 3행2열로 CMOS 인버터를 배치한 CMOS 인버터 결합회로를 나타낸 것이다. 또한, 여기에서는 1개의 CMOS 인버터가 열방향으로 2개의 p채널 MOS트랜지스터(p채널 반도체장치)를 갖는 경우의 예를 나타내지만, CMOS 인버터의 열방향의 p채널 MOS트랜지스터의 수는 1개이어도 좋다. 또한, 그 1개의 p채널 MOS트랜지스터를 갖는 CMOS 인버터를 열방향으로 3개 이상 배열해도 좋다. 또한, 도154는 X1-X1'단면도, 도155는 X2-X2'단면도, 도156은 X3-X3'단면도, 도157은 Y1-Y1'단면도, 도158은 Y2-Y2'단면도이다.
이 실시예에서는, 실리콘 산화막(201) 상에, 섬형상 반도체하부층의 출력단자배선(215)과 드레인 확산층(216)이 형성되고, 그 위에 섬형상 반도체층(217)이 형성되고, 해당 섬형상 반도체층(217)의 상부에 소스확산층(218)이 형성되며, 드레인 확산층과 소스확산층에 개재된 측벽의 채널 영역 상에 게이트 절연막을 통해 형성된 게이트(219)가 형성되어, n채널 반도체장치를 형성한다.
또한, 실리콘(201) 위에 섬형상 반도체하부층의 출력단자배선(215)과 드레인 확산층(220, 223)이 형성되고, 그 위에 섬형상 반도체층(221, 224)이 형성되고, 해당 섬형상 반도체층(221, 224)의 상부에 소스 확산층(222, 225)이 형성되며, 드레인 확산층과 소스 확산층에 개재된 측벽의 채널 영역에 게이트 절연막을 통해 형성된 게이트(219)가 형성되어, p채널 반도체 장치를 형성한다. 상기 2개의 p채널 반도체 장치와 1개의 n채널 반도체 장치에 의해 3행2열째의 인버터가 형성된다.
또한, 실리콘 산화막(201) 위에 섬형상 반도체하부층의 출력단자배선(202)과 드레인 확산층(203)이 형성되고, 그 위에 섬형상 반도체층(204)이 형성되고, 해당 섬형상 반도체층(204)의 상부에 소스 확산층(205)이 형성되며, 드레인 확산층과 소스 확산층에 개재된 측벽의 채널 영역 위에 게이트 절연막을 통해 형성된 게이트(206)가 형성되어, n채널 반도체 장치를 형성한다.
또한, 실리콘 산화막(201) 위에 섬형상 반도체하부층의 출력단자배선(202)과 드레인 확산층(207, 210)이 형성되고, 그 위에 섬형상 반도체층(208, 211)이 형성되고, 해당 섬형상 반도체층(208, 211)의 상부에 소스 확산층(209, 212)이 형성되며, 드레인 확산층과 소스 확산층에 개재된 측벽의 채널 영역 위에 게이트 절연막을 통해 형성된 게이트(206)가 형성되어, p채널 반도체 장치를 형성한다. 상기 2개의 p채널 반도체 장치와 1개의 n채널 반도체 장치에 의해 3행1열째의 인버터가 형성된다.
게이트(206)는 3행1열째의 인버터의 입력단자선이 된다. 게이트(206)와 3행2열째의 인버터의 하부층의 출력단자배선(215)을 접속하기 위해서 콘택트(227)가 형성된다.
또한, 실리콘 산화막(201) 위에 섬형상 반도체하부층의 출력단자배선(215)과 드레인 확산층(316)이 형성되고, 그 위에 섬형상 반도체층(317)이 형성되고, 해당 섬형상 반도체층(317)의 상부에 소스 확산층(318)이 형성되며, 드레인 확산층과 소스 확산층에 개재된 측벽의 채널 영역 위에 게이트 절연막을 통해 형성된 게이트(319)가 형성되어, n채널 반도체 장치를 형성한다.
또한, 실리콘 산화막(201) 위에 섬형상 반도체하부층의 출력단자배선(315)과 드레인 확산층(320, 323)이 형성되고, 그 위에 섬형상 반도체층(321, 324)이 형성되고, 해당 섬형상 반도체층(321, 324)의 상부에 소스 확산층(322, 325)이 형성되고, 드레인 확산층과 소스 확산층에 개재된 측벽의 채널 영역 위에 게이트 절연막 을 통해 형성된 게이트(319)가 형성되어, p채널 반도체장치를 형성한다. 상기 2개의 p채널 반도체장치와 1개의 n채널 반도체장치에 의해 2행2열째의 인버터가 형성된다.
또한, 실리콘 산화막(201) 위에 섬형상 반도체하부층의 출력단자배선(315)과 드레인 확산층(303)이 형성되고, 그 위에 섬형상 반도체층(304)이 형성되고, 해당 섬형상 반도체층(304)의 상부에 소스 확산층(305)이 형성되며, 드레인 확산층과 소스 확산층에 개재된 측벽의 채널 영역 위에 게이트 절연막을 통해 형성된 게이트(306)가 형성되어, n채널 반도체 장치를 형성한다.
또한, 실리콘 산화막(201) 위에 섬형상 반도체하부층의 출력단자배선(302)과 드레인 확산층(307, 310)이 형성되고, 그 위에 섬형상 반도체층(308, 311)이 형성되고, 해당 섬형상 반도체층(308, 311)의 상부에 소스 확산층(309, 312)이 형성되 며, 드레인 확산층과 소스 확산층에 개재된 측벽의 채널 영역 위에 게이트 절연막을 통해 형성된 게이트(306)가 형성되어, p채널 반도체 장치를 형성한다. 상기 2개의 p채널 반도체 장치와 1개의 n채널 반도체 장치에 의해 2행1열째의 인버터가 형성된다.
게이트(306)는 2행1열째의 인버터의 입력단자선이 된다. 게이트(306)와 2행 2열째의 인버터의 하부층의 출력단자배선(315)을 접속하기 위해서 콘택트(327)가 형성된다.
또한, 실리콘 산화막(201) 위에 섬형상 반도체하부층의 출력단자배선(415)과 드레인 확산층(416)이 형성되고, 그 위에 섬형상 반도체층(417)이 형성되고. 해당 섬형상 반도체층(417)의 상부에 소스 확산층(418)이 형성되며, 드레인 확산층과 소스 확산층에 개재된 측벽의 채널 영역 위에 게이트 절연막을 통해 형성된 게이트(419)가 형성되어, n채널 반도체장치를 형성한다.
또한, 실리콘 산화막(201) 위에 섬형상 반도체하부층의 출력단자배선(415)과 드레인 확산층(420, 423)이 형성되고, 그 위에 섬형상 반도체층(421, 424)이 형성되고, 해당 섬형상 반도체층(421, 424)의 상부에 소스 확산층(422, 425)이 형성되며, 드레인 확산층과 소스 확산층에 개재된 측벽의 채널 영역 위에 게이트 절연막 을 통해 형성된 게이트(419)가 형성되어, p채널 반도체 장치를 형성한다. 상기 2개의 p채널 반도체장치와 1개의 n채널 반도체장치에 의해 1행2열째의 인버터가 형성된다.
또한, 실리콘 산화막(201) 위에 섬형상 반도체하부층의 출력단자배선(402)과 드레인 확산층(403)이 형성되고, 그 위에 섬형상 반도체층(404)이 형성되고, 해당 섬형상 반도체층(404)의 상부에 소스확산층(405)이 형성되며, 드레인 확산층과 소스 확산층에 개재된 측벽의 채널 영역 위에 게이트 절연막을 통해 형성된 게이트(406)가 형성되어, n채널 반도체장치를 형성한다.
또한, 실리콘 산화막(201) 위에 섬형상 반도체하부층의 출력단자배선(402)과 드레인 확산층(407, 410)이 형성되고, 그 위에 섬형상 반도체층(408, 411)이 형성되고, 해당 섬형상 반도체층(408, 411)의 상부에 소스확산층(409, 412)이 형성되며, 드레인 확산층과 소스확산층에 개재된 측벽의 채널 영역 위에 게이트 절연막 을 통해 형성된 게이트(406)가 형성되어, p채널 반도체 장치를 형성한다. 상기 2개의 p채널 반도체장치와 1개의 n채널 반도체장치에 의해 1행1열째의 인버터가 형성된다.
게이트(406)는 1행1열째의 인버터의 입력단자선이 된다. 게이트(406)와 1행2열째의 인버터의 하부층의 출력단자배선(415)을 접속하기 위해서 콘택트(427)가 형성된다.
n채널 반도체장치의 소스 확산층(205, 218, 305, 318, 405, 418) 상에, 제1의 전원공급배선(VSS)(213)이 형성되고, 3행2열째, 2행2열째, 1행2열째의 인버터의 p채널 반도체장치의 소스 확산층(222, 225, 322, 325, 422, 425) 위에 제2의 전원공급배선(VCC)(226)이 형성된다.
3행1열째, 2행1열째, 1행1열째의 인버터의 p채널 반도체장치의 소스 확산 층(209, 212, 309, 312, 409, 412) 위에, 제2의 전원공급배선(VCC)(214)이 형성된다.
상기한 바와 같이, 종래의 SGT를 채용한 2단의 CMOS인버터에서는, 제1의 전원전압(VSS)과 제2의 전원전압(VCC)이 콘택트를 경유해서 실리콘 기판의 확산층에 공급되는 SGT를 사용하고 있다. 즉, nMOS SGT, pMOS SGT의 전원공급 배선이 게이트 영역의 하부의 일측에 배치되어 있다.
이에 대하여 본 발명에서는, nMOS SGT, pMOS SGT 모두의 상측으로부터 공급되는 제1의 전원공급배선(VSS)과 제2의 전원공급배선(VCC)을 가지며,
제1의 인버터의 n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급 배선(VSS)과,
제2의 인버터의 n채널 반도체장치의 소스확산층에 접속된 제1의 전원공급배선(VSS)과,
제1의 인버터의 2개의 p채널 반도체장치의 소스확산층에 접속된 제2의 전원공급배선(VCC)과,
제2의 인버터의 2개의 p채널 반도체장치의 소스확산층에 접속된 제2의 전원공급배선(VCC)을 갖기 때문에,
제1의 전원공급배선(VSS)과 제2의 전원공급배선(VCC)의 면적은 감소하고, SGT 를 이용한 고집적의 CMOS인버터 결합회로 이루어지는 반도체장치를 가능하게 한다.
또한, nMOS SGT, pMOS SGT 모두의 상측으로부터 공급되는 제1의 전원공급배선(VSS), 제2의 전원공급배선(VSS)을 가지며,
제1의 인버터의 n채널 반도체장치의 소스확산층에 접속된 제1의 전원공급배선(VSS)과,
제2의 인버터의 n채널 반도체장치의 소스확산층에 접속된 제1의 전원공급배선(VSS)과,
제1의 인버터의 2개의 p채널 반도체장치의 소스확산층에 접속된 제2의 전원공급배선(VCC)과,
제2의 인버터의 2개의 p채널 반도체장치의 소스확산층에 접속된 제2의 전원공급배선(VCC)을 갖기 때문에,
제1의 전원공급배선(VSS)과 제2의 전원공급배선(VCC)의 저항은 감소하고, SGT를 이용한 고속의 CMOS인버터 결합회로 이루어지는 반도체장치를 가능하게 한다.
n채널 반도체장치의 드레인 확산층과 p채널 반도체장치의 드레인 확산층을, 섬형상 반도체하부층에서 서로 접속하도록 배선된 출력단자배선을 갖기 때문에,
n채널 반도체장치의 드레인 확산층과 금속배선을 접속하기 위해서 이용되는 콘택트와,
p채널 반도체장치의 드레인 확산층과 금속배선을 접속하기 위해서 이용되는 콘택트와,
각각의 콘택트를 접속하기 위한 금속배선이 불필요하게 되고,
SGT를 이용한 고집적의 CMOS 인버터 결합회로로 이루어지는 반도체장치를 가능하게 한다.

Claims (14)

  1. n개(n은 2 이상)의 CMOS 인버터를 결합한 CMOS인버터 결합회로를 포함하는 반도체 장치로서,
    상기 n개의 CMOS 인버터 각각은
    기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 제1의 도전형 채널의 제1 MOS트랜지스터;
    기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬 형상 반도체층을 둘러싸는 구조를 가지며, 상기 제1의 도전형 채널과는 다른 제2의 도전형 채널의 제2 MOS 트랜지스터;
    상기 제1 MOS트랜지스터의 게이트와 상기 제2 MOS트랜지스터의 게이트를 서로 접속하도록 배선된 CMOS인버터의 입력단자;
    상기 제1 MOS트랜지스터의 드레인 확산층과 상기 제2 MOS트랜지스터의 드레인 확산층을 섬형상 반도체하부층에서 서로 접속하도록 배선된 CMOS 인버터의 출력단자;
    상기 제1 MOS트랜지스터의 소스확산층 위에 배선되는 상기 제1 MOS트랜지스터용의 전원공급배선; 및
    상기 제2 MOS트랜지스터의 소스확산층 위에 배선되는 상기 제2 MOS트랜지스터용의 전원공급배선을 포함하며,
    상기 n개의 CMOS 인버터 각각을 기판에 대하여 배열할 때, n-1번째의 CMOS 인버터의 출력단자와 n번째의 CMOS 인버터의 입력단자를 접속하기 위한 연결부를 더 포함하고, 상기 게이트와 입력단자와 상기 연결부의 상면은 소스 확산층의 상면보다 낮은 위치에 있고, 상기 게이트와 입력단자와 상기 연결부의 상면은 절연막을 포함하는 것을 특징으로 하는
    반도체장치.
  2. 제1항에 있어서,
    n을 3 이상으로 하여 n개의 CMOS 인버터를 기판에 대하여 일렬로 배열할 때,
    n-2번째의 CMOS 인버터의 제1 MOS트랜지스터와 n-1번째의 CMOS 인버터의 제1 MOS트랜지스터를 인접해서 배열하고,
    상기 n-1번째의 CMOS 인버터의 제2 MOS트랜지스터와 n번째의 CMOS 인버터의 제2 MOS트랜지스터를 인접해서 배열하고,
    상기 n-2번째의 CMOS 인버터의 상기 제1 MOS트랜지스터용의 전원공급배선과 상기 n-1번째의 CMOS 인버터의 상기 제1 MOS트랜지스터용의 전원공급배선을 소스 확산층 상에서 접속하며,
    상기 n-1번째의 CMOS 인버터의 상기 제2 MOS트랜지스터용의 전원공급배선과 상기 n번째의 CMOS 인버터의 상기 제2 MOS트랜지스터용의 전원공급배선을 소스 확산층 상에서 접속한 것을 특징으로 하는
    반도체장치.
  3. 제1항 또는 제2항에 있어서,
    기판에 대하여 일렬로 배열한 n개의 CMOS 인버터를 m행(m은 2 이상) 기판에 대하여 배열하고,
    각각의 CMOS 인버터의 상기 제1MOS 트랜지스터용의 전원공급배선을 소스 확산층 상에서 서로 접속하고,
    각각의 CMOS 인버터의 상기 제2MOS 트랜지스터용의 전원공급배선을 소스 확산층 상에서 서로 접속한 것을 특징으로 하는
    반도체장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 MOS트랜지스터는 p채널 MOS트랜지스터이고, 상기 제2 MOS트랜지스터는 n채널 MOS트랜지스터인 것을 특징으로 하는
    반도체장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 MOS트랜지스터는 n채널 MOS트랜지스터이고, 상기 제2 MOS트랜지스터는 n채널 MOS트랜지스터인 것을 특징으로 하는
    반도체장치.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 MOS트랜지스터는 n채널 MOS트랜지스터이고, 상기 제2 MOS트랜지스터는 p채널 MOS트랜지스터이며, p채널 MOS트랜지스터의 개수는 n채널 트랜지스터의 개수의 두 배인 것을 특징으로 하는
    반도체장치.
  7. 제1항 또는 제2항에 있어서,
    상기 제1 MOS 트랜지스터는 p채널 MOS트랜지스터이고, 상기 제2 MOS트랜지스터는 n채널 MOS트랜지스터이며, p채널 MOS트랜지스터의 개수는 n채널 트랜지스터의 개수의 두 배인 것을 특징으로 하는
    반도체장치.
  8. 기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 가지며,
    게이트의 상하에 절연막층이 형성되고,
    섬형상 반도체하부층에서 드레인 확산층의 일부를 폴리실리콘 배선이 둘러싸고,
    드레인 확산층, 폴리실리콘 배선, 게이트, 소스 확산층이 살리시드화(salicide)된 구조를 가지며,
    소스 확산층 위에 금속배선이 형성되는 상기 청구항 4의 반도체장치에 있어서 사용되는 n 채널 MOS트랜지스터.
  9. 기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 가지며,
    게이트의 상하에 절연막층이 형성되고,
    섬형상 반도체하부층에서 드레인 확산층의 일부를 폴리실리콘 배선이 둘러싸고,
    드레인 확산층, 폴리실리콘 배선, 게이트, 소스 확산층이 살리시드화된 구조를 가지며,
    소스확산층 위에 금속배선이 형성되는 상기 청구항 4의 반도체장치에 있어서 사용되는 p채널 MOS트랜지스터.
  10. 적어도 2단 이상의 CMOS 인버터를 결합한 CMOS 인버터 결합회로를 포함하는 반도체장치로서, 상기 CMOS 인버터는 제1의 CMOS 인버터와 제2의 CMOS 인버터를 구비하고,
    제1의 CMOS 인버터는
    기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 n채널 반도체장치,
    기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 p채널 반도체장치,
    n채널 반도체장치의 게이트와 p채널 반도체장치의 게이트를 서로 접속하도록 배선된 제1의 CMOS 인버터의 입력단자,
    n채널 반도체장치의 드레인 확산층과 p채널 반도체장치의 드레인 확산층을 섬형상 반도체하부층에서 서로 접속하도록 배선된 제1의 CMOS 인버터의 출력단자,
    n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선,
    p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선
    을 갖는 CMOS 인버터이며,
    제2의 CMOS 인버터는,
    기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 n채널 반도체장치,
    기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 p채널 반도체장치,
    n채널 반도체장치의 게이트와 p채널 반도체장치의 게이트를 서로 접속하도록 배선된 제2의 CMOS 인버터의 입력단자,
    n채널 반도체장치의 드레인 확산층과 p채널 반도체장치의 드레인 확산층을 섬형상 반도체하부층에서 서로 접속하도록 배선된 제2의 CMOS 인버터의 출력단자,
    n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선,
    p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선
    을 갖는 CMOS 인버터이며,
    제1의 CMOS 인버터의 출력단자는 제2의 CMOS 인버터의 입력단자에 접속되고, 출력단자와 입력단자의 접속부와 게이트와 입력단자의 상면은 소스의 상면보다 낮은 위치에 있고, 접속부와 게이트와 입력단자의 상면은 절연막을 포함하고,
    제1의 CMOS 인버터의 n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선을 제2의 CMOS 인버터의 n채널 반도체장치의 소스 확산층에 접속하고,
    제1의 CMOS 인버터의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선과 제2의 CMOS 인버터의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선을 소스 확산층 상에서 서로 접속하는
    적어도 2단 이상의 CMOS 인버터를 결합한 CMOS 인버터 결합회로로부터 이루어지는
    반도체장치.
  11. 적어도 2단 이상의 CMOS 인버터를 결합한 CMOS 인버터 결합회로를 포함하는 반도체장치로서, 상기 CMOS 인버터는 제1의 CMOS 인버터와 제2의 CMOS 인버터를 구비하고,
    제1의 CMOS 인버터는
    기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 1개의 n채널 반도체장치,
    기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 2개의 p채널 반도체장치,
    n채널 반도체장치의 게이트와 p채널 반도체장치의 게이트를 서로 접속하도록 배선된 제1의 CMOS 인버터의 입력단자,
    n채널 반도체장치의 드레인 확산층과 p채널 반도체장치의 드레인 확산층을 섬형상 반도체하부층에서 서로 접속하도록 배선된 제1의 CMOS 인버터의 출력단자,
    n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선,
    2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선
    을 갖는 CMOS 인버터이며,
    제2의 CMOS 인버터는
    기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 1개의 n채널 반도체장치,
    기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 2개의 p채널 반도체장치,
    n채널 반도체장치의 게이트와 p채널 반도체장치의 게이트를 서로 접속하도록 배선된 제2의 CMOS 인버터의 입력단자,
    n채널 반도체장치의 드레인 확산층과 p채널 반도체장치의 드레인 확산층을 섬형상 반도체하부층에서 서로 접속하도록 배선된 제2의 CMOS 인버터의 출력단자,
    n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선,
    2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선을
    갖는 CMOS 인버터이며,
    제1의 CMOS 인버터의 출력단자는 제2의 CMOS 인버터의 입력단자에 접속되고, 출력단자와 입력단자의 접속부와 게이트와 입력단자의 상면은 소스의 상면보다 낮은 위치에 있고, 접속부와 게이트와 입력단자의 상면은 절연막을 포함하고,
    제1의 CMOS 인버터의 n채널 반도체장치의 소스확산층에 접속된 제1의 전원공급배선과 제2의 CMOS 인버터의 n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선을 소스확산층 상에서 서로 접속하고,
    제1의 CMOS 인버터의 2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선과 제2의 CMOS 인버터의 2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선을 소스 확산층 상에서 서로 접속하는
    적어도 2단 이상의 CMOS 인버터를 결합한 CMOS 인버터 결합회로로부터 이루어지는
    반도체장치.
  12. 적어도 2행2열 이상의 CMOS 인버터를 결합한 CMOS 인버터 결합회로를 포함하는 반도체장치로서,
    1행2열째의 CMOS 인버터는,
    기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 1개의 n채널 반도체장치,
    기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 2개의 p채널 반도체장치,
    n채널 반도체장치의 게이트와 p채널 반도체장치의 게이트를 서로 접속하도록 배선된 1행2열째의 CMOS 인버터의 입력단자,
    n채널 반도체장치의 드레인 확산층과 p채널 반도체장치의 드레인 확산층을 섬형상 반도체하부층에서 서로 접속하도록 배선된 1행2열째의 CMOS 인버터의 출력단자,
    n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선,
    2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선
    을 갖는 CMOS 인버터이며,
    1행1열째의 CMOS 인버터는,
    기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬 형상 반도체층을 둘러싸는 구조를 갖는 1개의 n채널 반도체장치,
    기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 2개의 p채널 반도체장치,
    n채널 반도체장치의 게이트와 p채널 반도체장치의 게이트를 서로 접속하도록 배선된 1행1열째의 CMOS 인버터의 입력단자,
    n채널 반도체장치의 드레인 확산층과 p채널 반도체장치의 드레인 확산층을 섬형상 반도체하부층에서 서로 접속하도록 배선된 1행1열째의 CMOS 인버터의 출력단자,
    n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선,
    2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선
    을 갖는 CMOS 인버터이며,
    1행2열째의 CMOS 인버터의 출력단자가 1행1열째의 CMOS 인버터의 입력단자에 접속된 CMOS 인버터 결합회로이고,
    출력단자와 입력단자의 접속부와 게이트와 입력단자의 상면은 소스의 상면보다 낮은 위치에 있고, 접속부와 게이트와 입력단자의 상면은 절연막을 포함하고,
    2행2열째의 CMOS 인버터는,
    기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 1개의 n채널 반도체장치,
    기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 2개의 p채널 반도체장치,
    n채널 반도체장치의 게이트와 p채널 반도체장치의 게이트를 서로 접속하도록 배선된 2행2열째의 CMOS 인버터의 입력단자,
    n채널 반도체장치의 드레인 확산층과 p채널 반도체장치의 드레인 확산층을 섬형상 반도체하부층에서 서로 접속하도록 배선된 2행2열째의 CMOS 인버터의 출력단자,
    n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선,
    2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급 배선
    을 갖는 CMOS 인버터이며,
    2행1열째의 CMOS 인버터는,
    기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 1개의 n채널 반도체장치,
    기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 갖는 2개의 p채널 반도체장치,
    n채널 반도체장치의 게이트와 p채널 반도체장치의 게이트를 서로 접속하도록 배선된 2행1열째의 CMOS 인버터의 입력 단자,
    n채널 반도체장치의 드레인 확산층과 p채널 반도체장치의 드레인 확산층을 섬형상 반도체하부층에서 서로 접속하도록 배선된 2행1열째의 CMOS 인버터의 출력단자,
    n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선,
    2개의 p채널 반도체장치의 소스확산층에 접속된 제2의 전원공급배선
    을 갖는 CMOS 인버터이며,
    2행2열째의 CMOS 인버터의 출력단자는 2행1열째의 CMOS 인버터의 입력단자에 접속된 CMOS 인버터 결합회로이고,
    출력단자와 입력단자의 접속부와 게이트와 입력단자의 상면은 소스의 상면보다 낮은 위치에 있고, 접속부와 게이트와 입력단자의 상면은 절연막을 포함하고,
    1행2열째의 CMOS 인버터의 n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선과,
    1행1열째의 CMOS 인버터의 n채널 반도체장치의 소스 확산층에 접속된 제1의 전원공급배선과,
    2행2열째의 CMOS 인버터의 n채널 반도체장치의 소스확산층에 접속된 제1의 전원공급배선과,
    2행1열째의 CMOS 인버터의 n채널 반도체장치의 소스확산층에 접속된 제1의 전원공급배선(VSS)을 소스 확산층상에서 서로 접속하고,
    1행2열째의 CMOS 인버터의 2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선과,
    2행2열째의 CMOS 인버터의 2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선과,
    1행1열째의 CMOS 인버터의 2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선과,
    2행1열째의 CMOS 인버터의 2개의 p채널 반도체장치의 소스 확산층에 접속된 제2의 전원공급배선을 소스확산층 위에서 서로 접속하는
    적어도 2행2열 이상의 CMOS 인버터를 결합한 CMOS 인버터 결합회로로부터 이루어지는
    반도체장치.
  13. 기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 가지며,
    게이트의 상하에 절연막층이 형성되고,
    섬형상 반도체하부층에서 드레인 확산층의 일부를 폴리실리콘 배선이 둘러싸고,
    드레인 확산층, 폴리실리콘 배선, 게이트, 소스 확산층이 살리시드화된 구조를 가지며,
    소스 확산층 위에 금속배선이 형성되는
    상기 청구항 10 내지 12중 어느 하나의 반도체장치에 있어서 사용되는 n채널 반도체장치.
  14. 기판에 대하여 드레인, 게이트, 소스가 수직방향으로 배치되고, 게이트가 섬형상 반도체층을 둘러싸는 구조를 가지며,
    게이트의 상하에 절연막층이 형성되고,
    섬형상 반도체하부층에서 드레인 확산층의 일부를 폴리실리콘 배선이 둘러싸고,
    드레인 확산층, 폴리실리콘 배선, 게이트, 소스확산층이 살리시이드화된 구조를 가지며,
    소스확산층 위에 금속배선이 형성되는
    상기 청구항 10 내지 12중 어느 하나의 반도체 장치에 있어서 사용되는 p채널 반도체장치.
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