JP4180659B2 - 垂直スタック交差を有するメモリ・セル設計 - Google Patents
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Description
発明の分野
本発明はメモリ・セル設計に関する。より詳細には、本発明は垂直スタック交差を有するメモリ・セル設計に関する。
発明の背景
集積回路素子ではスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）がしばしば使用される。たとえば、高速マイクロプロセッサのキャッシュ・メモリとして、ＳＲＡＭセルのアレイが使用される。ＳＲＡＭのこのような１つの応用分野は、米国カリフォルニア州サンタクララのＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎが販売するＰｅｎｔｉｕｍ(R)Ｐｒｏプロセッサ用のレベル２（Ｌ２）キャッシュである。
ＳＲＡＭセル・アレイは一般に、メモリの各ビットに１つずつの複数の同じＳＲＡＭセルから成る。たとえば、Ｐｅｎｔｉｕｍ(R)Ｐｒｏプロセッサ用の２５６Ｋ Ｌ２キャッシュを実装するには、数百万個のＳＲＡＭセルが必要になる。アレイのサイズが大きくなるにつれて、貴重なダイ空間が浪費され、製造コストが増大する。したがって、ＳＲＡＭアレイのサイズが大きくなり過ぎてダイ空間を浪費し、コストが高くならないように、単一ＳＲＡＭセルのサイズを可能な限り小さくすることが望ましい。
ＳＲＡＭ設計の一例を第１図に示す。この６トランジスタＳＲＡＭセル１０は、２つの相補型金属酸化膜半導体（ＣＭＯＳ）インバータを含む。第１のインバータはトランジスタ１１０および１１１から成る。第２のインバータはトランジスタ１１２および１１３から成る。２つのパス・トランジスタ１１４および１１５を使用して、読取り操作および書込み操作をするＳＲＡＭセルを選択する。
セル１０に書き込むには、該当する書込みデータ（ＤＡＴＡ）をビット線（ＢＩＴ）上に送り込み、その相補データ（ＤＡＴＡ＃）をＢＩＴ＃線に送り込む。次に、トランジスタ１１４および１１５のゲートでワード線（ＷＬ）をアサートし、ＤＡＴＡをセル１０に書き込む。セルを読み取るには、ＢＩＴとＢＩＴ＃をプリチャージする。その後で、ＷＬをアサートし、トランジスタ１１２または１１１によってそれぞれＢＩＴまたはＢＩＴ＃をディスチャージする。代替方法として、ＢＩＴ線およびＢＩＴ＃線に静的プルアップ（図示せず）を付加してプリチャージを不要にする。
他の従来技術のＳＲＡＭセルは、ＰＭＯＳトランジスタ１１０および１１３を、デプレション形トランジスタ、エンハンスメント形トランジスタ、または抵抗器などの他の周知のプルアップ装置によって置き換える以外は、セル１０と同様に設計される。他の従来技術のＳＲＡＭセルは、ＢＩＴおよびＷＬ信号を制御するトランジスタを２個ではなく１個備える。さらに、類似の従来のＳＲＡＭセルはセルとの間のデータ転送を制御するための２つのポートまたはワード線を備える。
これらの従来のＳＲＡＭセル設計はすべて、メモリ・セル１０において交差接続１２０および１２１のような交差接続の使用を必要とする点で類似している。交差接続１２０は、トランジスタ１１０および１１１を含む第１のインバータの入力を、トランジスタ１１２および１１３を含む第２のインバータの出力に結合する。さらに、交差接続１２１は、トランジスタ１１２および１１３を含む第２のインバータの入力をトランジスタ１１０および１１１を含む第１のインバータの出力に結合する。
典型的な従来のＳＲＡＭ素子層のレイアウトは、両方の交差を同じマスク層を使用して同じ材料内に形成する。したがって、ＳＲＡＭセルの層は第２図のセル２０のようになるであろう。交差２２０および２２１は両方ともレイアウトの第１の材料層に形成されている。交差２２０および２２１を互いに並列して配置しなければならず、それによってＳＲＡＭセルのサイズが大きくなる点がこのセル・レイアウト２０の欠点である。
第３図に、２つの交差３２０および３２１が典型的にはポリシリコンでできたゲート層に形成されている他の従来のＳＲＡＭ素子層のレイアウトを示す。この場合も、交差３２０と３２１が両方とも同じ素子層上に形成されているため、並列して配置しなければならない。
第４図に、ゲート層を局所相互接続層と共に使用したＳＲＡＭセル４０の第３の従来の素子層レイアウトを示す。交差４２０および４２１が主としてゲート層に形成され、ゲート層とトランジスタのソースまたはドレインとの接続が局所相互接続層４２０ａ〜ｂおよび４２１ａ〜ｂによって実施される。この局所相互接続層は、トランジスタ素子の露出ポリシリコン領域と拡散領域の上に直接配置されている点が、典型的な第１または第２のレベルの材料層とは異なる。局所相互接続層を使用しても、交差４２０および４２１を並べて配置しなければならず、ＳＲＡＭセルに要する面積が増える。
上述の従来のＳＲＡＭセル・レイアウトの説明から、セルのサイズを最小限にすることが可能なＳＲＡＭセル・レイアウトを実現することが望ましいことがわかる。
さらに、製造コストを低減するには、既存のプロセス材料とパラメータと設計ルールを使用して設計することができる最小限のサイズのＳＲＡＭセルを実現することが望ましい。したがって、望ましいＳＲＡＭセル設計は、半導体プロセスを実施するのに変更する必要がないであろう。
発明の概要
垂直スタック交差を有する半導体メモリ・セルについて記載する。このメモリ・セルは、第１の入力および第１の出力を有する第１のトランジスタ・インバータと、第２の入力および第２の出力を有する第２のインバータとを含む。第１のトランジスタと第２のトランジスタは、第１および第２の交差接続によって結合される。第１の交差接続は第１の入力を第２の出力に結合する。第２の交差接続は第２の入力を第１の出力に結合する。この２つの交差接続は、半導体製作プロセスにおいて異なる導電層を含む。したがって、メモリ・セル・レイアウトの面積を削減するために、２つの交差接続は互いに上下に垂直に重ね合わされる。
【図面の簡単な説明】
本発明を添付図面によって例示するが、これは限定的なものではない。
第１図は、従来技術の６トランジスタＳＲＡＭセルを示す図である。
第２図は、金属交差を有するＳＲＡＭセルの従来技術のレイアウトを示す図である。
第３図は、ゲート・レベルの相互接続交差を有するＳＲＡＭセルの従来技術のレイアウトを示す図である。
第４図は、ゲート・レベルの相互接続交差および局所相互接続交差を有するＳＲＡＭセルの従来技術のレイアウトを示す図である。
第５図は、本発明の一実施形態のレイアウト設計を示す図である。
第６図は、第５図のレイアウト設計を示す断面図である。
第７図は、本発明の第２の実施形態のレイアウト設計を示す図である。
第８図は、第７図のレイアウト設計を示す断面図である。
詳細な説明
垂直スタック交差を有するメモリ・セル設計について説明する。以下の説明では、本発明を十分に理解することができるように、特定の材料、プロセス・パラメータ、レイアウト技法など多くの特定の詳細を記載する。しかし、当業者には、これらの特定の詳細は本発明を実施するのに必要なものではないことが明らかであろう。他の場合には、本発明が不明瞭にならないように、周知のプロセス方法または材料については詳述していない。
本発明のメモリ・セルの一実施形態は、セル・レイアウト内で垂直に重ねられた交差を有する６トランジスタＳＲＡＭセル設計を含む。言い換えると、ＳＲＡＭセル・レイアウト内で、一方の交差接続の大部分が他方の交差接続の上に配置されている。
あるいは、メモリ・セルは、設計上の選択肢として、６個より多数または少数のトランジスタを含むこともでき、インバータ以外の他の周知の論理ゲートを含むこともできる。さらに、メモリ・セルは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを含むこともできる。メモリ・セルが交差を採用することと、交差がある程度互いに垂直に重なり合っていることが不可欠であるに過ぎない。
第５図に、本発明の第１の実施形態を示す。メモリ・セル５０はＰＭＯＳトランジスタ５１０および５１３と、ＮＭＯＳトランジスタ５１１および５１２を含む。交差５２０は金属相互接続層に配置され、交差５２１はゲート層に配置されている。この配置構成を、メモリ・セル５０の線５３０で切り取った第６図の断面図に、よりわかりやすく示す。
第６図には、メモリ・セル５０の様々な層が図示されている。第６図に示すように、交差６２０の一部は交差６２１の上方に配置されている。すなわち両者は「垂直スタック」にされている。この垂直スタックは、交差６２０が第２の金属相互接続層に形成され、交差６２１がゲート層に形成されているために実現することができる。本発明によるメモリ・セル５０の製造方法については、後で詳述する。
第６図にはトランジスタ素子５１０〜５１３が図示されていないことに留意されたい。金属酸化膜半導体（ＭＯＳ）トランジスタの設計および製作方法は、当技術分野で周知であり、したがって詳述しない。
第６図の第１の層６００は、半導体基板を含む。本発明の一実施形態では基板はシリコン（Ｓｉ）を含む。別法として、基板はガリウム砒素（ＧａＡｓ）など他の周知の適切な半導体材料を含むこともできる。
素子５１０〜５１３および半導体基板６００の上に、電界誘電体層６０１がある。一実施形態では、誘電体層６０１は、二酸化シリコン（ＳｉＯ2）を含み、いくつかの周知の気相成長法（ＣＶＤ）プロセスの１つによって基板６００上に形成される。あるいは、誘電体層６０１は熱成長によって形成される。
誘電体層６０１の上には、ゲート層を含む交差６２１がある。ゲート層には、トランジスタ５１２および５１３のゲートを結合する相互接続６２２も図示されている。一実施形態では、交差６２１がポリシリコンを含み、ポリシリコンはドーピングされていてもいなくてもよい。あるいは、交差６２１はトランジスタ・ゲート接触として使用される他の適切な材料を含む。他の実施形態では、交差６２１はさらに、チタンシリサイド（ＴｉＳｉ2）、または低抵抗を示すその他の金属もしくは金属シリサイドの層も含む。
交差６２１を、まず、いくつかの周知のＣＶＤ技法などのポリシリコン堆積技法によりゲート材料（すなわちポリシリコン）を堆積させることによって形成する。その後で、ポリシリコンの上にフォトレジストまたはその他の適合するマスク材料の層を被覆する。フォトレジストを露光し、現像して交差６２１などの形状を決める。ポリシリコンをエッチングして、所望の形状に形成し、フォトレジストを除去する。
交差６２１の上に誘電体層６７０を形成する。一実施形態では、誘電体層６７０はホウリンケイ酸ガラス（ＢＰＳＧ）を含む。あるいは、誘電体層６７０はホウケイ酸ガラス（ＰＳＧ）を含む。さらに、誘電体層６７０は、窒化シリコン（Ｓｉ3Ｎ4）などの拡散障壁層を含むことができる。一実施形態では、誘電体層６７０はＣＶＤプロセスによって形成する。あるいは、誘電体層６７０は熱成長、スパッタリング、またはＳＯＧ（スピンオングラス）堆積技法によって形成する。
誘電体の上にマスク材料（すなわちフォトレジスト）をスピン被覆し、パターニングしてコンタクト６３０ａおよび６３０ｂのための開口部を定める。次に、反応性イオン・エッチング（ＲＩＥ）などの周知のエッチング技法により誘電体をエッチングする。
次に、コンタクト６３０ａおよび６３０ｂに導電材料を充填する。一実施形態では、導電材料はＣＶＤプロセスによって堆積させたタングステン（Ｗ）を含む。あるいは、導電材料はアルミニウムなどの他の周知のコンタクト材料を含む。さらに、導電材料は、スパッタリングや蒸着など他の堆積技法によって堆積させることもできる。コンタクト材料の接着を強化し、拡散障壁を形成するために、導電材料はさらにチタン（Ｔｉ）または窒化チタン（ＴｉＮ）の１つまたは複数の層を含むことができる。
本発明の一実施形態では、以下のステップを行う前に化学機械研磨システムによって基板を研磨し、タングステンおよび誘電体を平坦化する。
次に、基板上に第１の金属相互接続層を堆積させる。第１の金属相互接続層は、金属線６４０ａ、６４０ｂ、および６４０ｃを含む。線６４０ａは交差６２０をトランジスタ５１２および５１３の入力端子であるゲート層６２２に結合する。線６４０ｂは、交差６２１をトランジスタ５１２および５１３の出力端子に結合する。金属線６４０ｃは、交差６２０をトランジスタ５１０および５１１の出力端子に結合する。一実施形態では、第１の金属相互接続層はアルミニウム（Ａｌ）を含む。あるいは、金属相互接続層は、アルミニウムと銅（Ｃｕ）との合金を含む。他の代替実施形態では、第１の金属層はチタン（Ｔｉ）または窒化チタン（ＴｉＮ）の１つまたは複数の層を含む。本発明の範囲から逸脱することなく、所望の特性（たとえば低固有抵抗、形成およびエッチングの容易さ、機械応力およびプロセスの安定性）を示す他の導電材料も第１の金属相互接続層のために使用可能であることを理解されたい。
第１の金属相互接続層を、ＣＶＤ、蒸着、およびスパッタリングなどのいくつかの周知の堆積技法によって形成するが、それだけに限定されるものではない。その後、マスク材料の層（すなわちフォトレジスト）を塗布し、それをパターン化して現像し、周知の金属エッチング技法により金属エッチングを行うことによって、金属線６４０ａ〜ｃを形成する。たとえば、反応性プラズマ・エッチングまたは反応性イオン・エッチング技法を使用することができる。エッチングの後、フォトレジストを除去する。
次に、第１の金属相互接続層の上に層間誘電体（ＩＬＤ）層６８０を形成する。一実施形態では、ＩＬＤ層６８０は二酸化シリコン（ＳｉＯ2）を含み、ＣＶＤ堆積技法により形成する。次に、前述のように誘電体層６８０をパターン化してエッチングし、バイア６５０ａおよび６５０ｂのための開口部を形成する。一実施形態では、次にＩＬＤ層６８０を化学機械研磨方法によって平坦化する。バイア６５０ａは交差６２０を金属線６４０ａに結合するために使用され、したがって交差６２０が金属線６４０ａに結合され、交差６２０がトランジスタ５１２および５１３を含むインバータの入力端子に結合される。バイア６５０ｂは交差６２０を金属線６４０ｃに結合し、したがって交差６２０がトランジスタ５１０および５１１を含むトランジスタの出力端子に結合される。
バイア６５０ａおよび６５０ｂには、タングステン（Ｗ）などの導電材料を充填する。あるいは、バイアには追加としてチタン（Ｔｉ）または窒化チタン（ＴｉＮ）の１つまたは複数の層を充填する。本発明の範囲から逸脱することなく、アルミニウム（Ａｌ）などの他の適合する導電材料も、バイア６５０ａおよび６５０ｂを充填するために使用可能であることを理解されたい。
導電材料はＣＶＤ、蒸着、スパッタリングなどの周知の金属堆積技法を使用して堆積させる。一実施形態では、以下のステップを行う前に、化学機械研磨方法を行って導電材料を平坦化する。
次に、第２のレベルの相互接続材料内に交差６２０を形成する。第２のレベルの相互接続材料は、第１のレベルの相互接続材料と同様にして形成される。一実施形態では、交差６２０はアルミニウム（Ａｌ）を含む。あるいは、交差６２０はさらにチタン（Ｔｉ）または窒化チタン（ＴｉＮ）の１つまたは複数の層を含む。第２の金属相互接続層には、本発明の範囲から逸脱することなく、いくつかの周知の導電材料の１つを使用可能であることを理解されたい。他の実施形態では、第２の金属層の抵抗を小さくするために、第２の金属相互接続層は第１の金属相互接続層よりも厚い金属の層を含む。
前述の誘電体堆積方法により、第２の金属相互接続層の上に誘電体層を形成する。第６図のコンタクト６６０ａおよび６６０ｂによって示すように、任意選択により誘電体の上に第３の金属相互接続層を堆積させることもできる。
第７図に、本発明の代替実施形態を示す。第７図は、第５図のセル５０と類似した６トランジスタＳＲＡＭセルのレイアウト設計である。メモリ・セル７０がメモリ・セル５０と異なる点は、交差７２０が第１の金属相互接続層に形成され、交差７２１が２つの相互接続によって形成され、第１の相互接続がゲート層を含み、第２の相互接続が局所相互接続層を含むことである。交差７２１の相互接続７２１ａは、トランジスタ７１２および７１３を含むインバータの出力端子を交差７２１の相互接続７２１ｂに結合する。交差７２１の相互接続７２１ｂは、トランジスタ７１０および７１１を含むインバータの入力端子への接続を行う。
第８図に、線７３０に沿って切り取った第７図のメモリ・セルの断面図を示す。基板８００および誘電体層８０１は基板６００および誘電体層６０１と同様であり、したがって第６図を参照しながら上記で詳述した方法により形成される。
交差８２０は、第１の金属相互接続層を含む。交差８２１は２つの相互接続８２１ａおよび８２１ｂを含む。相互接続８２１ａは後で詳述するように局所相互接続層を含む。相互接続８２１ｂは第６図の交差６２１と同様のゲート層で形成される。したがって、相互接続８２１ｂは第６図の交差６２１を参照しながら上述した方法により実装される。
相互接続８２１ａは局所相互接続層に形成される。局所相互接続層は、相互接続７１２ｂなどのゲート層のすぐ上にあり、トランジスタ７１３および７１２のソースおよびドレインなどの拡散領域の上にもある導電材料から成る。一実施形態では、局所相互接続層はチタン（Ｔｉ）を含む。あるいは、局所相互接続層は窒化チタン（ＴｉＮ）またはタングステン（Ｗ）を含む。局所相互接続層は、素子相互接続に適合する多くの周知の導電材料のうちの１つを含むことができる。局所相互接続層は、ＣＶＤ、蒸着、スパッタリングなどの周知の堆積方法により導電材料を堆積させることによって形成する。次に導電材料をパターン化し（すなわち前述のようにフォトレジストとエッチング・ステップを使用し）、相互接続８２１ｂを形成する。
相互接続８２２はゲート材料で形成され、トランジスタ７１３および７１４のゲートを結合するために使用される。一実施形態では、相互接続８２２はポリシリコンを含み、第６図の交差６２１および相互接続６２２に関して前述した方法により形成される
交差８２１ａ、８２１ｂ、および８２２の上に誘電材料の層を堆積させる。その後、コンタクト８３０ａを形成して交差８２０をトランジスタ７１２および７１３を含むインバータの入力端子に結合する。
交差８２０は、第６図の第１の金属相互接続層を参照しながら前述した方法により堆積され、エッチングした第１の金属相互接続層を含む。交差８２０は、トランジスタ７１３および７１２を含むインバータの入力端子をトランジスタ７１０および７１１を含むインバータの出力端子に結合する。
交差８２０の上に他の誘電体層を堆積させ、その後、第２レベルの金属相互接続層を形成することもできる（図示せず）。その後、所望に応じて誘電体層と金属層を交互に配置することができる。第８図に示すように、２つの相互接続８６０ａおよび８６０ｂは、他の回路（図示せず）を結合するために使用可能な第３の金属相互接続層を含む。
以上、垂直スタック交差を有するメモリ・セル設計について詳述した。上記では、本発明のメモリ設計について、特定の材料、製作方法、およびレイアウト設計上の選択を参照しながら説明した。しかし、本発明の範囲から逸脱することなく、本発明に様々な変更および修正を加えることができることがわかるであろう。たとえば、一方の交差を第１の金属相互接続層に実装し、他方の交差を第２の金属相互接続層に実装することができる。メモリ・セルの製作に使用する特定の製作プロセスは多くの設計上の選択肢に影響を与える。したがって、本明細書および図面は限定的なものではなく例示的なものであるとみなすべきである。
本発明はメモリ・セル設計に関する。より詳細には、本発明は垂直スタック交差を有するメモリ・セル設計に関する。
発明の背景
集積回路素子ではスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）がしばしば使用される。たとえば、高速マイクロプロセッサのキャッシュ・メモリとして、ＳＲＡＭセルのアレイが使用される。ＳＲＡＭのこのような１つの応用分野は、米国カリフォルニア州サンタクララのＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎが販売するＰｅｎｔｉｕｍ(R)Ｐｒｏプロセッサ用のレベル２（Ｌ２）キャッシュである。
ＳＲＡＭセル・アレイは一般に、メモリの各ビットに１つずつの複数の同じＳＲＡＭセルから成る。たとえば、Ｐｅｎｔｉｕｍ(R)Ｐｒｏプロセッサ用の２５６Ｋ Ｌ２キャッシュを実装するには、数百万個のＳＲＡＭセルが必要になる。アレイのサイズが大きくなるにつれて、貴重なダイ空間が浪費され、製造コストが増大する。したがって、ＳＲＡＭアレイのサイズが大きくなり過ぎてダイ空間を浪費し、コストが高くならないように、単一ＳＲＡＭセルのサイズを可能な限り小さくすることが望ましい。
ＳＲＡＭ設計の一例を第１図に示す。この６トランジスタＳＲＡＭセル１０は、２つの相補型金属酸化膜半導体（ＣＭＯＳ）インバータを含む。第１のインバータはトランジスタ１１０および１１１から成る。第２のインバータはトランジスタ１１２および１１３から成る。２つのパス・トランジスタ１１４および１１５を使用して、読取り操作および書込み操作をするＳＲＡＭセルを選択する。
セル１０に書き込むには、該当する書込みデータ（ＤＡＴＡ）をビット線（ＢＩＴ）上に送り込み、その相補データ（ＤＡＴＡ＃）をＢＩＴ＃線に送り込む。次に、トランジスタ１１４および１１５のゲートでワード線（ＷＬ）をアサートし、ＤＡＴＡをセル１０に書き込む。セルを読み取るには、ＢＩＴとＢＩＴ＃をプリチャージする。その後で、ＷＬをアサートし、トランジスタ１１２または１１１によってそれぞれＢＩＴまたはＢＩＴ＃をディスチャージする。代替方法として、ＢＩＴ線およびＢＩＴ＃線に静的プルアップ（図示せず）を付加してプリチャージを不要にする。
他の従来技術のＳＲＡＭセルは、ＰＭＯＳトランジスタ１１０および１１３を、デプレション形トランジスタ、エンハンスメント形トランジスタ、または抵抗器などの他の周知のプルアップ装置によって置き換える以外は、セル１０と同様に設計される。他の従来技術のＳＲＡＭセルは、ＢＩＴおよびＷＬ信号を制御するトランジスタを２個ではなく１個備える。さらに、類似の従来のＳＲＡＭセルはセルとの間のデータ転送を制御するための２つのポートまたはワード線を備える。
これらの従来のＳＲＡＭセル設計はすべて、メモリ・セル１０において交差接続１２０および１２１のような交差接続の使用を必要とする点で類似している。交差接続１２０は、トランジスタ１１０および１１１を含む第１のインバータの入力を、トランジスタ１１２および１１３を含む第２のインバータの出力に結合する。さらに、交差接続１２１は、トランジスタ１１２および１１３を含む第２のインバータの入力をトランジスタ１１０および１１１を含む第１のインバータの出力に結合する。
典型的な従来のＳＲＡＭ素子層のレイアウトは、両方の交差を同じマスク層を使用して同じ材料内に形成する。したがって、ＳＲＡＭセルの層は第２図のセル２０のようになるであろう。交差２２０および２２１は両方ともレイアウトの第１の材料層に形成されている。交差２２０および２２１を互いに並列して配置しなければならず、それによってＳＲＡＭセルのサイズが大きくなる点がこのセル・レイアウト２０の欠点である。
第３図に、２つの交差３２０および３２１が典型的にはポリシリコンでできたゲート層に形成されている他の従来のＳＲＡＭ素子層のレイアウトを示す。この場合も、交差３２０と３２１が両方とも同じ素子層上に形成されているため、並列して配置しなければならない。
第４図に、ゲート層を局所相互接続層と共に使用したＳＲＡＭセル４０の第３の従来の素子層レイアウトを示す。交差４２０および４２１が主としてゲート層に形成され、ゲート層とトランジスタのソースまたはドレインとの接続が局所相互接続層４２０ａ〜ｂおよび４２１ａ〜ｂによって実施される。この局所相互接続層は、トランジスタ素子の露出ポリシリコン領域と拡散領域の上に直接配置されている点が、典型的な第１または第２のレベルの材料層とは異なる。局所相互接続層を使用しても、交差４２０および４２１を並べて配置しなければならず、ＳＲＡＭセルに要する面積が増える。
上述の従来のＳＲＡＭセル・レイアウトの説明から、セルのサイズを最小限にすることが可能なＳＲＡＭセル・レイアウトを実現することが望ましいことがわかる。
さらに、製造コストを低減するには、既存のプロセス材料とパラメータと設計ルールを使用して設計することができる最小限のサイズのＳＲＡＭセルを実現することが望ましい。したがって、望ましいＳＲＡＭセル設計は、半導体プロセスを実施するのに変更する必要がないであろう。
発明の概要
垂直スタック交差を有する半導体メモリ・セルについて記載する。このメモリ・セルは、第１の入力および第１の出力を有する第１のトランジスタ・インバータと、第２の入力および第２の出力を有する第２のインバータとを含む。第１のトランジスタと第２のトランジスタは、第１および第２の交差接続によって結合される。第１の交差接続は第１の入力を第２の出力に結合する。第２の交差接続は第２の入力を第１の出力に結合する。この２つの交差接続は、半導体製作プロセスにおいて異なる導電層を含む。したがって、メモリ・セル・レイアウトの面積を削減するために、２つの交差接続は互いに上下に垂直に重ね合わされる。
【図面の簡単な説明】
本発明を添付図面によって例示するが、これは限定的なものではない。
第１図は、従来技術の６トランジスタＳＲＡＭセルを示す図である。
第２図は、金属交差を有するＳＲＡＭセルの従来技術のレイアウトを示す図である。
第３図は、ゲート・レベルの相互接続交差を有するＳＲＡＭセルの従来技術のレイアウトを示す図である。
第４図は、ゲート・レベルの相互接続交差および局所相互接続交差を有するＳＲＡＭセルの従来技術のレイアウトを示す図である。
第５図は、本発明の一実施形態のレイアウト設計を示す図である。
第６図は、第５図のレイアウト設計を示す断面図である。
第７図は、本発明の第２の実施形態のレイアウト設計を示す図である。
第８図は、第７図のレイアウト設計を示す断面図である。
詳細な説明
垂直スタック交差を有するメモリ・セル設計について説明する。以下の説明では、本発明を十分に理解することができるように、特定の材料、プロセス・パラメータ、レイアウト技法など多くの特定の詳細を記載する。しかし、当業者には、これらの特定の詳細は本発明を実施するのに必要なものではないことが明らかであろう。他の場合には、本発明が不明瞭にならないように、周知のプロセス方法または材料については詳述していない。
本発明のメモリ・セルの一実施形態は、セル・レイアウト内で垂直に重ねられた交差を有する６トランジスタＳＲＡＭセル設計を含む。言い換えると、ＳＲＡＭセル・レイアウト内で、一方の交差接続の大部分が他方の交差接続の上に配置されている。
あるいは、メモリ・セルは、設計上の選択肢として、６個より多数または少数のトランジスタを含むこともでき、インバータ以外の他の周知の論理ゲートを含むこともできる。さらに、メモリ・セルは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを含むこともできる。メモリ・セルが交差を採用することと、交差がある程度互いに垂直に重なり合っていることが不可欠であるに過ぎない。
第５図に、本発明の第１の実施形態を示す。メモリ・セル５０はＰＭＯＳトランジスタ５１０および５１３と、ＮＭＯＳトランジスタ５１１および５１２を含む。交差５２０は金属相互接続層に配置され、交差５２１はゲート層に配置されている。この配置構成を、メモリ・セル５０の線５３０で切り取った第６図の断面図に、よりわかりやすく示す。
第６図には、メモリ・セル５０の様々な層が図示されている。第６図に示すように、交差６２０の一部は交差６２１の上方に配置されている。すなわち両者は「垂直スタック」にされている。この垂直スタックは、交差６２０が第２の金属相互接続層に形成され、交差６２１がゲート層に形成されているために実現することができる。本発明によるメモリ・セル５０の製造方法については、後で詳述する。
第６図にはトランジスタ素子５１０〜５１３が図示されていないことに留意されたい。金属酸化膜半導体（ＭＯＳ）トランジスタの設計および製作方法は、当技術分野で周知であり、したがって詳述しない。
第６図の第１の層６００は、半導体基板を含む。本発明の一実施形態では基板はシリコン（Ｓｉ）を含む。別法として、基板はガリウム砒素（ＧａＡｓ）など他の周知の適切な半導体材料を含むこともできる。
素子５１０〜５１３および半導体基板６００の上に、電界誘電体層６０１がある。一実施形態では、誘電体層６０１は、二酸化シリコン（ＳｉＯ2）を含み、いくつかの周知の気相成長法（ＣＶＤ）プロセスの１つによって基板６００上に形成される。あるいは、誘電体層６０１は熱成長によって形成される。
誘電体層６０１の上には、ゲート層を含む交差６２１がある。ゲート層には、トランジスタ５１２および５１３のゲートを結合する相互接続６２２も図示されている。一実施形態では、交差６２１がポリシリコンを含み、ポリシリコンはドーピングされていてもいなくてもよい。あるいは、交差６２１はトランジスタ・ゲート接触として使用される他の適切な材料を含む。他の実施形態では、交差６２１はさらに、チタンシリサイド（ＴｉＳｉ2）、または低抵抗を示すその他の金属もしくは金属シリサイドの層も含む。
交差６２１を、まず、いくつかの周知のＣＶＤ技法などのポリシリコン堆積技法によりゲート材料（すなわちポリシリコン）を堆積させることによって形成する。その後で、ポリシリコンの上にフォトレジストまたはその他の適合するマスク材料の層を被覆する。フォトレジストを露光し、現像して交差６２１などの形状を決める。ポリシリコンをエッチングして、所望の形状に形成し、フォトレジストを除去する。
交差６２１の上に誘電体層６７０を形成する。一実施形態では、誘電体層６７０はホウリンケイ酸ガラス（ＢＰＳＧ）を含む。あるいは、誘電体層６７０はホウケイ酸ガラス（ＰＳＧ）を含む。さらに、誘電体層６７０は、窒化シリコン（Ｓｉ3Ｎ4）などの拡散障壁層を含むことができる。一実施形態では、誘電体層６７０はＣＶＤプロセスによって形成する。あるいは、誘電体層６７０は熱成長、スパッタリング、またはＳＯＧ（スピンオングラス）堆積技法によって形成する。
誘電体の上にマスク材料（すなわちフォトレジスト）をスピン被覆し、パターニングしてコンタクト６３０ａおよび６３０ｂのための開口部を定める。次に、反応性イオン・エッチング（ＲＩＥ）などの周知のエッチング技法により誘電体をエッチングする。
次に、コンタクト６３０ａおよび６３０ｂに導電材料を充填する。一実施形態では、導電材料はＣＶＤプロセスによって堆積させたタングステン（Ｗ）を含む。あるいは、導電材料はアルミニウムなどの他の周知のコンタクト材料を含む。さらに、導電材料は、スパッタリングや蒸着など他の堆積技法によって堆積させることもできる。コンタクト材料の接着を強化し、拡散障壁を形成するために、導電材料はさらにチタン（Ｔｉ）または窒化チタン（ＴｉＮ）の１つまたは複数の層を含むことができる。
本発明の一実施形態では、以下のステップを行う前に化学機械研磨システムによって基板を研磨し、タングステンおよび誘電体を平坦化する。
次に、基板上に第１の金属相互接続層を堆積させる。第１の金属相互接続層は、金属線６４０ａ、６４０ｂ、および６４０ｃを含む。線６４０ａは交差６２０をトランジスタ５１２および５１３の入力端子であるゲート層６２２に結合する。線６４０ｂは、交差６２１をトランジスタ５１２および５１３の出力端子に結合する。金属線６４０ｃは、交差６２０をトランジスタ５１０および５１１の出力端子に結合する。一実施形態では、第１の金属相互接続層はアルミニウム（Ａｌ）を含む。あるいは、金属相互接続層は、アルミニウムと銅（Ｃｕ）との合金を含む。他の代替実施形態では、第１の金属層はチタン（Ｔｉ）または窒化チタン（ＴｉＮ）の１つまたは複数の層を含む。本発明の範囲から逸脱することなく、所望の特性（たとえば低固有抵抗、形成およびエッチングの容易さ、機械応力およびプロセスの安定性）を示す他の導電材料も第１の金属相互接続層のために使用可能であることを理解されたい。
第１の金属相互接続層を、ＣＶＤ、蒸着、およびスパッタリングなどのいくつかの周知の堆積技法によって形成するが、それだけに限定されるものではない。その後、マスク材料の層（すなわちフォトレジスト）を塗布し、それをパターン化して現像し、周知の金属エッチング技法により金属エッチングを行うことによって、金属線６４０ａ〜ｃを形成する。たとえば、反応性プラズマ・エッチングまたは反応性イオン・エッチング技法を使用することができる。エッチングの後、フォトレジストを除去する。
次に、第１の金属相互接続層の上に層間誘電体（ＩＬＤ）層６８０を形成する。一実施形態では、ＩＬＤ層６８０は二酸化シリコン（ＳｉＯ2）を含み、ＣＶＤ堆積技法により形成する。次に、前述のように誘電体層６８０をパターン化してエッチングし、バイア６５０ａおよび６５０ｂのための開口部を形成する。一実施形態では、次にＩＬＤ層６８０を化学機械研磨方法によって平坦化する。バイア６５０ａは交差６２０を金属線６４０ａに結合するために使用され、したがって交差６２０が金属線６４０ａに結合され、交差６２０がトランジスタ５１２および５１３を含むインバータの入力端子に結合される。バイア６５０ｂは交差６２０を金属線６４０ｃに結合し、したがって交差６２０がトランジスタ５１０および５１１を含むトランジスタの出力端子に結合される。
バイア６５０ａおよび６５０ｂには、タングステン（Ｗ）などの導電材料を充填する。あるいは、バイアには追加としてチタン（Ｔｉ）または窒化チタン（ＴｉＮ）の１つまたは複数の層を充填する。本発明の範囲から逸脱することなく、アルミニウム（Ａｌ）などの他の適合する導電材料も、バイア６５０ａおよび６５０ｂを充填するために使用可能であることを理解されたい。
導電材料はＣＶＤ、蒸着、スパッタリングなどの周知の金属堆積技法を使用して堆積させる。一実施形態では、以下のステップを行う前に、化学機械研磨方法を行って導電材料を平坦化する。
次に、第２のレベルの相互接続材料内に交差６２０を形成する。第２のレベルの相互接続材料は、第１のレベルの相互接続材料と同様にして形成される。一実施形態では、交差６２０はアルミニウム（Ａｌ）を含む。あるいは、交差６２０はさらにチタン（Ｔｉ）または窒化チタン（ＴｉＮ）の１つまたは複数の層を含む。第２の金属相互接続層には、本発明の範囲から逸脱することなく、いくつかの周知の導電材料の１つを使用可能であることを理解されたい。他の実施形態では、第２の金属層の抵抗を小さくするために、第２の金属相互接続層は第１の金属相互接続層よりも厚い金属の層を含む。
前述の誘電体堆積方法により、第２の金属相互接続層の上に誘電体層を形成する。第６図のコンタクト６６０ａおよび６６０ｂによって示すように、任意選択により誘電体の上に第３の金属相互接続層を堆積させることもできる。
第７図に、本発明の代替実施形態を示す。第７図は、第５図のセル５０と類似した６トランジスタＳＲＡＭセルのレイアウト設計である。メモリ・セル７０がメモリ・セル５０と異なる点は、交差７２０が第１の金属相互接続層に形成され、交差７２１が２つの相互接続によって形成され、第１の相互接続がゲート層を含み、第２の相互接続が局所相互接続層を含むことである。交差７２１の相互接続７２１ａは、トランジスタ７１２および７１３を含むインバータの出力端子を交差７２１の相互接続７２１ｂに結合する。交差７２１の相互接続７２１ｂは、トランジスタ７１０および７１１を含むインバータの入力端子への接続を行う。
第８図に、線７３０に沿って切り取った第７図のメモリ・セルの断面図を示す。基板８００および誘電体層８０１は基板６００および誘電体層６０１と同様であり、したがって第６図を参照しながら上記で詳述した方法により形成される。
交差８２０は、第１の金属相互接続層を含む。交差８２１は２つの相互接続８２１ａおよび８２１ｂを含む。相互接続８２１ａは後で詳述するように局所相互接続層を含む。相互接続８２１ｂは第６図の交差６２１と同様のゲート層で形成される。したがって、相互接続８２１ｂは第６図の交差６２１を参照しながら上述した方法により実装される。
相互接続８２１ａは局所相互接続層に形成される。局所相互接続層は、相互接続７１２ｂなどのゲート層のすぐ上にあり、トランジスタ７１３および７１２のソースおよびドレインなどの拡散領域の上にもある導電材料から成る。一実施形態では、局所相互接続層はチタン（Ｔｉ）を含む。あるいは、局所相互接続層は窒化チタン（ＴｉＮ）またはタングステン（Ｗ）を含む。局所相互接続層は、素子相互接続に適合する多くの周知の導電材料のうちの１つを含むことができる。局所相互接続層は、ＣＶＤ、蒸着、スパッタリングなどの周知の堆積方法により導電材料を堆積させることによって形成する。次に導電材料をパターン化し（すなわち前述のようにフォトレジストとエッチング・ステップを使用し）、相互接続８２１ｂを形成する。
相互接続８２２はゲート材料で形成され、トランジスタ７１３および７１４のゲートを結合するために使用される。一実施形態では、相互接続８２２はポリシリコンを含み、第６図の交差６２１および相互接続６２２に関して前述した方法により形成される
交差８２１ａ、８２１ｂ、および８２２の上に誘電材料の層を堆積させる。その後、コンタクト８３０ａを形成して交差８２０をトランジスタ７１２および７１３を含むインバータの入力端子に結合する。
交差８２０は、第６図の第１の金属相互接続層を参照しながら前述した方法により堆積され、エッチングした第１の金属相互接続層を含む。交差８２０は、トランジスタ７１３および７１２を含むインバータの入力端子をトランジスタ７１０および７１１を含むインバータの出力端子に結合する。
交差８２０の上に他の誘電体層を堆積させ、その後、第２レベルの金属相互接続層を形成することもできる（図示せず）。その後、所望に応じて誘電体層と金属層を交互に配置することができる。第８図に示すように、２つの相互接続８６０ａおよび８６０ｂは、他の回路（図示せず）を結合するために使用可能な第３の金属相互接続層を含む。
以上、垂直スタック交差を有するメモリ・セル設計について詳述した。上記では、本発明のメモリ設計について、特定の材料、製作方法、およびレイアウト設計上の選択を参照しながら説明した。しかし、本発明の範囲から逸脱することなく、本発明に様々な変更および修正を加えることができることがわかるであろう。たとえば、一方の交差を第１の金属相互接続層に実装し、他方の交差を第２の金属相互接続層に実装することができる。メモリ・セルの製作に使用する特定の製作プロセスは多くの設計上の選択肢に影響を与える。したがって、本明細書および図面は限定的なものではなく例示的なものであるとみなすべきである。
Claims (1)
- 第１のゲートと第１の入力と第１の出力とを有する第１のインバータであって、前記第１のゲートがゲート層に、前記第１の入力と第１の出力とが該ゲート層の上に形成された第１の金属相互接続層に形成された第１のインバータと、
第２のゲートと第２の入力と第２の出力とを有する第２のインバータであって、前記第２のゲートが前記ゲート層に、前記第２の入力と第２の出力とが前記第１の金属相互接続層に形成された第２のインバータと、
前記第１の入力を前記第２の出力に直接結合する第１の交差接続であって、前記ゲート層に形成された第１の交差接続と、
前記第２の入力を前記第１の出力に直接結合する第２の交差接続であって、前記第１の金属相互接続層の上に形成された第２の金属相互接続層に形成された第２の交差接続と
を含み、前記第２の交差接続が前記第１の交差接続の一部の上に該第１の交差接続に接続しないよう形成され、平面図として見たとき前記第１、第２の交差接続が重なり合っている構造を有した半導体メモリ・セル。
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