TW202011401A - 靜態隨機存取記憶體的佈局圖案 - Google Patents

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Abstract

本發明揭露一種靜態隨機存取記憶體的佈局圖案，其主要包含一第一反相器以及一第二反相器，其中第一反相器包含一第一閘極結構沿著一第一方向延伸於一基底上，且第一閘極結構包含一第一上拉元件之閘極以及一第一下拉元件之閘極。第二反相器則包含一第二閘極結構沿著該第一方向延伸於基底上，其中第二閘極結構包含一第二上拉元件之閘極以及一第二下拉元件之閘極且第一下拉元件之閘極係位於第二下拉元件之正下方。

Description

靜態隨機存取記憶體的佈局圖案
本發明是關於一種靜態隨機存取記憶體的佈局圖案。
在一嵌入式靜態隨機存取記憶體(embedded static random access memory, embedded SRAM)中，包含有邏輯電路(logic circuit)和與邏輯電路連接之靜態隨機存取記憶體。靜態隨機存取記憶體本身屬於一種揮發性(volatile)的記憶單元(memory cell)，亦即當供給靜態隨機存取記憶體之電力消失之後，所儲存之資料會同時抹除。靜態隨機存取記憶體儲存資料之方式是利用記憶單元內電晶體的導電狀態來達成，靜態隨機存取記憶體的設計是採用互耦合電晶體為基礎，沒有電容器放電的問題，不需要不斷充電以保持資料不流失，也就是不需作記憶體更新的動作，這與同屬揮發性記憶體的動態隨機存取記憶體(Dynamic Random Access Memory, DRAM)利用電容器帶電狀態儲存資料的方式並不相同。靜態隨機存取記憶體之存取速度相當快，因此有在電腦系統中當作快取記憶體(cache memory)等之應用。
然而一般靜態隨機存取記憶體的佈局圖案中，由其中一條位元線至電壓源如Vss的傳輸路徑(transmission path)距離通常遠大於或遠小於另一條位元線至電壓源的傳輸路徑距離，進而影響元件阻值與元件效能。因此如何在相同架構下提供新的佈局圖案來改善此部分的缺點即為現今一重要課題。
本發明一實施例揭露一種靜態隨機存取記憶體的佈局圖案，其主要包含一第一反相器以及一第二反相器，其中第一反相器包含一第一閘極結構沿著一第一方向延伸於一基底上，且第一閘極結構包含一第一上拉元件之閘極以及一第一下拉元件之閘極。第二反相器則包含一第二閘極結構沿著該第一方向延伸於基底上，其中第二閘極結構包含一第二上拉元件之閘極以及一第二下拉元件之閘極且第一下拉元件之閘極係位於第二下拉元件之正下方。
請參照第1圖與第2圖，第1圖為本發明靜態隨機存取記憶體中一組八電晶體靜態隨機存取記憶體(eight-transistor SRAM, 8T-SRAM)記憶單元之電路圖，第2圖為本發明一實施例之一靜態隨機存取記憶體之佈局圖。 如第1圖與第2圖所示，本發明之靜態隨機存取記憶體較佳包含至少一組靜態隨機存取記憶體單元，其中每一靜態隨機存取記憶體單元包含一八電晶體靜態隨機存取記憶單元(eight-transistor SRAM, 8T-SRAM)10。
請參考第1圖，在本實施例中，各8T-SRAM記憶單元10較佳由一第一上拉元件(pull-up device)PL1、一第二上拉元件PL2、一第一下拉元件(pull-down transistor)PD1、一第二下拉元件PD2、一第一存取元件(pass gate device)PG1、一第二存取元件PG2、一第三存取元件PG3以及一第四存取元件PG4構成正反器(flip-flop)，其中第一上拉元件PL1和第二上拉元件PL2、第一下拉元件PD1和第二下拉元件PD2構成栓鎖電路(latch)，使資料可以栓鎖在儲存節點(Storage Node)24或26。另外，第一上拉元件PL1和第二上拉元件PL2是作為主動負載之用，其亦可以一般之電阻來取代做為上拉元件，在此情況下即為四電晶體靜態隨機存取記憶體(four-transistor SRAM, 4T-SRAM)。另外在本實施例中，第一上拉元件PL1和第二上拉元件PL2各自之一源極區域電連接至一電壓源Vcc，第一下拉元件PD1和第二下拉元件PD2各自之一源極區域電連接至一電壓源Vss。
在一實施例中，8T-SRAM記憶單元10的第一上拉元件PL1、第二上拉元件PL2是由P型金氧半導體(P-type metal oxide semiconductor, PMOS)電晶體所組成，而第一下拉元件PD1、第二下拉元件PD2和第一存取元件PG1、第二存取元件PG2、第三存取元件PG3與第四存取元件PG4則是由N型金氧半導體(N-type metal oxide semiconductor, NMOS)電晶體所組成，但本發明不限於此。其中，第一上拉元件PL1和第一下拉元件PD1一同構成一反相器(inverter)，且這兩者所構成的串接電路28其兩端點分別耦接於一電壓源Vcc與一電壓源Vss；同樣地，第二上拉元件PL2與第二下拉元件PD2構成另一反相器，而這兩者所構成的串接電路30其兩端點亦分別耦接於電壓源Vcc與電壓源Vss。
此外，在儲存節點24處，係分別電連接有第二下拉元件PD2和第二上拉元件PL2之閘極(gate)，以及第一下拉元件PD1、第一上拉元件PL1和第一存取元件PG1、第二存取元件PG2的汲極(Drain)；同樣地，在儲存節點26上，亦分別電連接有第一下拉元件PD1和第一上拉元件PL1之閘極，以及第二下拉元件PD2、第二上拉元件PL2和第三存取元件PG3、第四存取元件PG4的汲極。至於第一存取元件PG1和第三存取元件PG3的閘極則分別耦接至一字元線(Word Line)WL1，第二存取元件PG2和第四存取元件PG4的閘極則分別耦接至一字元線(Word Line)WL2，而第一存取元件PG1的源極(Source)耦接至相對應之一位元線(Bit Line)BL1，第二存取元件PG2的源極耦接至相對應之一位元線BL2，第三存取元件PG3的源極耦接至相對應之一位元線BL3，而第四存取元件PG4的源極耦接至相對應之一位元線BL4。
請參照第2圖，第2圖為本發明一實施例之一靜態隨機存取記憶體之佈局圖案之上視圖。如第2圖所示，靜態隨機存取記憶體主要包含第一反相器14以及第二反相器16設於基底12上以及四個存取元件PG1、PG2、PG3、PG4設於第一反相器14與第二反相器16兩側，其中第一反相器14包含第一閘極結構18沿著第一方向(例如X方向)延伸於基底12上且第一閘極結構18又包含第一上拉元件PL1之閘極以及第一下拉元件PD1之閘極，第二反相器16則包含第二閘極結構20沿著同樣第一方向延伸於基底12上且第二閘極結構20又包含第二上拉元件PL2之閘極以及第二下拉元件PD2之閘極。
在本實施例中，第一下拉元件PD1之閘極係位於第二下拉元件PD2正下方，第一上拉元件PL1之閘極是位於第一下拉元件PD1之閘極右側，第二上拉元件PL2之閘極則是位於第二下拉元件PD2之閘極左側，因此從另一角度來看第一上拉元件PL1之閘極係位於第二上拉元件PL2之閘極的對角處或斜對面。
第一反相器14的第一閘極結構18包含一第一長邊32以及一第一短邊34，第二反相器16的第二閘極結構20包含一第二長邊36以及一第二短邊38，其中第一閘極結構18至少一側的第一短邊34較佳切齊第二閘極結構20一側的第二短邊38，或是第一閘極結構18兩側的第一短邊34可同時切齊第二閘極結構20兩側的第二短邊38，這些變化形均屬本發明所涵蓋的範圍。
另外靜態隨機存取記憶體的第一存取元件PG1之閘極較佳沿著第一方向延伸於第一反相器14一側例如右側，第三存取元件PG3之閘極較佳沿著第一方向延伸於第一反相器14另一側例如左側，第二存取元件PG2之閘極較佳沿著第一方向延伸於第二反相器16一側例如右側，第四存取元件PG4之閘極較佳沿著第一方向延伸於第二反相器16另一側例如左側。換句話說，第一存取元件PG1與第二存取元件PG2較佳設置於同一側而第三存取元件PG3與第四存取元件PG4則設於另一側，其中第一存取元件PG1的閘極圖案、第一閘極結構18以及第三存取元件PG的閘極圖案較佳平行設置，且第一存取元件PG1閘極圖案的至少一長邊可切齊第一閘極結構18以及/或第三存取元件PG3閘極圖案的至少一長邊。同樣地，第二存取元件PG2的閘極圖案、第二閘極結構20以及第四存取元件PG4的閘極圖案較佳平行設置，且第二存取元件PG2閘極圖案的至少一長邊可切齊第二閘極結構20以及/或第四存取元件PG4閘極圖案的至少一長邊。
此外本實施例的佈局圖案又包含複數個摻雜區分別設於各閘極圖案兩側的基底12內，包括摻雜區40設於第一下拉元件PD1之閘極兩側作為第一下拉元件PD1之源極/汲極區域，摻雜區42設於第二下拉元件PD2之閘極兩側作為第二下拉元件PD2之源極/汲極區域，摻雜區44沿著一第二方向(例如Y方向)延伸於第一上拉元件PL1之閘極兩側作為第一上拉元件PL1之源極/汲極區域，摻雜區46沿著第二方向延伸於第二上拉元件PL2之閘極兩側作為第二上拉元件PL2之源極/汲極區域，摻雜區48沿著第二方向延伸於第一存取元件PG1之閘極與第二存取元件PG2之閘極之間作為第一存取元件PG1與第二存取元件PG2之共用源極/汲極區域，摻雜區50設於第一存取元件PG1一側作為第一存取元件PG1之一源極/汲極區域，摻雜區52設於第二存取元件PG2另一側作為第二存取元件PG2之一源極/汲極區域，摻雜區54沿著一第二方向延伸於第三存取元件PG3之閘極與第四存取元件PG4之閘極之間作為第三存取元件PG3與第四存取元件PG4之共用源極/汲極區域，摻雜區56設於第三存取元件PG3一側作為第三存取元件PG3之一源極/汲極區域以及摻雜區58設於第四存取元件PG4另一側作為第四存取元件PG4之一源極/汲極區域。
從整體位置來看，摻雜區40較佳設於摻雜區42正下方，摻雜區44是設於摻雜區40一側而摻雜區46則是設於摻雜區42另一側或摻雜區44與摻雜區46較佳呈斜對角方式設置且同時位於摻雜區40、42兩側。
另外摻雜區40、42、44、46、48、50、52、54、56、58以及各閘極圖案上較佳設有接觸插塞連接至其他元件。例如本實施例中第一下拉元件PD1兩側的摻雜區40上設有接觸插塞60，第二下拉元件PD2兩側的摻雜區42上設有接觸插塞62，第一上拉元件PL1兩側的摻雜區44上設有接觸插塞64，第二上拉元件PL2兩側的摻雜區46上設有接觸插塞66，第一存取元件PG1與第二存取元件PG2兩側的摻雜區48、50、52上設有接觸插塞68，第一存取元件PG1的閘極上設有接觸插塞70，第二存取元件PG2的閘極上設有接觸插塞72，第三存取元件PG3與第四存取元件PG4兩側的摻雜區54、56、58上設有接觸插塞74，第三存取元件PG3的閘極上設有接觸插塞76，以及第四存取元件PG4的閘極上設有接觸插塞78。其中第一存取元件PG1一側的接觸插塞68又沿著右側箭頭方向經由金屬內連線連80接至第一下拉元件PD1一側的接觸插塞60，同樣第三存取元件PG3一側的接觸插塞74又沿著左側箭頭方向經由金屬內連線82連接至第二下拉元件PD2一側的接觸插塞62。
如第1圖至第2圖中所示，摻雜區40是經由接觸插塞60電連接電壓源Vss，摻雜區42是經由接觸插塞62電連接至電壓源Vss，摻雜區44是經由接觸插塞64電連接電壓源Vcc，摻雜區46是經由接觸插塞66電連接至電壓源Vcc，摻雜區50是經由接觸插塞68電連接至位元線BL1，第一存取元件PG1的閘極是經由接觸插塞70電連接字元線WL1，摻雜區52是經由接觸插塞68電連接至位元線BL2，第二存取元件PG2的閘極是經由接觸插塞72電連接字元線WL2，摻雜區56是經由接觸插塞74電連接至位元線BL3，第三存取元件PG3的閘極是經由接觸插塞76電連接字元線WL1，摻雜區58是經由接觸插塞74電連接至位元線BL4，第四存取元件PG4的閘極是經由接觸插塞78電連接字元線WL2。
值得注意的是，相較於習知靜態隨機存取記憶體中由其中一條位元線至電壓源如Vss的傳輸路徑(transmission path)距離通常遠大於或遠小於另一條位元線至電壓源的傳輸路徑距離，本發明較佳將兩個下拉元件(如PD1與PD2)設置於佈局圖案的相對中央區域並將兩個上拉元件(如PL1與PL2)分別設於下拉元件兩側，如此由靜態隨機存取記憶體一側之位元線至電壓源的傳輸路徑距離可約略等於另一側位元線至電壓源的傳輸路徑距離，藉此降低元件阻值。
舉例來說，本實施例中由第一存取元件PG1一側的位元線BL1沿著箭頭方向經由金屬內連線80至電壓源Vss的傳輸路徑距離較佳等於第三存取元件PG3一側的位元線BL3沿著箭頭方向經由金屬內連線82連接至電壓源Vss的傳輸路徑距離。此外，雖然未以箭頭進行標示，本實施例中由第二存取元件PG2一側的位元線BL2經由金屬內連線80至電壓源Vss的傳輸路徑距離也較佳等於第四存取元件PG4一側的位元線BL4經由金屬內連線82連接至電壓源Vss的傳輸路徑距離。
另外本實施例中，上述之基底12較佳包含一由半導體材料所構成的半導體基底，其中半導體材料可選自由矽、鍺、矽鍺複合物、矽碳化物(silicon carbide)、砷化鎵(gallium arsenide)等所構成之群組。各元件的閘極可包含金屬材料、多晶矽或金屬矽化物(silicide)等導電材料。各摻雜區40、42、44、46、48、50、52、54、56、58可依據製程需求包含N型或P型摻質，此外又可依據製程需求包含由鍺化矽、碳化矽或磷化矽所構成的磊晶材料。
此外本實施例的金屬內連線80、82可依據單鑲嵌製程或雙鑲嵌製程鑲嵌於層間介電層內以及/或層間介電層上的金屬間介電層(圖未示)內，其中金屬內連線80、82可更細部包含一阻障層以及一金屬層，阻障層可選自由鈦(Ti)、氮化鈦(TiN)、鉭(Ta)以及氮化鉭(TaN)所構成的群組，而金屬層可選自由鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等所構成的群組，但不侷限於此。
請繼續參照第3圖，第3圖為本發明一實施例之一靜態隨機存取記憶體之佈局圖。如同第2圖所示，本實施例的靜態隨機存取記憶體同樣包含第一反相器14以及第二反相器16設於基底12上以及四個存取元件PG1、PG2、PG3、PG4設於第一反相器14與第二反相器16兩側，其中第一反相器14包含第一閘極結構18沿著第一方向(例如X方向)延伸於基底12上且第一閘極結構14又包含第一上拉元件PL1之閘極以及第一下拉元件PD1之閘極，第二反相器16則包含第二閘極結構20沿著同樣第一方向延伸於基底12上且第二閘極結構20又包含第二上拉元件PL2之閘極以及第二下拉元件PD2之閘極。
相較於第2圖中的佈局圖案包含複數個摻雜區分別設於各閘極圖案兩側的基底12內，本實施例較佳包含複數個鰭狀結構設於各閘極圖案兩側的基底12上，例如鰭狀結構90沿著第二方向(如Y方向)延伸於第一下拉元件PD1之閘極兩側作為第一下拉元件PD1之源極/汲極區域，鰭狀結構92設於第二下拉元件PD2之閘極兩側作為第二下拉元件PD2之源極/汲極區域，鰭狀結構94設於第一上拉元件PL1之閘極兩側作為第一上拉元件PL1之源極/汲極區域，鰭狀結構96設於第二上拉元件PL2之閘極兩側作為第二上拉元件PL2之源極/汲極區域，鰭狀結構98設於第一存取元件PG1之閘極與第二存取元件PG2之閘極之間作為第一存取元件PG1與第二存取元件PG2之共用源極/汲極區域，鰭狀結構100設於第一存取元件PG1一側作為第一存取元件PG1之一源極/汲極區域，鰭狀結構102設於第二存取元件PG2另一側作為第二存取元件PG2之一源極/汲極區域，鰭狀結構104設於第三存取元件PG3之閘極與第四存取元件PG4之閘極之間作為第三存取元件PG3與第四存取元件PG4之共用源極/汲極區域，鰭狀結構106設於第三存取元件PG3一側作為第三存取元件PG3之一源極/汲極區域以及鰭狀結構108設於第四存取元件PG4另一側作為第四存取元件PG4之一源極/汲極區域。
依據本發明一實施例，各鰭狀結構90、92、94、96、98、100、102、104、106、108較佳透過側壁圖案轉移(sidewall image transfer, SIT)技術製得，其程序大致包括：提供一佈局圖案至電腦系統，並經過適當地運算以將相對應之圖案定義於光罩中。後續可透過光微影及蝕刻製程，以形成多個等距且等寬之圖案化犧牲層於基底上，使其個別外觀呈現條狀。之後依序施行沉積及蝕刻製程，以於圖案化犧牲層之各側壁形成側壁子。繼以去除圖案化犧牲層，並在側壁子的覆蓋下施行蝕刻製程，使得側壁子所構成之圖案被轉移至基底內，再伴隨鰭狀結構切割製程(fin cut)而獲得所需的圖案化結構，例如條狀圖案化鰭狀結構。
除此之外，各鰭狀結構90、92、94、96、98、100、102、104、106、108之形成方式又可包含先形成一圖案化遮罩(圖未示)於基底12上，再經過一蝕刻製程，將圖案化遮罩之圖案轉移至基底12中以形成鰭狀結構。另外，鰭狀結構90、92、94、96、98、100、102、104、106、108之形成方式也可以先形成一圖案化硬遮罩層(圖未示)於基底12上，並利用磊晶製程於暴露出於圖案化硬遮罩層之基底12上成長出例如包含矽鍺的半導體層，而此半導體層即可作為相對應的鰭狀結構。這些形成鰭狀結構的實施例均屬本發明所涵蓋的範圍。
另外鰭狀結構以及各閘極圖案上較佳設有接觸插塞或金屬內連線連接至其他元件。例如鰭狀結構90是經由金屬內連線110電連接電壓源Vss，鰭狀結構92是經由金屬內連線112電連接至電壓源Vss，鰭狀結構94是經由金屬內連線114電連接電壓源Vcc，鰭狀結構96是經由金屬內連線116電連接至電壓源Vcc，鰭狀結構100是經由金屬內連線118電連接至位元線BL1，第一存取元件PG1的閘極是經由金屬內連線120電連接字元線WL1，鰭狀結構102是經由金屬內連線122電連接至位元線BL2，第二存取元件PG2的閘極是經由金屬內連線124電連接字元線WL2，鰭狀結構106是經由金屬內連線126電連接至位元線BL3，第三存取元件PG3的閘極是經由金屬內連線128電連接字元線WL1，鰭狀結構108是經由金屬內連線130電連接至位元線BL4，第四存取元件PG4的閘極是經由金屬內連線132電連接字元線WL2。此外第一存取元件PG1與第二存取元件PG2之間的鰭狀結構98又經由金屬內連線134連接至第一下拉元件PD1一側的鰭狀結構90，同樣第三存取元件PG3與第四存取元件PG4之間的鰭狀結構104又經由金屬內連線136連接至第二下拉元件PD2一側的鰭狀結構92，其中金屬內連線136又經由金屬內連線138電連接至第一反相器14而金屬內連線134則經由金屬內連線140電連接至第二反相器16。
如同第2圖中所示，本實施例中由第一存取元件PG1一側的位元線BL1沿著箭頭方向經由金屬內連線134至電壓源Vss的傳輸路徑距離較佳等於第三存取元件PG3一側的位元線BL3沿著箭頭方向經由金屬內連線136連接至電壓源Vss的傳輸路徑距離。此外，雖然未以箭頭進行標示，本實施例中由第二存取元件PG2一側的位元線BL2經由金屬內連線134至電壓源Vss的傳輸路徑距離也較佳等於第四存取元件PG4一側的位元線BL4經由金屬內連線136連接至電壓源Vss的傳輸路徑距離。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12:基底14:第一反相器16:第二反相器18:第一閘極結構20:第二閘極結構24:儲存節點26:儲存節點28:串接電路30:串接電路32:第一長邊34:第一短邊36:第二長邊38:第二短邊40:摻雜區42:摻雜區44:摻雜區46:摻雜區48:摻雜區50:摻雜區52:摻雜區54:摻雜區56:摻雜區58:摻雜區60:接觸插塞62:接觸插塞64:接觸插塞66:接觸插塞68:接觸插塞70:接觸插塞72:接觸插塞74:接觸插塞76:接觸插塞78:接觸插塞80:金屬內連線連82:金屬內連線連90:鰭狀結構92:鰭狀結構94:鰭狀結構96:鰭狀結構98:鰭狀結構100:鰭狀結構102:鰭狀結構104:鰭狀結構106:鰭狀結構108:鰭狀結構110:金屬內連線112:金屬內連線114:金屬內連線116:金屬內連線118:金屬內連線120:金屬內連線122:金屬內連線124:金屬內連線126:金屬內連線128:金屬內連線130:金屬內連線134:金屬內連線136:金屬內連線138:金屬內連線140:金屬內連線PL1:第一上拉元件PL2:第二上拉元件PD1:第一下拉元件PD2:第二下拉元件PG1:第一存取元件PG2:第二存取元件PG3:第三存取元件PG4:第四存取元件BL1:位元線BL2:位元線BL3:位元線BL4:位元線WL1:字元線WL2:字元線
第1圖為本發明靜態隨機存取記憶體中一組八電晶體靜態隨機存取記憶體(eight-transistor SRAM, 8T-SRAM)記憶單元之電路圖。 第2圖為本發明一實施例之一靜態隨機存取記憶體之佈局圖。 第3圖為本發明一實施例之一靜態隨機存取記憶體之佈局圖。
12:基底
14:第一反相器
16:第二反相器
18:第一閘極結構
20:第二閘極結構
32:第一長邊
34:第一短邊
36:第二長邊
38:第二短邊
40:摻雜區
42:摻雜區
44:摻雜區
46:摻雜區
48:摻雜區
50:摻雜區
52:摻雜區
54:摻雜區
56:摻雜區
58:摻雜區
60:接觸插塞
62:接觸插塞
64:接觸插塞
66:接觸插塞
68:接觸插塞
70:接觸插塞
72:接觸插塞
74:接觸插塞
76:接觸插塞
78:接觸插塞
80:金屬內連線連
82:金屬內連線連
PL1:第一上拉元件
PL2:第二上拉元件
PD1:第一下拉元件
PD2:第二下拉元件
PG1:第一存取元件
PG2:第二存取元件
PG3:第三存取元件
PG4:第四存取元件
BL1:位元線
BL2:位元線
BL3:位元線
BL4:位元線
WL1:字元線
WL2:字元線

Claims (17)

  1. 一種靜態隨機存取記憶體的佈局圖案，包含： 一第一反相器包含一第一閘極結構沿著一第一方向延伸於一基底上，其中該第一閘極結構包含一第一上拉元件之閘極以及一第一下拉元件之閘極；以及 一第二反相器包含一第二閘極結構沿著該第一方向延伸於該基底上，其中該第二閘極結構包含一第二上拉元件之閘極以及一第二下拉元件之閘極且該第一下拉元件之閘極係位於該第二下拉元件正下方。
  2. 如申請專利範圍第1項所述之佈局圖案，其中該第一上拉元件之閘極係位於該第二上拉元件之閘極之斜對面。
  3. 如申請專利範圍第1項所述之佈局圖案，其中： 該第一閘極結構包含一第一長邊以及一第一短邊；以及 該第二閘極結構包含一第二長邊以及一第二短邊。
  4. 如申請專利範圍第3項所述之佈局圖案，其中該第一短邊切齊該第二短邊。
  5. 如申請專利範圍第1項所述之佈局圖案，另包含： 一第一存取元件之閘極沿著該第一方向延伸於該第一反相器一側； 一第二存取元件之閘極沿著該第一方向延伸於該第二反相器一側； 一第三存取元件之閘極沿著該第一方向延伸於該第一反相器另一側；以及 一第四存取元件之閘極沿著該第一方向延伸於該第二反相器另一側。
  6. 如申請專利範圍第5項所述之佈局圖案，另包含： 一第一摻雜區設於該第一下拉元件之閘極兩側；以及 一第二摻雜區設於該第二下拉元件之閘極兩側。
  7. 如申請專利範圍第6項所述之佈局圖案，其中該第一摻雜區係設於該第二摻雜區正下方。
  8. 如申請專利範圍第6項所述之佈局圖案，另包含： 一第三摻雜區沿著一第二方向延伸於該第一上拉元件之閘極兩側； 一第四摻雜區沿著該第二方向延伸於該第二上拉元件之閘極兩側。
  9. 如申請專利範圍第8項所述之佈局圖案，其中該第三摻雜區係設於該第一摻雜區一側且該第四摻雜區係設於該第一摻雜區另一側。
  10. 如申請專利範圍第5項所述之佈局圖案，另包含一第五摻雜區沿著一第二方向延伸於該第一存取元件之閘極及該第二存取元件之閘極之間。
  11. 如申請專利範圍第5項所述之佈局圖案，另包含一第六摻雜區沿著一第二方向延伸於該第三存取元件之閘極及該第四存取元件之閘極之間。
  12. 如申請專利範圍第5項所述之佈局圖案，另包含： 一第一鰭狀結構沿著一第二方向延伸於該第一下拉元件之閘極兩側；以及 一第二鰭狀結構沿著該第二方向延伸於該第二下拉元件之閘極兩側。
  13. 如申請專利範圍第12項所述之佈局圖案，其中該第一鰭狀結構係設於該第二鰭狀結構正下方。
  14. 如申請專利範圍第12項所述之佈局圖案，另包含： 一第三鰭狀結構沿著該第二方向延伸於該第一上拉元件之閘極兩側；以及 一第四鰭狀結構沿著該第二方向延伸於該第二上拉元件之閘極兩側。
  15. 如申請專利範圍第14項所述之佈局圖案，其中該第三鰭狀結構係設於該第一摻雜區一側且該第四鰭狀結構係設於該第一摻雜區另一側。
  16. 如申請專利範圍第5項所述之佈局圖案，另包含一第五鰭狀結構沿著一第二方向延伸於該第一存取元件之閘極及該第二存取元件之閘極之間。
  17. 如申請專利範圍第5項所述之佈局圖案，另包含一第六鰭狀結構沿著一第二方向延伸於該第三存取元件之閘極及該第四存取元件之閘極之間。
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