CN111952304B - Sram存储器及其形成方法 - Google Patents

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Abstract

一种SRAM存储器及其形成方法，方法包括：形成横跨第一鳍部和第二初始鳍部的初始栅极结构，上拉鳍切割区位于初始栅极结构的侧部；在半导体衬底、第一鳍部和第二初始鳍部上形成覆盖初始栅极结构侧壁的介质层；在介质层和初始栅极结构上形成掩膜层，掩膜层中具有掩膜开口，掩膜开口位于上拉鳍切割区上且自第二初始鳍部的延伸方向上延伸至初始栅极结构上；在掩膜开口底部的初始栅极结构中形成第一切割层，使初始栅极结构形成位于第一切割层两侧的传输栅极结构和拉栅极结构；在掩膜开口底部的介质层和第二初始鳍部中形成位于上拉鳍切割区上的第二切割层，且使第二初始鳍部形成第二鳍部。所述方法提高了SRAM存储器的性能。

Description

SRAM存储器及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种SRAM存储器及其形成方法。
背景技术
随着信息技术的发展，存储信息量急剧增加。存储信息量的增加促进了存储器的飞速发展，同时也对存储器的稳定性提出了更高的要求。
基本的静态存储器(Static Random Access Memory，SRAM)依赖于六个晶体管，这六个晶体管构成两个交叉耦合的反相器。每个反相器包括：一个上拉晶体管、一个下拉晶体管和一个存取晶体管。
为了获得足够的抗干扰能力和读取稳定性，用于形成存储器的晶体管多为鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)。在FinFET晶体管中，栅极为覆盖鳍部三个表面的3D架构，可以大幅改善电路控制。FinFET在存储器中的应用可以提高存储器的数据存储稳定性和集成度。
然而，现有的SRAM存储器的性能还有待提高。
发明内容
本发明解决的问题是提供一种SRAM存储器及其形成方法，以提高SRAM存储器的性能。
为解决上述问题，本发明提供一种SRAM存储器的形成方法，包括：提供半导体衬底，所述半导体衬底包括存储单元区，存储单元区包括传输区、下拉区和上拉区，所述上拉区包括上拉鳍切割区；在传输区和下拉区上形成第一鳍部；在上拉区上形成第二初始鳍部，第二初始鳍部延伸至上拉鳍切割区上；形成横跨第一鳍部和第二初始鳍部的初始栅极结构，所述上拉鳍切割区位于初始栅极结构的侧部；在半导体衬底、第一鳍部和第二初始鳍部上形成覆盖初始栅极结构侧壁的介质层；在介质层和初始栅极结构上形成掩膜层，所述掩膜层中具有掩膜开口，所述掩膜开口位于上拉鳍切割区上且自第二初始鳍部的延伸方向上延伸至初始栅极结构上；在掩膜开口底部的初始栅极结构中形成第一切割层，使初始栅极结构形成位于第一切割层两侧的传输栅极结构和拉栅极结构，所述传输栅极结构位于传输区上；在掩膜开口底部的介质层和第二初始鳍部中形成位于上拉鳍切割区上的第二切割层，且使第二初始鳍部形成位于第二切割层侧部的第二鳍部，第一切割层位于第二鳍部的顶部表面。
可选的，各存储单元区包括中心对称的第一组合区和第二组合区，第一组合区和第二组合区均包括传输区、下拉区和上拉区；第一鳍部分别位于第一组合区的传输区和下拉区上、以及第二组合区的传输区和下拉区上；第二初始鳍部分别位于第一组合区的上拉区上、以及第二组合区的上拉区上，第一组合区的第二初始鳍部延伸至第二组合区的上拉鳍切割区上，第二组合区的第二初始鳍部延伸至第一组合区的上拉鳍切割区上；对于第一切割层两侧的传输栅极结构和拉栅极结构，传输栅极结构位于第一组合区的传输区上且拉栅极结构位于第二组合区的下拉区和上拉区上，或者，传输栅极结构位于第二组合区的传输区上且拉栅极结构位于第一组合区的下拉区和上拉区上；第二鳍部分别位于第一组合区的上拉区上以及第二组合区的上拉区上，且第一组合区的第二鳍部在第二鳍部的延伸方向上位于第二组合区的上拉鳍切割区的侧部，第二组合区的第二鳍部在第二鳍部的延伸方向上位于第一组合区的上拉鳍切割区的侧部。
可选的，形成第一切割层的方法包括：刻蚀去除掩膜开口底部的初始栅极结构，在初始栅极结构中形成第一切割开口，第一切割开口的底部暴露出第二初始鳍部的部分顶部表面，且使初始栅极结构形成位于第一切割开口两侧的传输栅极结构和拉栅极结构；在第一切割开口中形成第一切割层。
可选的，还包括：在形成第一切割层的过程中，在所述掩膜开口的侧壁形成掩膜侧墙，在第二初始鳍部的延伸方向上，所述掩膜侧墙与第一切割层之间的最小距离等于零。
可选的，形成第一切割层和掩膜侧墙的方法包括：在第一切割开口中、以及掩膜开口的侧壁和底部形成第一切割膜；回刻蚀第一切割膜，形成第一切割层和掩膜侧墙。
可选的，形成第一切割膜的工艺包括原子层沉积工艺。
可选的，所述第一切割层的材料包括氮化硅、氧化铝、碳化硅或氮化铝。
可选的，形成第二切割层后，形成第一切割层。
可选的，形成第一切割层后，形成第二切割层。
可选的，形成第二切割层的方法包括：以所述第一切割层和所述掩膜层为掩膜，刻蚀掩膜开口底部的介质层和第二初始鳍部，在第二初始鳍部和介质层中形成位于上拉鳍切割区上的第二切割开口，第二切割开口在第二初始鳍部的延伸方向上切割第二初始鳍部，使第二初始鳍部形成位于第二切割开口侧部的第二鳍部；在第二切割开口中形成第二切割层。
可选的，还包括：形成第二切割开口之后，且在第二切割开口中形成第二切割层之前，去除所述掩膜层。
可选的，第二切割层的材料包括氮化硅、氧化铝、碳化硅、氮化铝或氧化硅。
本发明还提供一种采用上述任意一项方法形成的SRAM存储器，包括：半导体衬底，所述半导体衬底包括存储单元区，存储单元区包括传输区、下拉区和上拉区，所述上拉区包括上拉鳍切割区；位于传输区和下拉区上的第一鳍部；位于上拉区上的第二鳍部，第二鳍部在第二鳍部的延伸方向上位于上拉鳍切割区的侧部；横跨第一鳍部的传输栅极结构，所述传输栅极结构位于传输区上；位于下拉区和上拉区上的拉栅极结构；沿传输栅极结构的延伸方向位于传输栅极结构和拉栅极结构之间的第一切割层，第一切割层横跨第二鳍部；位于上拉鳍切割区上的第二切割层，第二切割层与第一鳍部沿第一鳍部延伸方向的侧壁邻接，且第二切割层与第一切割层邻接。
可选的，各存储单元区包括中心对称的第一组合区和第二组合区，第一组合区和第二组合区均包括传输区、下拉区和上拉区；第一鳍部分别位于第一组合区的传输区和下拉区上、以及第二组合区的传输区和下拉区上；第二鳍部分别位于第一组合区的上拉区上和第二组合区的上拉区上，且第一组合区的第二鳍部在第二鳍部的延伸方向上位于第二组合区的上拉鳍切割区的侧部，第二组合区的第二鳍部在第二鳍部的延伸方向上位于第一组合区的上拉鳍切割区的侧部；所述传输栅极结构分别位于第一组合区的传输区上以及第二组合区的传输区上；所述拉栅极结构分别位于第一组合区的下拉区和上拉区上、以及第二组合区的下拉区和上拉区上；第一切割层分别位于第一组合区的传输栅极结构和第二组合区的拉栅极结构之间、以及第二组合区传输栅极结构和第一组合区的拉栅极结构之间；第二切割层分别位于第一组合区的上拉鳍切割区上和第二组合区的上拉鳍切割区上。
可选的，第一切割层的材料包括氮化硅、氧化铝、碳化硅或氮化铝。
可选的，第二切割层的材料包括氮化硅、氧化铝、碳化硅、氮化铝或氧化硅。
可选的，在第二鳍部的延伸方向上，第一切割层与第二鳍部的重叠区域的尺寸等于第一切割层的尺寸。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的SRAM存储器的形成方法中，形成第一切割层和第二切割层。第一切割层位于传输栅极结构和拉栅极结构之间且横跨第二鳍部，这样第一切割层的中心至第一鳍部的中心的距离较长，相应的，增加了传输栅极结构的长度，使得传输栅极结构的可靠性提高。第二切割层与第一鳍部沿第一鳍部延伸方向的侧壁邻接，且第二切割层与第一切割层邻接，这样第一鳍部靠近第二切割层的端部不会凸出于第一切割层，那么避免源漏生长在上拉鳍切割区上。第一切割层横跨第二鳍部，这样在第二鳍部的延伸方向上，第一切割层与第二鳍部的重叠区域的尺寸较大，这样利于第二鳍部中源漏的生长，第二鳍部中源漏的形貌较好。综上，提高了SRAM存储器的性能。
其次，在掩膜开口底部的初始栅极结构中形成第一切割层，第一切割层用于切割初始栅极结构，使初始栅极结构形成传输栅极结构和拉栅极结构；在掩膜开口底部的介质层和第二初始鳍部中形成位于上拉鳍切割区上的第二切割层，第二切割层用于切割第二初始鳍部，使第二初始鳍部形成第二鳍部。第二切割层和第一切割层的形成共用掩膜开口。由于掩膜层中采用一道光罩工艺形成掩膜开口，因此简化了工艺步骤。
本发明技术方案提供的SRAM存储器中，第一切割层位于传输栅极结构和拉栅极结构之间且横跨第二鳍部，这样第一切割层的中心至第一鳍部的中心的距离较长，相应的，增加了传输栅极结构的长度，使得传输栅极结构的可靠性提高。第二切割层与第一鳍部沿第一鳍部延伸方向的侧壁邻接，且第二切割层与第一切割层邻接，这样第一鳍部靠近第二切割层的端部不会凸出于第一切割层，那么避免源漏生长在上拉鳍切割区上。第一切割层横跨第二鳍部，这样在第二鳍部的延伸方向上，第一切割层与第二鳍部的重叠区域的尺寸较大，这样利于第二鳍部中源漏的生长，第二鳍部中源漏的形貌较好。综上，提高了SRAM存储器的性能。
附图说明
图1是一种SRAM存储器的结构示意图；
图2至图23是本发明一实施例中SRAM存储器形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的SRAM存储器的性能较差。
一种SRAM存储器，请参考图1，包括：衬底100，所述衬底100包括第一组合区Z1和与第一组合区Z1中心对称的第二组合区Z2，第一组合区Z1和第二组合区Z2均包括传输区A、下拉区B和上拉区C；分别位于第一组合区Z1中传输区A和下拉区B上、以及第二组合区Z2中传输区A和下拉区B上的第一鳍部111；分别位于第一组合区Z1的上拉区C上、以及第二组合区Z2的上拉区C上的第二鳍部112；位于衬底100传输区A上的传输栅极结构121，传输栅极结构121横跨传输区A的第一鳍部111；位于衬底100下拉区B上的下拉栅极结构122，下拉栅极结构122横跨下拉区B的第一鳍部111；位于衬底100上拉区C上的上拉栅极结构123，上拉栅极结构123横跨第二鳍部112。
通常，第一组合区Z1上的上拉栅极结构123和下拉栅极结构122是连接在一起的，第二组合区Z2上的上拉栅极结构123和下拉栅极结构122是连接在一起的，为了方便说明，将连接在一起的上拉栅极结构123和下拉栅极结构122统称为拉栅极结构。第一组合区Z1的拉栅极结构和第二组合区Z2的传输栅极结构断开。第一组合区Z1的拉栅极结构和第二组合区Z2的传输栅极结构之间形成有第一切割层Q1。
由于第一切割层Q1位于传输区的第一鳍部和上拉区C的第二鳍部之间，第一切割层Q1与第一鳍部之间的距离较小，这样对应的传输栅极结构的长度较小，传输栅极结构较难形成，具体的，传输栅极结构位置对应的伪栅极结构的长度较小，传输栅极结构位置对应的伪栅极结构较难去除干净，因此传输栅极结构的可靠性降低。
第一组合区Z1的第二鳍部112需要被切隔，使第一组合区Z1的第二鳍部112不延伸至第二组合区Z2上，第二组合区Z2的第二鳍部112需要被切隔，使第二组合区Z2的第二鳍部112不延伸至第一组合区Z1上。第二鳍部112侧部形成有第二切割层Q2，且第二切割层Q2用于切割第二鳍部112。
然而，由于第一切割层Q1和第二切割层Q2是相互分立的，且第一切割层Q1和第二切割层Q2之间的距离很小，因此需要采用在不同的工艺制程中分别形成第一切割层Q1和第二切割层Q2，形成第一切割层Q1需要采用一道光罩工艺，形成第二切割层Q2需要采用另一道光罩工艺，使得工艺步骤冗余。
由于先切断第二鳍部112、之后形成传输栅极结构121和拉栅极结构，因此拉栅极结构与第二鳍部112的位置偏移容易较大，具体表现在：在第二鳍部112的延伸方向上，拉栅极结构与第二鳍部112的重叠区域的尺寸小于拉栅极结构的尺寸。那么对于拉栅极结构背向第二切割层Q2的一侧的源漏层，源漏层形成的过程包括：在拉栅极结构背向第二切割层Q2的一侧的第二鳍部中形成凹陷，在凹陷中生长源漏层。由于在第二鳍部112的延伸方向上，拉栅极结构与第二鳍部112的重叠区域的尺寸小于拉栅极结构的尺寸，那么凹陷朝向第二切割层Q2的侧壁表面的材料可能不是第二鳍部112的材料，源漏层的生长的形貌较差。
在此基础上，本发明提供一种SRAM存储器的形成方法，包括：在介质层和初始栅极结构上形成掩膜层，所述掩膜层中具有掩膜开口，所述掩膜开口位于上拉鳍切割区上且自第二初始鳍部的延伸方向上延伸至初始栅极结构上；在掩膜开口底部的初始栅极结构中形成第一切割层，使初始栅极结构形成位于第一切割层两侧的传输栅极结构和拉栅极结构，所述传输栅极结构位于传输区上；在掩膜开口底部的介质层和第二初始鳍部中形成位于上拉鳍切割区上的第二切割层，且使第二初始鳍部形成位于第二切割层侧部的第二鳍部，第一切割层位于第二鳍部的顶部表面。所述方法提高了SRAM存储器的性能，且工艺步骤得到简化。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图23是本发明一实施例中SRAM存储器形成过程的结构示意图。
参考图2，提供半导体衬底200，所述半导体衬底200包括存储单元区W，存储单元区W包括传输区A1、下拉区B1和上拉区C1，所述上拉区C1包括上拉鳍切割区c11。
所述半导体衬底200为形成SRAM测试结构提供工艺平台。所述半导体衬底200的材料可以是单晶硅，多晶硅或非晶硅；所述半导体衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述半导体衬底200的材料为单晶硅。
所述半导体衬底200包括若干个存储单元区W，各存储单元区W包括中心对称的第一组合区Z11和第二组合区Z21，第一组合区Z11和第二组合区Z21均包括传输区A1、下拉区B1和上拉区C1，所述上拉区C1包括上拉鳍切割区c11。关于传输区A1、下拉区B1和上拉区C1的位置关系根据具体电路设计来区分。
第一组合区Z11中的传输区A1和第二组合区Z21中的传输区A1中心对称。第一组合区Z11中的下拉区B1和第二组合区Z21中的下拉区B1中心对称。第一组合区Z11中的上拉区C1和第二组合区Z21中的上拉区C1中心对称。
本实施例中，第一组合区Z11的上拉区C1位于第一组合区Z11的下拉区B1和第二组合区Z21的传输区A1之间，第二组合区Z21的上拉区C1位于第二组合区Z21的下拉区B1和第一组合区Z11的传输区A1之间。
第一组合区Z11中的传输区A1和下拉区B1沿第一方向排列，第二组合区Z21中的传输区A1和下拉区B1沿第一方向排列，第一组合区Z11中的下拉区B1和上拉区C1沿第二方向排列，第二方向垂直于第一方向，第二组合区Z21中的下拉区B1和上拉区C1沿第二方向排列。第一组合区Z11中的上拉鳍切割区c11位于第二组合区Z21中的上拉区C1沿第一方向的一侧，第二组合区Z21中的上拉鳍切割区c11位于第一组合区Z11中上拉区C1沿第一方向的一侧。第一组合区Z11中上拉鳍切割区c11和第二组合区Z21中的上拉鳍切割区c11中心对称。
本实施例中，以两个存储单元区W为示例，在其他实施例中，存储单元区W的数量为一个或者三个以上。
所述传输区A1用于形成传输晶体管，所述下拉区B1用于形成下拉晶体管。所述上拉区C1用于形成上拉晶体管。
所述传输晶体管包括第一传输晶体管和第二传输晶体管。所述下拉晶体管包括第一下拉晶体管和第二下拉晶体管。所述上拉晶体管包括第一上拉晶体管和第二上拉晶体管。
第一组合区Z11中传输区A1用于形成第一传输晶体管，第二组合区Z21中传输区A1用于形成第二传输晶体管。第一组合区Z11中下拉区B1用于形成第一下拉晶体管，第二组合区Z21中下拉区B1用于形成第二下拉晶体管。第一组合区Z11中的上拉区C1用于形成第一上拉晶体管，第二组合区Z21中的上拉区C1用于形成第二上拉晶体管。
本实施例中，传输晶体管和下拉晶体管的类型为N型，所述上拉晶体管的类型为P型。
上拉鳍切割区c11上用于形成第二切割层。
本实施例中，相邻的存储单元区W的排列方向平行于第一组合区Z11中的传输区A1至下拉区B1的排列方向。
对于相邻的存储单元区W，相邻的存储单元区W镜像对称，相邻存储单元区W的上拉鳍切割区c11邻接。
结合参考图3、图4和图5，图3为在图2基础上的示意图，图4为沿图3中切割线N-M的剖面图，图5为沿图3中切割线N1-M1的剖面图，在传输区A1和下拉区B1上形成第一鳍部211；在上拉区C1上形成第二初始鳍部212，第二初始鳍部212延伸至上拉鳍切割区c11上；形成横跨第一鳍部211和第二初始鳍部212的初始栅极结构230，所述上拉鳍切割区c11位于初始栅极结构230的侧部；在半导体衬底200、第一鳍部211和第二初始鳍部212上形成覆盖初始栅极结构230侧壁的介质层240。
具体的，在第一组合区Z11的传输区A1和下拉区B1上、以及第二组合区Z21的传输区A1和下拉区B1上分别形成第一鳍部211；在第一组合区Z11的上拉区C1上、以及第二组合区Z21的上拉区C1上分别形成第二初始鳍部212，第一组合区Z11的第二初始鳍部212延伸至第二组合区Z21的上拉鳍切割区c11上，第二组合区Z21的第二初始鳍部212延伸至第一组合区Z11的上拉鳍切割区上c11。
一个存储单元区W上有两个第二初始鳍部212。
第一鳍部211的延伸方向与第二初始鳍部212的延伸方向平行。
相邻存储单元区W的第一鳍部211连接在一起。相邻存储单元区W的第二初始鳍部212连接在一起。后续需要将相邻存储单元区W的第二初始鳍部212断开。
所述初始栅极结构230的延伸方向垂直于第一鳍部211的延伸方向和第二初始鳍部212的延伸方向。
一个存储单元区W上具有两个初始栅极结构230，其中，一个初始栅极结构230横跨第一组合区Z11中传输区A1上的第一鳍部211、第二组合区Z21中上拉区C1上的第二初始鳍部212、以及第二组合区Z21中下拉区B1上的第一鳍部211；另一个初始栅极结构230横跨第二组合区Z21中传输区A1上的第一鳍部211、第一组合区Z11中上拉区C1上的第二初始鳍部212、以及第一组合区Z11中下拉区B1上的第一鳍部211。两个初始栅极结构230的排列方向垂直于初始栅极结构230的延伸方向。
所述介质层240的材料包括氧化硅或低K(K小于等于3.9)介质材料。
本实施例中，还包括：在形成介质层240之前，在初始栅极结构两侧的第一鳍部中分别形成第一源漏掺杂区(未图示)，在初始栅极结构两侧的第二初始鳍部中分别形成第二源漏掺杂区(未图示)。
参考图6、图7、图8和图9，图6在图3基础上的示意图，图7在图4基础上的示意图，图8为在图5基础上的示意图，且图7在沿图6中切割线N-M的剖面图，图8为沿图6中切割线N1-M1的剖面图，图9为沿图6中切割线N2-M2的剖面图，在介质层240和初始栅极结构230上形成掩膜层250，所述掩膜层250中具有掩膜开口251，所述掩膜开口251位于上拉鳍切割区c11上且自第二初始鳍部212的延伸方向上延伸至初始栅极结构230上。
所述掩膜层250的材料和介质层240的材料不同，且掩膜层250的材料和初始栅极结构230的材料不同。
所述掩膜层250的材料包括光刻胶。
所述掩膜开口251用于定义第一切割层和第二切割层的位置。掩膜开口251贯穿所述掩膜层250。
沿第二初始鳍部212的延伸方向，所述掩膜开口251与一个初始栅极结构230的重叠区域的尺寸等于初始栅极结构230的宽度，所述掩膜开口251还可以暴露出初始栅极结构230背向上拉鳍切割区c11一侧的部分介质层240。
接着，在掩膜开口底部的初始栅极结构中形成第一切割层，使初始栅极结构形成位于第一切割层两侧的传输栅极结构和拉栅极结构；在掩膜开口底部的介质层和第二初始鳍部中形成位于上拉鳍切割区上的第二切割层，且使第二初始鳍部形成位于第二切割层侧部的第二鳍部，第一切割层位于第二鳍部的顶部表面。
形成第一切割层的方法包括：刻蚀去除掩膜开口底部的初始栅极结构，在初始栅极结构中形成第一切割开口，第一切割开口的底部暴露出第二初始鳍部的部分顶部表面，且使初始栅极结构形成位于第一切割开口两侧的传输栅极结构和拉栅极结构；在第一切割开口中形成第一切割层。
所述SRAM存储器的形成方法还包括：在形成第一切割层的过程中，在所述掩膜开口的侧壁形成掩膜侧墙，在第二初始鳍部的延伸方向上，所述掩膜侧墙与第一切割层之间的最小距离等于零。
形成第一切割层和掩膜侧墙的方法包括：在第一切割开口中、以及掩膜开口的侧壁和底部形成第一切割膜；回刻蚀第一切割膜，形成第一切割层和掩膜侧墙。
本实施例中，以形成第一切割层后，形成第二切割层为示例进行说明。
在其他实施例中，形成第二切割层后，形成第一切割层。
形成第二切割层的方法包括：以第一切割层和所述掩膜层为掩膜，刻蚀掩膜开口底部的介质层和第二初始鳍部，在第二初始鳍部和介质层中形成位于上拉鳍切割区上的第二切割开口，第二切割开口在第二初始鳍部的延伸方向上切割第二初始鳍部，使第二初始鳍部形成位于第二切割开口侧部的第二鳍部；在第二切割开口中形成第二切割层。
参考图10、图11和图12，图10为在图7基础上的示意图，图11为在图8基础上的示意图，图12为在图9基础上的示意图，刻蚀去除掩膜开口251底部的初始栅极结构230，在初始栅极结构230中形成第一切割开口261，第一切割开口261的底部暴露出第二初始鳍部212的部分顶部表面，且使初始栅极结构230形成位于第一切割开口261两侧的传输栅极结构231和拉栅极结构232。
第一切割开口261在初始栅极结构230的延伸方向上切断初始栅极结构230，使初始栅极结构230形成位于第一切割开口261两侧的传输栅极结构231和拉栅极结构232。
所述传输栅极结构231分别位于第一组合区Z11的传输区A1上以及第二组合区Z21的传输区A1上；所述拉栅极结构232分别位于第一组合区Z11的下拉区B1和上拉区C1上、以及第二组合区Z21的下拉区B1和上拉区C1上。
对于第一切割开口261两侧的传输栅极结构231和拉栅极结构232，传输栅极结构231位于第一组合区Z11的传输区A1上且拉栅极结构232位于第二组合区Z21的下拉区B1和上拉区C1上，或者，传输栅极结构231位于第二组合区Z21的传输区A1上且拉栅极结构232位于第一组合区Z11的下拉区B1和上拉区C1上。也就是说，对于部分第一切割开口261两侧的传输栅极结构231和拉栅极结构232，传输栅极结构231位于第一组合区Z11的传输区A1上且拉栅极结构232位于第二组合区Z21的下拉区B1和上拉区C1上，对于部分第一切割开口261两侧的传输栅极结构231和拉栅极结构232，传输栅极结构231位于第二组合区Z21的传输区A1上且拉栅极结构232位于第一组合区Z11的下拉区B1和上拉区C1上。
参考图13、图14和图15，图13为在图10基础上的示意图，图14为在图11基础上的示意图，图15为在图12基础上的示意图，在第一切割开口261中、以及掩膜开口251的侧壁和底部形成第一切割膜270。
形成第一切割膜270的工艺为沉积工艺，如原子层沉积工艺。
所述第一切割膜270的材料包括氮化硅、氧化铝、碳化硅或氮化铝。
第一切割膜270的材料和介质层240的材料不同。
第一切割膜270填充满第一切割开口261。
参考图16、图17和图18，图16为在图13基础上的示意图，图17为在图14基础上的示意图，图18为在图15基础上的示意图，回刻蚀第一切割膜270，形成第一切割层271和掩膜侧墙272。
所述掩膜侧墙272位于掩膜开口251的侧壁。
所述掩膜侧墙272的作用包括：在第二初始鳍部的延伸方向上，所述掩膜侧墙与第一切割层之间的最小距离等于零，这样在掩膜开口在暴露出第二初始鳍部212的两侧的介质层的同时，使掩膜侧墙将第二初始鳍部212背向上拉鳍切割区c11一侧的掩膜开口底部的介质层完全覆盖，避免对第二初始鳍部212背向上拉鳍切割区c11一侧的掩膜开口底部的介质层进行刻蚀。
第一切割层271位于第一切割开口261中，第一切割层271位于第二初始鳍部212的顶部表面，后续形成第二鳍部后，第一切割层271位于第二鳍部的顶部表面。
第一切割层271分别位于第一组合区Z11的传输栅极结构231和第二组合区Z21的拉栅极结构232之间、以及第二组合区Z21传输栅极结构231和第一组合区Z11的拉栅极结构232之间。
参考图19和图20，图19为在图16基础上的示意图，图20为在图17基础上的示意图，以第一切割层271和所述掩膜层250为掩膜，刻蚀去除掩膜开口251底部的介质层240和第二初始鳍部212，在第二初始鳍部212和介质层240中形成位于上拉鳍切割区c11上的第二切割开口262，第二切割开口262在第二初始鳍部212的延伸方向上切割第二初始鳍部212，使第二初始鳍部212形成位于第二切割开口262侧部的第二鳍部213。
第一切割层271位于第二鳍部213的顶部表面。
第二鳍部213分别位于第一组合区Z11的上拉区C1上以及第二组合区Z21的上拉区C1上，且第一组合区Z11的第二鳍部213在第二鳍部213的延伸方向上位于第二组合区Z21的上拉鳍切割区c11的侧部，第二组合区Z21的第二鳍部213在第二鳍部213的延伸方向上位于第一组合区Z11的上拉鳍切割区c11的侧部。
第一切割层271在拉栅极结构232的延伸方向上的尺寸为第二鳍部213顶部表面宽度的100％～110％。第一切割层271与第二鳍部213顶部表面的重叠区域的宽度等于第二鳍部213顶部表面的宽度，第一切割层271与第二鳍部213顶部表面的重叠区域的宽度指的是沿第二鳍部213宽度方向上的尺寸。
参考图21、图22和图23，图21为在图19基础上的示意图，图22为在图20基础上的示意图，图23为图21和图23对应的俯视图，且图21为沿图23中切割线N-M的剖面图，图22为沿图23中切割线N1-M1的剖面图，去除掩膜层250和掩膜侧墙272；去除掩膜层250和掩膜侧墙272之后，在第二切割开口262中形成第二切割层280。
第二切割层280的材料包括氮化硅、氧化铝、碳化硅、氮化铝或氧化硅。
第二切割层280的材料和介质层240的材料相同或者不同。
形成第二切割层280的方法包括：在第二切割开口262中、以及介质层240、第一切割层271、传输栅极结构231和拉栅极结构232上形成第二切割膜；平坦化所述第二切割膜直至暴露出介质层240的顶部表面，形成第二切割层280。
第二切割层280分别位于第一组合区Z11的上拉鳍切割区c11上和第二组合区Z21的上拉鳍切割区c11上。
相应的，本实施例还提供一种采用上述方法形成的SRAM存储器，请参考图21、图22和图23，包括：半导体衬底200，所述半导体衬底200包括存储单元区W，存储单元区W包括传输区A1、下拉区B1和上拉区C1，所述上拉区C1包括上拉鳍切割区c11；位于传输区A1和下拉区B1上的第一鳍部211；位于上拉区C1上的第二鳍部213，第二鳍部213在第二鳍部213的延伸方向上位于上拉鳍切割区c11的侧部；横跨第一鳍部211的传输栅极结构231，所述传输栅极结构231位于传输区A1上；位于下拉区B1和上拉区C1上的拉栅极结构232；沿传输栅极结构231的延伸方向位于传输栅极结构231和拉栅极结构232之间的第一切割层271，第一切割层271横跨第二鳍部213；位于上拉鳍切割区c11上的第二切割层280，第二切割层280与第一鳍部211沿第一鳍部211延伸方向的侧壁邻接，且第二切割层280与第一切割层271邻接。
各存储单元区W包括中心对称的第一组合区Z11和第二组合区Z21，第一组合区Z11和第二组合区Z21均包括传输区A1、下拉区B1和上拉区C1；第一鳍部211分别位于第一组合区Z11的传输区A1和下拉区B1上、以及第二组合区Z21的传输区A1和下拉区B1上；第二鳍部213分别位于第一组合区Z11的上拉区C1上和第二组合区Z21的上拉区C1上，且第一组合区Z11的第二鳍部213在第二鳍部213的延伸方向上位于第二组合区Z21的上拉鳍切割区c11的侧部，第二组合区Z21的第二鳍部213在第二鳍部213的延伸方向上位于第一组合区Z11的上拉鳍切割区c11的侧部；所述传输栅极结构231位于第一组合区Z11的传输区A1上以及第二组合区Z21的传输区A1上；所述拉栅极结构232位于第一组合区Z11的下拉区B1和上拉区C1上、以及第二组合区Z21的下拉区B1和上拉区C1上；第一切割层271分别位于第一组合区Z11的传输栅极结构231和第二组合区Z21的拉栅极结构232之间、以及第二组合区Z21传输栅极结构231和第一组合区Z11的拉栅极结构232之间；第二切割层280分别位于第一组合区Z11的上拉鳍切割区c11上和第二组合区Z21的上拉鳍切割区c11上。
第一切割层271的材料包括氮化硅、氧化铝、碳化硅或氮化铝。
第二切割层280的材料包括氮化硅、氧化铝、碳化硅、氮化铝或氧化硅。
在第二鳍部213的延伸方向上，第一切割层271与第二鳍部213的重叠区域的尺寸等于第一切割层271的尺寸。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种SRAM存储器的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括存储单元区，存储单元区包括传输区、下拉区和上拉区，所述上拉区包括上拉鳍切割区；
在传输区和下拉区上形成第一鳍部；
在上拉区上形成第二初始鳍部，第二初始鳍部延伸至上拉鳍切割区上；
形成横跨第一鳍部和第二初始鳍部的初始栅极结构，所述上拉鳍切割区位于初始栅极结构的侧部；
在半导体衬底、第一鳍部和第二初始鳍部上形成覆盖初始栅极结构侧壁的介质层；
在介质层和初始栅极结构上形成掩膜层，所述掩膜层中具有掩膜开口，所述掩膜开口位于上拉鳍切割区上且自第二初始鳍部的延伸方向上延伸至初始栅极结构上；
在掩膜开口底部的初始栅极结构中形成第一切割层，使初始栅极结构形成位于第一切割层两侧的传输栅极结构和拉栅极结构，所述传输栅极结构位于传输区上；
在掩膜开口底部的介质层和第二初始鳍部中形成位于上拉鳍切割区上的第二切割层，且使第二初始鳍部形成位于第二切割层侧部的第二鳍部，第一切割层位于第二鳍部的顶部表面。
2.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，各存储单元区包括中心对称的第一组合区和第二组合区，第一组合区和第二组合区均包括传输区、下拉区和上拉区；第一鳍部分别位于第一组合区的传输区和下拉区上、以及第二组合区的传输区和下拉区上；第二初始鳍部分别位于第一组合区的上拉区上、以及第二组合区的上拉区上，第一组合区的第二初始鳍部延伸至第二组合区的上拉鳍切割区上，第二组合区的第二初始鳍部延伸至第一组合区的上拉鳍切割区上；对于第一切割层两侧的传输栅极结构和拉栅极结构，传输栅极结构位于第一组合区的传输区上且拉栅极结构位于第二组合区的下拉区和上拉区上，或者，传输栅极结构位于第二组合区的传输区上且拉栅极结构位于第一组合区的下拉区和上拉区上；第二鳍部分别位于第一组合区的上拉区上以及第二组合区的上拉区上，且第一组合区的第二鳍部在第二鳍部的延伸方向上位于第二组合区的上拉鳍切割区的侧部，第二组合区的第二鳍部在第二鳍部的延伸方向上位于第一组合区的上拉鳍切割区的侧部。
3.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，形成第一切割层的方法包括：刻蚀去除掩膜开口底部的初始栅极结构，在初始栅极结构中形成第一切割开口，第一切割开口的底部暴露出第二初始鳍部的部分顶部表面，且使初始栅极结构形成位于第一切割开口两侧的传输栅极结构和拉栅极结构；在第一切割开口中形成第一切割层。
4.根据权利要求3所述的SRAM存储器的形成方法，其特征在于，还包括：
在形成第一切割层的过程中，在所述掩膜开口的侧壁形成掩膜侧墙，在第二初始鳍部的延伸方向上，所述掩膜侧墙与第一切割层之间的最小距离等于零。
5.根据权利要求4所述的SRAM存储器的形成方法，其特征在于，形成第一切割层和掩膜侧墙的方法包括：在第一切割开口中、以及掩膜开口的侧壁和底部形成第一切割膜；回刻蚀第一切割膜，形成第一切割层和掩膜侧墙。
6.根据权利要求5所述的SRAM存储器的形成方法，其特征在于，形成第一切割膜的工艺包括原子层沉积工艺。
7.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，所述第一切割层的材料包括氮化硅、氧化铝、碳化硅或氮化铝。
8.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，形成第二切割层后，形成第一切割层。
9.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，形成第一切割层后，形成第二切割层。
10.根据权利要求9所述的SRAM存储器的形成方法，其特征在于，形成第二切割层的方法包括：以所述第一切割层和所述掩膜层为掩膜，刻蚀掩膜开口底部的介质层和第二初始鳍部，在第二初始鳍部和介质层中形成位于上拉鳍切割区上的第二切割开口，第二切割开口在第二初始鳍部的延伸方向上切割第二初始鳍部，使第二初始鳍部形成位于第二切割开口侧部的第二鳍部；在第二切割开口中形成第二切割层。
11.根据权利要求10所述的SRAM存储器的形成方法，其特征在于，还包括：
形成第二切割开口之后，且在第二切割开口中形成第二切割层之前，去除所述掩膜层。
12.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，第二切割层的材料包括氮化硅、氧化铝、碳化硅、氮化铝或氧化硅。
13.根据权利要求1至12任意一项方法形成的SRAM存储器，其特征在于，包括：
半导体衬底，所述半导体衬底包括存储单元区，存储单元区包括传输区、下拉区和上拉区，所述上拉区包括上拉鳍切割区；
位于传输区和下拉区上的第一鳍部；
位于上拉区上的第二鳍部，第二鳍部在第二鳍部的延伸方向上位于上拉鳍切割区的侧部；
横跨第一鳍部的传输栅极结构，所述传输栅极结构位于传输区上；
位于下拉区和上拉区上的拉栅极结构；
沿传输栅极结构的延伸方向位于传输栅极结构和拉栅极结构之间的第一切割层，第一切割层横跨第二鳍部；
位于上拉鳍切割区上的第二切割层，第二切割层与第一鳍部沿第一鳍部延伸方向的侧壁邻接，且第二切割层与第一切割层邻接。
14.根据权利要求13所述的SRAM存储器，其特征在于，各存储单元区包括中心对称的第一组合区和第二组合区，第一组合区和第二组合区均包括传输区、下拉区和上拉区；第一鳍部分别位于第一组合区的传输区和下拉区上、以及第二组合区的传输区和下拉区上；第二鳍部分别位于第一组合区的上拉区上和第二组合区的上拉区上，且第一组合区的第二鳍部在第二鳍部的延伸方向上位于第二组合区的上拉鳍切割区的侧部，第二组合区的第二鳍部在第二鳍部的延伸方向上位于第一组合区的上拉鳍切割区的侧部；
所述传输栅极结构分别位于第一组合区的传输区上以及第二组合区的传输区上；所述拉栅极结构分别位于第一组合区的下拉区和上拉区上、以及第二组合区的下拉区和上拉区上；第一切割层分别位于第一组合区的传输栅极结构和第二组合区的拉栅极结构之间、以及第二组合区传输栅极结构和第一组合区的拉栅极结构之间；第二切割层分别位于第一组合区的上拉鳍切割区上和第二组合区的上拉鳍切割区上。
15.根据权利要求13所述的SRAM存储器，其特征在于，第一切割层的材料包括氮化硅、氧化铝、碳化硅或氮化铝。
16.根据权利要求13所述的SRAM存储器，其特征在于，第二切割层的材料包括氮化硅、氧化铝、碳化硅、氮化铝或氧化硅。
17.根据权利要求13所述的SRAM存储器，其特征在于，在第二鳍部的延伸方向上，第一切割层与第二鳍部的重叠区域的尺寸等于第一切割层的尺寸。
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