CN110581133B - 一种半导体结构及其形成方法、以及sram - Google Patents

Abstract

一种半导体结构及其形成方法、以及SRAM，所述方法包括：形成基底，基底包括衬底以及位于衬底上多个鳍部，衬底包括用于形成第一上拉晶体管的第一PMOS区以及用于形成第二上拉晶体管的第二PMOS区，位于第一PMOS区衬底上的鳍部为第一鳍部，位于第二PMOS区衬底上的鳍部为第二鳍部，位于第一PMOS区和第二PMOS区交界处衬底上的鳍部为第三鳍部；形成横跨第一鳍部的第一栅极结构以及横跨第二鳍部的第二栅极结构；在第一栅极结构两侧的第一鳍部内形成第一掺杂外延层，在第二栅极结构两侧的第二鳍部内形成第二掺杂外延层。本发明通过在第一鳍部与第二鳍部之间形成第三鳍部，避免了第一掺杂外延层和第二掺杂外延层发生桥接的问题。

Description

一种半导体结构及其形成方法、以及SRAM

技术领域

本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法、以及SRAM。

背景技术

静态随机存储器(Static Random Access Memory，SRAM)作为挥发性存储器中的一种，具有高速度、低功耗以及与标准工艺相兼容等优点，广泛应用于PC、智能卡、数码相机、多媒体播放器等领域。

现有技术的6T结构的SRAM单元通常包括存储单元和两个读写单元。其中存储单元包括两个上拉晶体管和两个下拉晶体管，两个上拉晶体管与字线相连，两个下拉晶体管与地线相连，存储单元有两个存储节点和两个打开节点，用于存储1或0信号；两个读写单元为两个传输晶体管，每个传输晶体管一端与存储单元的一个存储节点和一个打开节点相连，另一端与位线相连，用于对存储单元进行读写操作。

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

但是，现有技术形成的SRAM的电学性能仍有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法、以及SRAM，优化半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：形成基底，所述基底包括衬底以及位于所述衬底上多个分立的鳍部，所述衬底包括用于形成第一上拉晶体管的第一PMOS区、以及与所述第一PMOS区相邻且用于形成第二上拉晶体管的第二PMOS区，位于所述第一PMOS区衬底上的鳍部为第一鳍部，位于所述第二PMOS区衬底上的鳍部为第二鳍部，位于所述第一PMOS区与第二PMOS区交界处衬底上的鳍部为第三鳍部；形成横跨所述第一鳍部的第一栅极结构以及横跨所述第二鳍部的第二栅极结构，所述第一栅极结构覆盖所述第一鳍部的部分顶部表面和部分侧壁表面，所述第二栅极结构覆盖所述第二鳍部的部分顶部表面和部分侧壁表面；在所述第一栅极结构两侧的第一鳍部内形成第一掺杂外延层，在所述第二栅极结构两侧的第二鳍部内形成第二掺杂外延层。

相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底以及位于所述衬底上多个分立的鳍部，所述衬底包括形成有第一上拉晶体管的第一PMOS区、以及与所述第一PMOS区相邻且形成有第二上拉晶体管的第二PMOS区，位于所述第一PMOS区衬底上的鳍部为第一鳍部，位于所述第二PMOS区衬底上的鳍部为第二鳍部，位于所述第一PMOS区与所述第二PMOS区交界处衬底上的鳍部为第三鳍部；第一栅极结构横跨所述第一鳍部，第二栅极结构横跨所述第二鳍部，所述第一栅极结构覆盖所述第一鳍部的部分顶部表面和部分侧壁表面，所述第二栅极结构覆盖所述第二鳍部的部分顶部表面和部分侧壁表面；第一掺杂外延层，位于所述第一栅极结构两侧的第一鳍部内，第二掺杂外延层，位于所述第二栅极结构两侧的第二鳍部内。

相应的，本发明还提供一种SRAM，所述SRAM包括多个采用本发明所述半导体结构的形成方法形成的半导体结构。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明在第一栅极结构两侧的第一鳍部内形成第一掺杂外延层、在第二栅极结构两侧的第二鳍部内形成第二掺杂外延层之前，在所述第一PMOS区和第二PMOS区交界处衬底上形成第三鳍部；由于所述第三鳍部位于所述第一鳍部与第二鳍部之间，因此所述第三鳍部能够对所述第一掺杂外延层和第二掺杂外延层起到隔离作用，与第一鳍部和第二鳍部之间未形成有第三鳍部的方案相比，本发明能够降低所述第一掺杂外延层与所述第二掺杂外延层发生桥接的概率，从而优化半导体器件的电学性能。

本发明提供了一种半导体结构，所述半导体结构包括第一鳍部和第二鳍部，以及位于所述第一鳍部与第二鳍部之间的第三鳍部，还包括位于第一栅极结构两侧第一鳍部内的第一掺杂外延层、以及位于第二栅极结构两侧第二鳍部内的第二掺杂外延层；由于所述第三鳍部位于所述第一鳍部与第二鳍部之间，因此所述第三鳍部能够对所述第一掺杂外延层和第二掺杂外延层起到隔离作用，与第一鳍部和第二鳍部之间未设有第三鳍部的方案相比，本发明能够降低所述第一掺杂外延层与所述第二掺杂外延层发生桥接的概率，从而优化半导体器件的电学性能。

本发明还提供一种SRAM，所述SRAM包括第一鳍部、第二鳍部、以及位于所述第一鳍部与第二鳍部之间的第三鳍部，还包括位于第一栅极结构两侧第一鳍部内的第一掺杂外延层、以及位于第二栅极结构两侧第二鳍部内的第二掺杂外延层；由于所述第三鳍部位于所述第一鳍部与第二鳍部之间，因此所述第三鳍部能够对所述第一掺杂外延层和第二掺杂外延层起到隔离作用，与第一鳍部和第二鳍部之间未设有第三鳍部的方案相比，本发明能够降低所述第一掺杂外延层与所述第二掺杂外延层发生桥接的概率，从而优化了SRAM的电学性能。

附图说明

图1至图3是一种半导体结构的形成方法各步骤对应的结构示意图；

图4至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；

图16至图17是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图；

图18至图20是本发明半导体结构一实施例的结构示意图。

具体实施方式

由背景技术可知，半导体器件的电学性能仍有待提高。现结合一种半导体结构的形成方法分析其原因。

参考图1至图3，示出了一种半导体结构的形成方法各步骤对应的结构示意图，图1至图2是俯视图，图3是图2沿A1A2割线的剖视图。

参考图1，提供用于形成SRAM器件的基底(未标示)，所述基底包括衬底10以及位于所述衬底10上多个分立的鳍部(未标示)，所述衬底10包括用于形成第一上拉晶体管的第一PMOS区Ⅰ、以及与所述第一PMOS区Ⅰ相邻且用于形成第二上拉晶体管的第二PMOS区Ⅱ，所述衬底10还包括位于所述第一PMOS区Ⅰ远离第二PMOS区Ⅱ一侧的第一NMOS区Ⅲ、以及位于所述第二PMOS区Ⅱ远离所述第一PMOS区Ⅰ一侧的第二NMOS区Ⅳ，所述第一NMOS区Ⅲ用于形成第一传送门晶体管和第一下拉晶体管，所述第二NMOS区Ⅳ用于形成第二传送门晶体管和第二下拉晶体管；位于所述第一PMOS区Ⅰ衬底10上的鳍部为第一鳍部11，位于所述第二PMOS区Ⅱ衬底10上的鳍部为第二鳍部12，位于所述第一NMOS区Ⅲ衬底10上的鳍部为第三鳍部13，位于所述第二NMOS区Ⅳ衬底10上的鳍部为第四鳍部14。

结合参考图2和图3，在鳍部(未标示)露出的衬底10上形成隔离结构17(如图3所示)，所述隔离结构17覆盖所述鳍部的部分侧壁，且所述隔离结构17顶部低于所述鳍部顶部；形成横跨所述第一鳍部11的第一栅极结构15和横跨所述第二鳍部的12的第二栅极结构16；在所述第一栅极结构15两侧的第一鳍部11内形成第一掺杂外延层21，在所述第二栅极结构16两侧的第二鳍部12内形成第二掺杂外延层22。

所述第一掺杂外延层21和第二掺杂外延层22的材料通常为掺杂有P型离子的SiGe，且所述第一掺杂外延层21和第二掺杂外延层22通常是在同一工艺步骤中形成，但随着集成电路特征尺寸持续减小，所述第一鳍部11和所述第二鳍部12之间的距离L(如图1所示)也相应减小，从而容易导致所述第一掺杂外延层21和第二掺杂外延层22出现桥接(bridge)的问题。

传统的解决方案是通过不同工艺步骤分别形成所述第一掺杂外延层与第二掺杂外延层，即通过先后顺序两次生长所述第一掺杂外延层和第二掺杂外延层，由于增加了工序步骤，相应提高了制造成本，不利于生产制造；还有一种方案是对已经发生桥接的第一掺杂外延层和第二掺杂外延层进行刻蚀，使所述第一掺杂外延层和第二掺杂外延层中的任一个向相背的方向生长，但偏向一边生长的SiGe的应力中心和所对应鳍部的中心不在同一轴上，从而容易产生应力退化的风险；而且，为了避免对逻辑器件的电学性能产生不良影响，目前也难以通过减小掺杂外延层体积的方法来改善桥接问题。

为了解决所述技术问题，本发明在第一栅极结构两侧的第一鳍部内形成第一掺杂外延层、在第二栅极结构两侧的第二鳍部内形成第二掺杂外延层之前，在第一PMOS区和第二PMOS区交界处衬底上形成第三鳍部；由于所述第三鳍部位于所述第一鳍部与第二鳍部之间，因此所述第三鳍部能够对所述第一掺杂外延层和第二掺杂外延层起到隔离作用，与第一鳍部和第二鳍部之间未形成有第三鳍部的方案相比，本发明能够降低所述第一掺杂外延层与所述第二掺杂外延层发生桥接的概率，从而优化半导体器件的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图15是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。

结合参考图4和图5，图4为俯视图，图5为图4沿B1B2割线的剖视图，形成基底，所述基底包括衬底100以及位于所述衬底100上多个分立的鳍部(未标示)，所述衬底100包括用于形成第一上拉晶体管的第一PMOS区Ⅰ、以及与所述第一PMOS区Ⅰ相邻且用于形成第二上拉晶体管的第二PMOS区Ⅱ，位于所述第一PMOS区Ⅰ衬底100上的鳍部为第一鳍部101，位于所述第二PMOS区Ⅱ衬底100上的鳍部为第二鳍部102，位于所述第一PMOS区Ⅰ和第二PMOS区Ⅱ交界处衬底100上的鳍部为第三鳍部103。

所述衬底100用于为后续形成半导体结构提供工艺平台。具体地，所述半导体结构为SRAM。

本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底、玻璃基底或III-V族化合物衬底(例如氮化镓基底或砷化镓衬底等)。

所述第一鳍部101用于提供所形成第一上拉晶体管的沟道，所述第二鳍部102用于提供所形成第二上拉晶体管的沟道；所述第三鳍部103位于所述第一鳍部101和第二鳍部102之间，所述第三鳍部103用于隔离所述第一上拉晶体管和第二上拉晶体管的掺杂外延层。

本实施例中，所述鳍部的材料与所述衬底100的材料相同，所述鳍部的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。

需要说明的是，形成所述基底的步骤中，所述衬底100还包括：用于形成第一传送门晶体管和第一下拉晶体管的第一NMOS区Ⅲ，所述第一NMOS区Ⅲ位于所述第一PMOS区Ⅰ远离所述第二PMOS区Ⅱ的一侧；用于形成第二传送门晶体管和第二下拉晶体管的第二NMOS区Ⅳ，所述第二NMOS区Ⅳ位于所述第二PMOS区Ⅱ远离所述第一PMOS区Ⅰ的一侧。

本实施例中，为了更好的适应特征尺寸的减小，提高所述鳍部的形貌质量，通过多重图形化工艺形成所述衬底100和鳍部。具体地，所述多重图形化工艺为自对准双重图形化(Self-Aligned Double Patterned，SADP)工艺。

具体地，形成所述衬底100和鳍部的步骤包括：提供初始基底(图未示)；刻蚀所述初始基底，形成衬底100以及位于所述衬底100上多个等间距排布的初始鳍部(图未示)；去除位于所述第一NMOS区Ⅲ和第一PMOS区Ⅰ交界处、以及所述第二PMOS区Ⅱ和第二NMOS区Ⅳ交界处衬底100上的初始鳍部，保留所述第一NMOS区Ⅲ、第一PMOS区Ⅰ、第二PMOS区Ⅱ、第二NMOS区Ⅳ以及所述第一PMOS区Ⅰ和第二PMOS区Ⅱ交界处衬底100上的初始鳍部作为所述鳍部。

本实施例中，位于所述第一PMOS区Ⅰ衬底100上的鳍部为第一鳍部101，位于所述第二PMOS区Ⅱ衬底100上的鳍部为第二鳍部102，位于所述第一PMOS区Ⅰ和第二PMOS区Ⅱ交界处衬底100上的鳍部为第三鳍部103，位于所述第一NMOS区Ⅲ衬底100上的鳍部为第四鳍部104，位于所述第二NMOS区Ⅳ衬底100上的鳍部为第五鳍部105。

本实施例中，形成所述衬底100和鳍部后，沿所述鳍部的延伸方向，所述多个分立的鳍部长度相等，即所述第一鳍部101、第二鳍部102、第三鳍部103、第四鳍部104和第五鳍部105的长度均相等。

还需要说明的是，结合参考图6，形成所述衬底100和鳍部(未标示)后，还包括：在所述鳍部露出的衬底100上形成隔离结构202，所述隔离结构202覆盖所述鳍部的部分侧壁，且所述隔离结构202的顶部低于所述鳍部的顶部。

所述隔离结构202用于对相邻器件起到隔离作用。本实施例中，所述隔离结构202的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。

参考图7，图7是基于图6的俯视图，本实施例中，沿所述鳍部的延伸方向，所述鳍部具有相对的第一端(未标示)和第二端(未标示)；形成所述衬底100和所述多个分立的鳍部后，对所述第一鳍部101进行第一鳍切处理，刻蚀去除位于所述第一端一侧的第一长度L1的第一鳍部101；对所述第二鳍部102进行第二鳍切处理，刻蚀去除位于所述第二端一侧的第二长度L2的第二鳍部102。

其中，所述第一长度L1和第二长度L2根据实际工艺需求而定。

本实施例中，所述第一鳍切处理和第二鳍切处理所采用的工艺为干法刻蚀工艺。干法刻蚀工艺具有各向异性的刻蚀特性，从而有利于提高剩余第一鳍部101和第二鳍部102的形貌质量。

需要说明的是，为了减小所述第三鳍部103的对器件性能的影响，还刻蚀去除位于所述第一端一侧和第二端一侧的部分长度的第三鳍部103，从而减小所述第三鳍部103的长度，进而防止所述第三鳍部103用于形成器件。

本实施例中，为了简化工艺步骤，在所述第一鳍切处理的步骤中，刻蚀去除位于所述第一端一侧的第一长度L1的第三鳍部103，在所述第二鳍切处理的步骤中，刻蚀去除位于所述第二端一侧的第二长度L2的第三鳍部103。也就是说，在所述第一鳍切处理和第二鳍切处理后，所述第三鳍部103的第一端与所述第一鳍部的第一端齐平，且所述第三鳍部103露出位于所述第一端一侧第一长度L1的第二鳍部102，所述第三鳍部103的第二端与所述第二鳍部的第二端齐平，且所述第三鳍部103露出位于所述第二端一侧第二长度L2的第一鳍部101。

相应的，在所述第一鳍切处理和第二鳍切处理后，由于部分材料的第一鳍部101、第二鳍部102和第三鳍部103被去除，因此在所述隔离结构202内形成多个露出所述衬底100的第一沟槽203。

还需要说明的是，在所述第一鳍切处理和第二鳍切处理后，还可以对所述第三鳍部103进行第三鳍切处理，刻蚀去除位于所述第一端一侧的第三长度L3的第三鳍部103以及位于所述第二端一侧的第四长度L4的第三鳍部103。

通过所述第三鳍切处理，能够进一步减小所述第三鳍部103的长度，从而，减小所述第三鳍部103对后续栅极结构阻值的影响。相应的，在所述第三鳍切处理后，沿所述鳍部的延伸方向，位于所述第三鳍部103两端的第一沟槽203长度增大。

在其他实施例中，根据实际工艺需求，还可以不进行所述第三鳍切处理。

如无特别说明，后续工艺过程中提供的俯视图均为在图7基础上的示意图。

结合参考图8，为了后续制程的进行，还包括：在所述第一沟槽203(如图7所示)中填充第一隔离层204，所述第一隔离层204的顶部与所述隔离结构202的顶部齐平。

所述第一隔离层204的材料为绝缘材料。本实施例中，为了提供工艺兼容性，所述第一隔离层204的材料与所述隔离结构202的材料相同，所述隔离层204的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮化硅或氮氧化硅。

参考图9，形成横跨所述第一鳍部101的第一栅极结构111以及横跨所述第二鳍部102的第二栅极结构112，所述第一栅极结构111覆盖所述第一鳍部101的部分顶部表面和部分侧壁表面，所述第二栅极结构112覆盖所述第二鳍部102的部分顶部表面和部分侧壁表面。

本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metal gatelast)的工艺，因此所述第一栅极结构111和所述第二栅极结构112为伪栅结构(dummygate)，所述第一栅极结构111和第二栅极结构112为后续形成金属栅结构占据空间位置。

所述伪栅结构为单层结构或叠层结构。所述伪栅结构包括伪栅层；或者所述伪栅结构包括伪氧化层以及位于所述伪氧化层上的伪栅层。其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。

在其他实施例中，所述栅极结构还可以为金属栅结构，所述栅极结构包括栅介质层以及位于栅介质层表面的栅电极层，其中，所述栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。

本实施例中，为了简化工艺步骤、降低工艺难度，所述第一上拉晶体管和第一下拉晶体管共用同一根第一栅极结构111，所述第二上拉晶体管和第二下拉晶体管共用同一根第二栅极结构112。具体地，所述第一栅极结构111横跨所述第一鳍部101、第二鳍部102和第四鳍部104，所述第二栅极结构112横跨所述第一鳍部101、第二鳍部102和第五鳍部105。

结合参考图10至图12，图10是图9沿C1C2割线的剖视图，在所述第一栅极结构111(如图9所示)两侧的第一鳍部101内形成第一掺杂外延层131(如图12所示)，在所述第二栅极结构112(如图9所示)两侧的第二鳍部102内形成第二掺杂外延层132(如图12所示)。

本实施例中，所述第一掺杂外延层131和第二掺杂外延层132的材料相同，为了简化工艺步骤、降低工艺成本，在同一工艺步骤中形成所述第一掺杂外延层131和第二掺杂外延层132。

以下将结合附图，对形成所述第一掺杂外延层131和第二掺杂外延层132的步骤做详细说明。

参考图10，在所述第一鳍部101和第二鳍部102的顶部与侧壁上形成掩膜层201，所述掩膜层201还覆盖所述第三鳍部103的顶部和侧壁。

所述掩膜层201的作用包括：所述掩膜层201对所述第一鳍部101和第二鳍部102侧壁起到保护的作用，避免后续形成第一掺杂外延层131和第二掺杂外延层132时，在所述第一鳍部101和第二鳍部102的侧壁上进行外延生长工艺；所述掩膜层201还覆盖所述第三鳍部103的侧壁和顶部，不仅能避免在所述第三鳍部103的侧壁上进行外延生长工艺，还可以对后续形成的第一掺杂外延层131和第二掺杂外延层132起到隔离作用，避免所述第三鳍部103与所述第一掺杂外延层131和第二掺杂外延层132直接接触，从而防止所述第一掺杂外延层131和第二掺杂外延层132与所述第三鳍部103发生短接，进而避免影响器件的电学性能。

所述掩膜层201的材料可以为氮化硅、氧化硅、氮化硼或氮氧化硅。所述掩膜层201的材料与所述鳍部的材料不同，所述掩膜层201的材料与所述隔离结构202的材料也不相同。本实施例中，所述掩膜层201的材料为氮化硅。

形成所述掩膜层201的工艺可以为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。本实施例中，采用原子层沉积工艺形成所述掩膜层201，因此所述掩膜层201保形覆盖所述第一鳍部101、第二鳍部102、第三鳍部103、第四鳍部104(如图9所示)和第五鳍部105(如图9所示)的侧壁表面和顶部表面，所述掩膜层201还保形覆盖所述第一栅极结构111、第二栅极结构112、隔离结构202和第一隔离层204(如图9所示)。

需要说明的是，所述掩膜层201的厚度不宜过小，也不宜过大。如果所述掩膜层201的厚度过小，则容易降低所述掩膜层201对鳍部的保护效果；由于所述第一鳍部101和第二鳍部102之间形成有所述第三鳍部103，沿垂直于所述鳍部延伸方向，所述第一鳍部101和第三鳍部103的间距较小，所述第二鳍部102和第三鳍部103的间距也较小，如果所述掩膜层201的厚度过大，则占据较大体积空间，不仅会影响所述掩膜层201在相邻鳍部之间的形成质量，还容易影响后续第一掺杂外延层131和第二掺杂外延层132的体积，影响器件的电学性能。为此，本实施例中，所述掩膜层201的厚度为2纳米-3纳米。

如无特别说明，后续工艺过程中提供的剖视图均为在图10基础上的示意图。

参考图11，刻蚀位于所述第一栅极结构111(如图9所示)两侧第一鳍部101顶部以及所述第二栅极结构112(如图9所示)两侧第二鳍部102顶部的掩膜层201，暴露出所述第一栅极结构111两侧的第一鳍部101顶部以及所述第二栅极结构112两侧的第二鳍部102顶部，且还刻蚀部分厚度的第一鳍部101和第二鳍部102，在刻蚀后的第一鳍部101内形成第一凹槽121，在刻蚀后的第二鳍部102内形成第二凹槽122。

所述第一凹槽121和第二凹槽122为后续形成掺杂外延层提供空间位置。

需要说明的是，在刻蚀位于所述第一栅极结构111两侧第一鳍部101顶部以及所述第二栅极结构112两侧第二鳍部102顶部的掩膜层201之前，还在所述第三鳍部103上形成第一图形层205，所述第一图形层205覆盖所述第三鳍部103上的掩膜层201。所述第一图形层205起到保护所述第三鳍部103上掩膜层201的作用，所述第一图形层205还可以覆盖所述基底中不期望被刻蚀的区域。

本实施例中，所述第一图形层205的材料为光刻胶。

本实施例中，采用干法刻蚀工艺去除位于所述第一栅极结构111两侧第一鳍部101顶部以及第二栅极结构112两侧第二鳍部102顶部上的掩膜层201；其中，在刻蚀所述掩膜层201的工艺过程中，还刻蚀位于所述第一栅极结构111和第二栅极结构112顶部上、以及所述隔离结构202和第一隔离层204(如图9所示)上的掩膜层201；在所述第一栅极结构111两侧的第一鳍部101顶部和第二栅极结构112两侧的第二鳍部102顶部被暴露出来后，继续刻蚀所暴露出的部分厚度的所述第一鳍部101和第二鳍部102，以形成所述第一凹槽121和第二凹槽122。

还需要说明的是，后续步骤还包括在所述第一凹槽121和第二凹槽122内形成掺杂外延层(未标示)，增大所述掺杂外延层的体积有利于降低后续所形成金属硅化物与所述掺杂外延层的接触电阻。

因此本实施例中，为了增加后续掺杂外延层的体积，在刻蚀所述第一鳍部101和第二鳍部102的同时，还刻蚀位于所述第一鳍部101和第二鳍部102侧壁上的掩膜层201，使得形成所述第一凹槽121和第二凹槽122后，位于所述第一鳍部101和第二鳍部102侧壁上的掩膜层201与所述第一鳍部101和第二鳍部102顶部齐平。

本实施例中，形成所述第一凹槽121和第二凹槽122后，采用湿法去胶或灰化工艺去除所述第一图形层205。

此外，形成所述第一凹槽121和第二凹槽122后，所述形成方法还包括：对所述第一凹槽121和第二凹槽122进行清洗工艺。所述清洗工艺既用于去除所述第一凹槽121和第二凹槽122表面的杂质，还用于去除位于所述第一鳍部101和第二鳍部102表面的氧化层(图未示)，为后续在所述第一凹槽121和第二凹槽122内形成掺杂外延层提供良好的界面态。

所述清洗工艺采用的清洗溶液可以是氨水、双氧水和水的混合溶液(SC1溶液)以及稀释氢氟酸(DHF)的组合，也可以是臭氧水、SC1溶液和DHF的组合。

参考图12，在所述第一凹槽121(如图11所示)内形成第一掺杂外延层131，在所述第二凹槽122(如图11所示)内形成第二掺杂外延层132。

本实施例中，形成所述第一掺杂外延层131和第二掺杂外延层132的工艺为原位掺杂的选择性外延工艺。形成所述第一掺杂外延层131和第二掺杂外延层132的步骤包括：在所述第一凹槽121内形成第一外延层(图未示)，在所述第二凹槽122内形成第二外延层(图未示)，且在形成所述第一外延层和第二外延层的工艺过程中原位自掺杂P型离子，以形成所述第一掺杂外延层131和第二掺杂外延层132。

具体地，在同一工艺步骤中，形成所述第一掺杂外延层131与第二掺杂外延层132。

所述第一外延层和第二外延层中任一外延层的材料为Si或SiGe，所述P型离子可以为B、Ga或In，所述第一外延层和第二外延层用于分别为第一上拉晶体管和第二上拉晶体管的沟道区提供压应力作用，从而提高载流子迁移率。本实施例中，所述第一外延层和第二外延层的材料为Si，所述P型离子为Ge离子，因此所述第一掺杂外延层122和第二掺杂外延层132的材料为掺杂有Ge离子的Si，即所述第一掺杂外延层122和第二掺杂外延层132的材料为SiGe。

在其他实施例中，还可以在所述第一凹槽内形成第一外延层、在第二凹槽内形成第二外延层后，对所述第一外延层和第二外延层进行P型离子掺杂，以形成第一掺杂外延层和第二掺杂外延层。

需要说明的是，本实施例中，所述第一掺杂外延层131的顶部高于所述第一凹槽121的顶部，所述第二掺杂外延层132的顶部高于所述第二凹槽122的顶部，且由于选择性外延工艺的特性，高于所述第一凹槽121的第一掺杂外延层131侧壁表面具有向远离所述第一鳍部101方向突出的顶角，所述第二凹槽122的第二掺杂外延层132侧壁表面具有向远离所述第二鳍部102方向突出的顶角。在其他实施例中，所述第一掺杂外延层的顶部及所述第二掺杂外延层的顶部还可以分别与所述第一凹槽和所述第二凹槽顶部齐平。

此外，为了避免后续工艺对所述第一掺杂外延层131表面以及第二掺杂外扬层132表面造成工艺损伤，形成所述第一掺杂外延层131以及第二掺杂外延层132后，还包括：对所述第一掺杂外延层131表面以及第二掺杂外延层132表面进行氧化处理，在所述第一掺杂外延层131表面及第二掺杂外延层132表面形成氧化保护层(图未示)，所述氧化处理可以为干氧氧化、湿氧氧化或水汽氧化。

本实施例中，由于所述第三鳍部103位于所述第一鳍部101与第二鳍部102之间，因此与第一鳍部与第二鳍部之间没有保留第三鳍部的方案相比，本发明所述第三鳍部103能够对所述第一掺杂外延层131和第二掺杂外延层132起到隔离作用，从而降低所述第一掺杂外延层131与所述第二掺杂外延层132发生桥接的概率，进而优化半导体器件的电学性能。

结合参考图13至图15，在形成所述第一掺杂外延层131和第二掺杂外延层132之后，还包括：去除所述第三鳍部103。

具体地，参考图13，在所述第一栅极结构111(如图9所示)和第二栅极结构112(如图9所示)露出的衬底100上形成填充层206，所述填充层206覆盖所述第一栅极结构111和第二栅极结构112的顶部。

所述填充层206用于为后续形成第二图形层提供平坦面，从而提高工艺可操作性，并提高所述第二图形层的形貌质量和图形尺寸精度。

所述填充层206的材料可以为底部抗反射涂层(Bottom Anti-ReflectiveCoating，BARC)材料、介电抗反射涂层(Dielectic Anti-Reflective Coating，DARC)材料、深紫外光吸收氧化层(Deep UV Light Absorbing Oxide，DUO)材料、有机介电层(OrganicDielectric Layer，ODL)材料、先进图膜(Advanced Patterning Film，APF)材料、无定形碳或无定形硅。

本实施例中，所述填充层206还覆盖所述隔离结构202，且所述填充层206的顶部高于所述第一掺杂外延层131和第二掺杂外延层132的顶部。

参考图14，图14是基于图13的俯视图，仅示意隔离结构、栅极结构、鳍部、以及第二沟槽，刻蚀位于所述第三鳍部103上方的填充层206(图13所示)，露出所述第三鳍部103(图13所示)；刻蚀去除所述填充层206露出的所述第三鳍部103；去除所述第三鳍部103后，去除剩余所述填充层206。

具体地，形成所述填充层206后，在所述填充层206上形成第二图形层(图未示)，所述第二图形层露出所述第一PMOS区Ⅰ和第二PMOS区Ⅱ交界处上的填充层206；以所述第二图形层作为刻蚀掩膜，依次刻蚀所述填充层206和第三鳍部103，还刻蚀去除所述第三鳍部103上表面和侧壁表面的掩膜层201，以及隔离结构202上的掩膜层201，在所述第一区域和第二区域交界处的隔离结构202内形成第二沟槽207。

本实施例中，所述第二图形层的材料为光刻胶。形成所述第二沟槽207后，采用湿法去胶或灰化工艺去除所述第二图形层。

本实施例中，形成所述第二沟槽207后，采用干法刻蚀工艺或湿法刻蚀工艺，或者，采用灰化工艺，去除剩余所述填充层206。

参考图15，本实施例中，在去除所述填充206(如图13所示)后，在第二沟槽207(图14所示)内形成第二隔离层208，所述第二隔离层208顶部与所述隔离结构202顶部齐平。

所述第二隔离层208的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，为了提高工艺兼容性，所述第二隔离层208的材料与所述隔离结构202的材料相同，所述第二隔离层208的材料为氧化硅。

在其他实施例中，还可以在单扩散隔离结构(Single diffusion break，SDB)的形成工艺过程中去除所述第三鳍部。具体地，去除所述第三鳍部的步骤包括：在所述第一栅极结构和第二栅极结构露出的衬底上形成第一介质层，所述第一介质层露出所述第一栅极结构和第二栅极结构的顶部；依次刻蚀位于所述第三鳍部顶部的第一介质层、以及所述第一PMOS区和第二PMOS区交界处的部分厚度基底，使所述第一介质层与所述第一PMOS区和第二PMOS区交界处的剩余基底围成沟槽；在所述沟槽内形成第二介质层，所述第二介质层用于作为单扩散隔离结构。

所述第一介质层和第二介质层的材料均为氧化硅。在其他实施例中，所述第一介质层和第二介质层中任一层的材料还可以为氮化硅或氮氧化硅。

通过在单扩散隔离结构的工艺过程中去除所述第三鳍部，有利于简化形成所述半导体结构的工艺制程，且有利于降低工艺成本。

图16和图17是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。

本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：在不同工艺步骤中，分别刻蚀所述第一鳍部301、第二鳍部302和第三鳍部303。

具体地，结合参考图16和图17(仅示意出了衬底和鳍部)，形成衬底300以及位于所述衬底300上多个分立的鳍部后，对第一鳍部301进行第一鳍切处理，刻蚀去除位于第一端一侧的第一长度L11(如图16所示)的第一鳍部301；对第二鳍部302进行第二鳍切处理，刻蚀去除位于第二端一侧的第二长度L12(如图16所示)的第二鳍部302；对第三鳍部303进行第三鳍切处理，刻蚀去除位于第一端一侧的第三长度L13(如图17所示)的第三鳍部303以及位于所述第二端一侧的第四长度L14(如图17所示)的第三鳍部303。

通过单独采用第三鳍切处理，在减小所述第三鳍部303长度的同时，能灵活控制所述第三鳍部303的去除量，即所述第三鳍部303的去除量不会受到所述第一鳍切处理和第二鳍切处理的限制。

本实施例中，为了提高器件性能的均一性，所述第三长度L13等于所述第四长度L14。

本实施例中，所述第一鳍切处理、第二鳍切处理和第三鳍切处理所采用的工艺均为干法刻蚀工艺。干法刻蚀工艺具有各向异性的刻蚀特性，从而有利于提高剩余第一鳍部301、第二鳍部302和第三鳍部303的形貌质量。

需要说明的是，后续形成的第一栅极结构会横跨所述第一鳍部301并延伸至所述第二鳍部302，后续形成的第二栅极结构会横跨所述第二鳍部302并延伸至所述第一鳍部301，为了减小所述第三鳍部303对所述第一栅极结构阻值和第二栅极结构阻值的影响，在所述第三鳍切的过程中，可以增加对所述第三鳍部303的去除量。也就是说，本实施例中，所述第三长度L13大于所述第一长度L11，且所述第四长度L14大于所述第二长度L12；相应的，在所述第一鳍切处理、第二鳍切处理和第三鳍切处理后，所述第三鳍部303露出位于所述第一端一侧部分长度的第一鳍部301，还露出位于所述第二端一侧部分长度的第二鳍部302。

在其他实施例中，也可以为：所述第三长度等于所述第一长度，且所第四长度等于所述第二长度。

需要说明的是，当所述第三长度L13大于所述第一长度L11，且所述第四长度L14大于所述第二长度L12时，所述第三长度L13和第四长度L14越大，对所述第一栅极结构和第二栅极结构阻值的影响越小。但是，如果所述第三长度L13和第四长度L14过大，则容易导致剩余第三鳍部303的长度过小，剩余第三鳍部303不足以对后续第一掺杂外延层和第二掺杂外延层起到隔离作用，所述第一掺杂外延层和第二掺杂外延层发生桥接的概率变高。

为此，本实施例中，当所述第三长度大于所述第一长度，且所述第四长度大于所述第二长度时，所述第三长度与所述第一长度的比值1至10，所述第四长度与所述第二长度的比值为1至10。

还需要说明的是，对所述第一鳍切处理、第二鳍切处理和第三鳍切处理之前的步骤、以及所述第一鳍切处理、第二鳍切处理和第三鳍切处理之后的步骤的具体描述，可参考前述实施例中的相应描述，本实施例不再赘述。

相应的，本发明还提供一种半导体结构。结合参考图18至图20，示出了本发明半导体结构一实施例的结构示意图，其中图18和图19为所述半导体结构的俯视图，图18仅示意出衬底和鳍部，图19仅示意出了衬底、鳍部和栅极结构，图20为图19沿D1D2割线的剖视图，所述半导体结构包括：

基底，所述基底包括衬底500以及位于所述衬底500上多个分立的鳍部(未标示)，所述衬底500包括形成有第一上拉晶体管(图未示)的第一PMOS区Ⅰ、以及与所述第一PMOS区Ⅰ相邻且形成有第二上拉晶体管(图未示)的第二PMOS区Ⅱ，位于所述第一PMOS区Ⅰ衬底500上的鳍部为第一鳍部501，位于所述第二PMOS区Ⅱ衬底500上的鳍部为第二鳍部502，位于所述第一PMOS区Ⅰ和第二PMOS区Ⅱ交界处衬底500上的鳍部为第三鳍部503；横跨所述第一鳍部501的第一栅极结构511，所述第一栅极结构511覆盖所述第一鳍部501的部分顶部表面和部分侧壁表面；横跨所述第二鳍部502的第二栅极结构512，所述第二栅极结构512覆盖所述第二鳍部502的部分顶部表面和部分侧壁表面；第一掺杂外延层531，位于所述第一栅极结构511两侧的第一鳍部501内；第二掺杂外延层532，位于所述第二栅极结构512两侧的第二鳍部502内。

本实施例中，所述衬底500为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底、绝缘体上的锗衬底、玻璃基底或III-V族化合物衬底(例如氮化镓基底或砷化镓衬底等)。

所述鳍部的材料与所述衬底500的材料相同。本实施例中，所述鳍部的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。

本实施例中，所述半导体结构为SRAM，因此所述衬底500还包括：形成有第一传送门晶体管(图未示)和第一下拉晶体管(图未示)的第一NMOS区Ⅲ(如图18或19所示)，所述第一NMOS区Ⅲ位于所述第一PMOS区Ⅰ远离所述第二PMOS区Ⅱ的一侧；形成有第二传送门晶体管(图未示)和第二下拉晶体管(图未示)的第二NMOS区Ⅳ(如图18或19所示)，所述第二NMOS区Ⅳ位于所述第二PMOS区Ⅱ远离所述第一PMOS区Ⅰ的一侧。

具体地，如图19所示，位于所述第一PMOS区Ⅰ衬底500上的鳍部为第一鳍部501，位于所述第二PMOS区Ⅱ衬底500上的鳍部为第二鳍部502，位于所述第一PMOS区Ⅰ和第二PMOS区Ⅱ交界处衬底500上的鳍部为第三鳍部503，位于所述第一NMOS区Ⅲ衬底500上的鳍部为第四鳍部504，位于所述第二NMOS区Ⅳ衬底500上的鳍部为第五鳍部505。

本实施例中，沿所述鳍部的延伸方向，所述鳍部具有相对的第一端(未标示)与第二端(未标示)；所述第三鳍部503露出位于所述第一端一侧第一长度L21(如图18所示)的第一鳍部501以及第二长度L22(如图18所示)的第二鳍部502，所述第三鳍部503还露出位于所述第二端一侧第三长度L23(如图18所示)的第一鳍部501以及第四长度L24(如图18所示)的第二鳍部502，所述第一长度L21小于所述第二长度L22，且所述第三长度L23大于所述第四长度L24。

具体地，沿所述鳍部的延伸方向，所述第三鳍部503位于所述第一栅极结构511和第二栅极结构512之间的衬底500上。沿所述鳍部的延伸方向，所述第三鳍部503的长度较小，从而有利于减小所述第三鳍部503对第一栅极结构511阻值和第二栅极结构512阻值的影响。

在其他实施例中，所述第三鳍部的第一端与所述第一鳍部的第一端齐平，且所述第三鳍部露出位于所述第一端一侧部分长度的第二鳍部，所述第三鳍部的第二端与所述第二鳍部的第二端齐平，且所述第三鳍部露出位于所述第二端一侧部分长度的第一鳍部。

需要说明的是，所述半导体结构还包括：隔离结构506(如图20所示)，位于所述鳍部露出的衬底500上，所述隔离结构506覆盖所述鳍部的部分侧壁，且所述隔离结构506的顶部低于所述鳍部的顶部。

所述隔离结构506用于对相邻器件起到隔离作用。本实施例中，所述隔离结构506的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。

本实施例中，所述第一上拉晶体管和第一下拉晶体管共用同一根第一栅极结构511，所述第二上拉晶体管和第二下拉晶体管共用同一根第二栅极结构512，因此，所述第一栅极结构511横跨所述第一鳍部501、第二鳍部502和第四鳍部504，且覆盖所述第一鳍部501、第二鳍部502以及第四鳍部504的部分顶部表面和部分侧壁表面，所述第二栅极结构512横跨所述第一鳍部501、第二鳍部502和第五鳍部505，且覆盖所述第一鳍部501、第二鳍部502以及第五鳍部505的部分顶部表面和部分侧壁表面。

所述第一栅极结构511和第二栅极结构512包括栅介质层(图未示)以及位于栅介质层表面的栅电极层(图未示)，其中，所述栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。

所述第一掺杂外延层531和第二掺杂外延层532的材料为掺杂有P型离子的Si或SiGe。本实施例中，所述第一外延层(图未示)和第二外延层(图未示)的材料为Si，所述P型离子为Ge离子，因此所述第一掺杂外延层531和第二掺杂外延层532为掺杂有Ge离子的Si，即所述第一掺杂外延层531和第二掺杂外延层532的材料为SiGe。

本实施例中，由于所述第三鳍部503位于所述第一鳍部501与第二鳍部502之间，因此所述第三鳍部503能够对所述第一掺杂外延层531与所述第二掺杂外延层532起到隔离作用，与第一鳍部和第二鳍部之间未设有第三鳍部的方案相比，能够降低所述第一掺杂外延层531与所述第二掺杂外延层532发生桥接的概率，从而优化半导体器件的电学性能。

本实施例中，所述半导体结构还包括：掩膜层601，位于所述第一掺杂外延层531露出的第一鳍部501顶部和侧壁上以及所述第二掺杂外延层532露出的第二鳍部502顶部和侧壁上，所述掩膜层601还位于所述第三鳍部503的顶部和侧壁上。

所述掩膜层601的作用包括：所述掩膜层601对所述第一鳍部501和第二鳍部502侧壁起到保护的作用，避免在所述第一掺杂外延层531和第二掺杂外延层532的形成过程中，在所述第一鳍部501和第二鳍部502的侧壁上进行外延生长工艺；所述掩膜层601还覆盖所述第三鳍部503的侧壁和顶部，不仅避免在所述第三鳍部503的侧壁上进行外延生长工艺，还可以对所述第一掺杂外延层531和第二掺杂外延层532起到隔离作用，避免所述第三鳍部503与所述第一掺杂外延层531和第二掺杂外延层532直接接触，从而防止所述第一掺杂外延层531和第二掺杂外延层532与所述第三鳍部503发生短接，进而避免影响器件的电学性能。

所述掩膜层601的材料可以为氮化硅、氧化硅、氮化硼或氮氧化硅。本实施例中，所述掩膜层601的材料为氮化硅。

需要说明的是，所述掩膜层601的厚度不宜过小，也不宜过大。如果所述掩膜层601的厚度过小，则容易降低所述掩膜层201对鳍部的保护效果；由于所述第三鳍部503位于所述第一鳍部501和第二鳍部502之间，沿垂直于所述鳍部延伸方向，所述第一鳍部501和第三鳍部503的间距较小，所述第二鳍部502和第三鳍部503的间距也较小，如果所述掩膜层601的厚度过大，则占据较大体积空间，不仅会影响所述掩膜层601在相邻鳍部之间的形成质量，还容易影响第一掺杂外延层531和第二掺杂外延层532的体积，从而影响器件的电学性能。为此，本实施例中，所述掩膜层601的厚度为2纳米-3纳米。

继续参考图18至图20，相应的，本发明还提供一种SRAM，所述SRAM包括多个通过前述方法形成的半导体结构。

对所述半导体结构的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。

由于所述SRAM中，第三鳍部位于所述第一鳍部与第二鳍部之间，因此与第一鳍部和第二鳍部之间未设有第三鳍部的方案相比，所述第三鳍部能够对第一掺杂外延层和第二掺杂外延层起到隔离作用，避免出现所述第一掺杂外延层与所述第二掺杂外延层发生桥接的问题，从而优化了SRAM的电学性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：

形成基底，所述基底包括衬底以及位于所述衬底上多个分立的鳍部，所述多个分立的鳍部长度相等，且所述鳍部具有相对的第一端和第二端，所述衬底包括用于形成第一上拉晶体管的第一PMOS区、以及与所述第一PMOS区相邻且用于形成第二上拉晶体管的第二PMOS区，位于所述第一PMOS区衬底上的鳍部为第一鳍部，位于所述第二PMOS区衬底上的鳍部为第二鳍部，位于所述第一PMOS区和第二PMOS区交界处衬底上的鳍部为第三鳍部；

形成横跨所述第一鳍部的第一栅极结构以及横跨所述第二鳍部的第二栅极结构，所述第一栅极结构覆盖所述第一鳍部的部分顶部表面和部分侧壁表面，所述第二栅极结构覆盖所述第二鳍部的部分顶部表面和部分侧壁表面；

在所述第一栅极结构两侧的第一鳍部内形成第一掺杂外延层，在所述第二栅极结构两侧的第二鳍部内形成第二掺杂外延层；

形成所述第一掺杂外延层和第二掺杂外延层后，去除所述第三鳍部；

在形成基底后，形成第一栅极结构和第二栅极结构之前，所述形成方法还包括：去除位于所述第一端一侧的部分长度的第三鳍部，以及去除位于所述第二端一侧的部分长度的第三鳍部，以使所述第三鳍部沿所述鳍部的延伸方向，位于所述第一栅极结构和第二栅极结构之间。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述基底后，形成所述第一栅极结构和第二栅极结构之前，还包括：对所述第一鳍部进行第一鳍切处理，刻蚀去除位于所述第一端一侧的第一长度的第一鳍部；对所述第二鳍部进行第二鳍切处理，刻蚀去除位于所述第二端一侧的第二长度的第二鳍部。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述第一鳍切处理的步骤中，刻蚀去除位于所述第一端一侧的第一长度的第三鳍部；

在所述第二鳍切处理的步骤中，刻蚀去除位于所述第二端一侧的第二长度的第三鳍部。

4.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述基底后，形成所述第一栅极结构和第二栅极结构之前，还包括：对所述第三鳍部进行第三鳍切处理，刻蚀去除位于所述第一端一侧的第三长度的第三鳍部以及位于所述第二端一侧的第四长度的第三鳍部。

5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第三长度等于所述第一长度，且所述第四长度等于所述第二长度；或者，

所述第三长度大于所述第一长度，且所述第四长度大于所述第二长度。

6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第三长度与所述第一长度的比值为1至10，所述第四长度与所述第二长度的比值为1至10。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一掺杂外延层和第二掺杂外延层的步骤包括：在所述第一鳍部和第二鳍部的顶部与侧壁上形成掩膜层，所述掩膜层还覆盖所述第三鳍部的顶部和侧壁；

刻蚀位于所述第一栅极结构两侧第一鳍部顶部以及所述第二栅极结构两侧第二鳍部顶部的掩膜层，暴露出所述第一栅极结构两侧的第一鳍部顶部以及所述第二栅极结构两侧的第二鳍部顶部，且还刻蚀部分厚度的第一鳍部和第二鳍部，在刻蚀后的第一鳍部内形成第一凹槽，在刻蚀后的第二鳍部内形成第二凹槽；

在所述第一凹槽内形成第一掺杂外延层，在所述第二凹槽内形成第二掺杂外延层。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料为氮化硅、氧化硅、氮化硼或氮氧化硅。

9.如权利要求7所述的半导体结构的形成方法，其特征在于，在所述第一鳍部和第二鳍部的顶部与侧壁上形成掩膜层的步骤中，所述掩膜层的厚度为2纳米-3纳米。

10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一掺杂外延层和第二掺杂外延层之后，还包括：在所述第一栅极结构和第二栅极结构露出的衬底上形成第一介质层，所述第一介质层露出所述第一栅极结构和第二栅极结构的顶部；

依次刻蚀位于所述第三鳍部顶部的第一介质层、以及所述第一PMOS区和第二PMOS区交界处的部分厚度基底，使所述第一介质层与所述第一PMOS区和第二PMOS区交界处的剩余基底围成沟槽；

在所述沟槽内形成第二介质层，所述第二介质层用于作为单扩散隔离结构。

11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一掺杂外延层和第二掺杂外延层之后，还包括：在所述第一栅极结构和第二栅极结构露出的衬底上形成填充层，所述填充层覆盖所述第一栅极结构和第二栅极结构顶部；

刻蚀位于所述第三鳍部上方的填充层，露出所述第三鳍部；

刻蚀去除所述填充层露出的所述第三鳍部；

去除所述填充层。

12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述基底的步骤中，所述衬底还包括：用于形成第一传送门晶体管和第一下拉晶体管的第一NMOS区，所述第一NMOS区位于所述第一PMOS区远离所述第二PMOS区的一侧；用于形成第二传送门晶体管和第二下拉晶体管的第二NMOS区，所述第二NMOS区位于所述第二PMOS区远离所述第一PMOS区的一侧；形成所述衬底和鳍部的步骤包括：提供初始基底；刻蚀所述初始基底，形成衬底以及位于所述衬底上多个等间距排布的初始鳍部；去除位于所述第一NMOS区和第一PMOS区交界处、以及所述第二PMOS区和第二NMOS区交界处衬底上的初始鳍部，保留所述第一NMOS区、第一PMOS区、第二PMOS区、第二NMOS区以及所述第一PMOS区和第二PMOS区交界处衬底上的初始鳍部作为所述鳍部。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述基底的步骤中，位于所述第一NMOS区衬底上的鳍部为第四鳍部，位于所述第二NMOS区衬底上的鳍部为第五鳍部；

形成所述第一栅极结构和第二栅极结构的步骤中，所述第一栅极结构横跨所述第一鳍部、第二鳍部和第四鳍部，所述第二栅极结构横跨所述第一鳍部、第二鳍部和第五鳍部。

14.一种半导体结构，其特征在于，包括：

基底，所述基底包括衬底以及位于所述衬底上多个分立的鳍部，沿所述鳍部的延伸方向，所述鳍部具有相对的第一端与第二端，所述衬底包括形成有第一上拉晶体管的第一PMOS区、以及与所述第一PMOS区相邻且形成有第二上拉晶体管的第二PMOS区，位于所述第一PMOS区衬底上的鳍部为第一鳍部，位于所述第二PMOS区衬底上的鳍部为第二鳍部；

横跨所述第一鳍部的第一栅极结构，所述第一栅极结构覆盖所述第一鳍部的部分顶部表面和部分侧壁表面；

横跨所述第二鳍部的第二栅极结构，所述第二栅极结构覆盖所述第二鳍部的部分顶部表面和部分侧壁表面；

第一掺杂外延层，位于所述第一栅极结构两侧的第一鳍部内；

第二掺杂外延层，位于所述第二栅极结构两侧的第二鳍部内；

所述半导体结构还包括：位于所述第一PMOS区和第二PMOS区交界处衬底上的鳍部为第三鳍部；所述第三鳍部沿所述鳍部的延伸方向，在第一端和第二端均露出所述第一鳍部和第二鳍部，用于使所述第三鳍部位于所述第一栅极结构和第二栅极结构之间。

15.如权利要求14所述的半导体结构，其特征在于，

所述第三鳍部露出位于所述第一端一侧第一长度的第一鳍部以及第二长度的第二鳍部，所述第三鳍部还露出位于所述第二端一侧第三长度的第一鳍部以及第四长度的第二鳍部，所述第一长度小于所述第二长度，且所述第三长度大于所述第四长度。

16.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：掩膜层，位于所述第一掺杂外延层露出的第一鳍部顶部和侧壁上以及所述第二掺杂外延层露出的第二鳍部顶部和侧壁上，所述掩膜层还位于所述第三鳍部的顶部和侧壁上。

17.如权利要求16所述的半导体结构，其特征在于，所述掩膜层的厚度为2纳米-3纳米。

18.如权利要求14所述的半导体结构，其特征在于，所述衬底还包括：形成有第一传送门晶体管和第一下拉晶体管的第一NMOS区，所述第一NMOS区位于所述第一PMOS区远离所述第二PMOS区的一侧；形成有第二传送门晶体管和第二下拉晶体管的第二NMOS区，所述第二NMOS区位于所述第二PMOS区远离所述第一PMOS区的一侧；位于所述第一NMOS区衬底上的鳍部为第四鳍部，位于所述第二NMOS区衬底上的鳍部为第五鳍部；所述第一栅极结构横跨所述第一鳍部、第二鳍部和第四鳍部，所述第二栅极结构横跨所述第一鳍部、第二鳍部和第五鳍部。

19.一种SRAM，其特征在于，包括多个采用如权利要求1至13任一项权利要求所述方法形成的半导体结构。

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