CN115602699A - 半导体结构及其形成方法、以及掩膜版版图 - Google Patents

半导体结构及其形成方法、以及掩膜版版图 Download PDF

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Abstract

一种半导体结构及其形成方法、以及掩膜版版图，形成方法包括：提供基底，包括衬底以及凸立于衬底的多个鳍部，鳍部沿第一方向延伸且沿第二方向平行排列，衬底包括多个存储单元区，存储单元区包括传输门晶体管区、下拉晶体管区和上拉晶体管区，在存储单元区中，衬底上形成有伪栅结构，伪栅结构覆盖鳍部的部分顶部和部分侧壁；在上拉晶体管区中，去除与传输门晶体管区相邻的鳍部上的伪栅结构，形成隔断开口，隔断开口露出与传输门晶体管区相邻的鳍部的顶部；在隔断开口中形成隔断结构。后续形成栅极结构，传输门晶体管区的栅极结构由传输门晶体管区的鳍部延伸至隔断结构的长度较大，有利于降低形成传输门晶体管区对应的栅极结构的工艺难度。

Description

半导体结构及其形成方法、以及掩膜版版图
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法、以及掩膜版版图。
背景技术
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小、以及半导体器件高度集成化的发展，金属氧化物半导体(MOS)器件的关键尺寸也不断缩小，栅极长度和栅极间距也随之缩小至更小的尺寸，相应地，半导体器件的制作工艺也在不断的改进中，以满足人们对器件性能的要求。
目前形成栅极结构的工艺中，通常采用栅极切断(Gate Cut)技术对条状栅极进行切断，切断后的栅极与不同的晶体管相对应，可以提高晶体管的集成度。此外，多个栅极沿着延伸方向排列成一列时，通过采用栅极切断技术，能够高精度地缩小栅极切断后，断开的栅极间的对接方向的间距(Gate Cut CD)。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法、以及掩膜版版图，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，包括衬底以及凸立于所述衬底的多个鳍部，所述鳍部沿第一方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向，所述衬底包括多个存储单元区，所述存储单元区包括传输门晶体管区、下拉晶体管区和上拉晶体管区，所述基底还包括隔离层，位于所述衬底上并覆盖所述鳍部的部分侧壁；栅极结构，位于所述基底上且沿所述第二方向横跨所述多个鳍部，所述栅极结构包括覆盖所述鳍部的部分侧壁和部分顶部的栅介质层、以及位于所述栅介质层上的栅电极层；隔断结构，位于所述上拉晶体管区中，且所述隔断结构位于所述传输门晶体管区相邻的所述鳍部的顶部，所述隔断结构贯穿所述栅极结构，并在所述第二方向上将所述栅极结构进行分割。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及凸立于所述衬底的多个鳍部，所述鳍部沿第一方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向，所述衬底包括多个存储单元区，所述存储单元区包括传输门晶体管区、下拉晶体管区和上拉晶体管区，在所述存储单元区中，所述衬底上形成有伪栅结构，所述伪栅结构横跨所述鳍部，并覆盖所述鳍部的部分顶部和部分侧壁；在所述上拉晶体管区中，去除与所述传输门晶体管区相邻的所述鳍部上的伪栅结构，形成隔断开口，所述隔断开口露出与所述传输门晶体管区相邻的所述鳍部的顶部，所述隔断开口用于在第二方向上分割所述伪栅结构；在所述隔断开口中形成隔断结构。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构中，隔断结构位于上拉晶体管区，且位于与所述传输门晶体管区相邻的所述鳍部的顶部，，相比于隔断结构形成于传输门晶体管区的鳍部和相邻上拉晶体管区的鳍部之间的方案，本发明实施例中，通过使隔断结构位于上拉晶体管区的鳍部顶部，使得所述传输门晶体管区的栅极结构可以沿所述第二方向向相邻上拉晶体管区一侧延伸，则沿所述第二方向，所述传输门晶体管区的栅极结构由所述传输门晶体管区的鳍部延伸至隔断结构的长度较大，从而有利于降低形成所述传输门晶体管区对应的栅极结构的工艺难度，使得形成的所述栅极结构质量较高，进而有利于提高所述半导体结构的性能。
本发明实施例提供的形成方法中，在所述上拉晶体管区中，去除与所述传输门晶体管区相邻的所述鳍部上的伪栅结构，形成隔断开口，所述隔断开口露出与所述传输门晶体管区相邻的所述鳍部的顶部，在所述隔断开口中形成隔断结构；相比于隔断开口形成于传输门晶体管区的鳍部和相邻上拉晶体管区的鳍部之间的方案，本发明实施例中，通过使隔断结构位于上拉晶体管区的鳍部顶部，后续去除伪栅结构形成栅极结构时，使得所述传输门晶体管区的栅极结构可以沿所述第二方向向相邻上拉晶体管区一侧延伸，则沿所述第二方向，所述传输门晶体管区的栅极结构由所述传输门晶体管区的鳍部延伸至隔断结构的长度较大，从而有利于降低形成所述传输门晶体管区对应的栅极结构的工艺难度，使得形成的所述栅极结构质量较高，进而有利于提高所述半导体结构的性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图7是本发明半导体结构一实施例的结构示意图；
图8至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图21和图22是本发明掩膜版版图一实施例的示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，图1(a)为半导体结构的电路结构示意图，图1(b)为与图1(a)相对应的半导体结构中鳍部和伪栅结构的俯视图，所述半导体结构为SRAM单元器件。
如图1(b)所示，所述SRAM单元器件包括传输门晶体管区10G、下拉晶体管区10D和上拉晶体管区10U。具体地，所述传输门晶体管区10G用于形成传输门晶体管，所述下拉晶体管区10D用于形成下拉晶体管，所述上拉晶体管区10U用于形成上拉晶体管。其中，传输门晶体管和下拉晶体管均为N型晶体管，上拉晶体管为P型晶体管。
所述SRAM单元器件包括中心对称的第一子单元区10A和第二子单元区10B，所述第一子单元区10A和第二子单元区10B均包括所述传输门晶体管区10G、下拉晶体管区10D和上拉晶体管区10U。
具体地，所述传输门晶体管区10G和下拉晶体管区10D在所述第一方向上相邻设置，所述传输门晶体管区10G以及下拉晶体管区10D在第二方向上与所述上拉晶体管区10U相邻设置。
如图1(a)所示，所述SRAM单元器件包括6个晶体管，分别为第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3和第四NMOS晶体管N4。
其中，第一PMOS晶体管P1、第一NMOS晶体管N1以及第三NMOS晶体管N3分别对应于图1(b)中位于第一子单元区10A中，位于上拉晶体管区10U、下拉晶体管区10D以及输门晶体管区10G中的晶体管；第二PMOS晶体管P2、第二NMOS晶体管N2以及第四NMOS晶体管N4分别对应于图1(b)中位于第二子单元区10B中，位于上拉晶体管区10U、下拉晶体管区10D以及输门晶体管区10G中的晶体管。
后续制程中，所述第一PMOS晶体管P1的漏极与第一NMOS晶体管N1的漏极相连，所述第一PMOS晶体管P1的栅极与第一NMOS晶体管N1的栅极相连，所述第一PMOS晶体管P1与第一NMOS晶体管N1构成第一CMOS晶体管C1。
所述第二PMOS晶体管P2的漏极与第二NMOS晶体管N2的漏极相连，所述第二PMOS晶体管P2的栅极与第二NMOS晶体管N2的栅极相连，所述第二PMOS晶体管P2与第二NMOS晶体管N2构成第二CMOS晶体管C2。
所述第一CMOS晶体管C1的输入端与第二CMOS晶体管C2的输出端相连，所述第一CMOS晶体管C1的输出端与第二CMOS晶体管C2的输入端相连。
所述第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极均连接至电源电压Vcc，所述第一NMOS晶体管N1的源极与第二NMOS晶体管N2的源极均连接至电源电压Vss。
所述第三NMOS晶体管N3的源极与位线BL相连，漏极与第一PMOS晶体管P1的漏极相连，栅极与字线WL相连；所述第四NMOS晶体管N4的源极与第二PMOS晶体管的漏极相连，栅极与字线WL相连，漏极与另一位线BL相连。
在所述SRAM单元器件中，第一PMOS晶体管P1和第二PMOS晶体管P2作为上拉晶体管，第一NMOS晶体管N1和第二NMOS晶体管N2作为下拉晶体管，第三NMOS晶体管N3和第四NMOS晶体管N4作为传输门晶体管。
结合参考图1和图2，图2为图1(b)基于AA方向的剖视图，提供基底(未标示)，包括衬底10以及凸立于所述衬底10的多个鳍部11，所述鳍部11沿第一方向(如图1中X方向)延伸且沿第二方向(如图1中Y方向)平行排列，所述第二方向垂直于所述第一方向，所述衬底10包括多个存储单元区(未标示)，所述存储单元区包括传输门晶体管区10G、下拉晶体管区10D和上拉晶体管区10U，在所述存储单元区中，所述衬底10上形成有伪栅结构20，所述伪栅结构20横跨所述鳍部11，并覆盖所述鳍部11的部分顶部和部分侧壁；去除位于所述传输门晶体管区10G的鳍部11和所述上拉晶体管区10U的鳍部11之间的部分伪栅结构20，形成隔断开口21。
结合参考图3和图4，图3为鳍部和栅极结构的俯视图，图4为图3基于AA方向的剖视图，在所述隔断开口21中形成隔断结构22；形成所述隔断结构22之后，去除所述伪栅结构20，形成栅极开口(未示出)；在所述栅极开口中形成栅极结构30。
去除位于所述传输门晶体管区10G的鳍部11和所述上拉晶体管区10U的鳍部11之间的部分伪栅结构20，形成隔断开口21，在所述隔断开口21中形成隔断结构22，则所述隔断结构22形成于所述传输门晶体管区10G的鳍部11和所述上拉晶体管区10U的鳍部11之间，从而在形成所述栅极结构30的过程中，沿所述第二方向，所述传输门晶体管区10G的栅极结构22由所述传输门晶体管区10G的鳍部11延伸至隔断结构22的长度L1较小，从而使得所述传输门晶体管区10G对应的栅极结构30在栅极开口中的形成工艺的工艺难度较大，难以形成质量较高的所述栅极结构30，进而影响所述半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及凸立于所述衬底的多个鳍部，所述鳍部沿第一方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向，所述衬底包括多个存储单元区，所述存储单元区包括传输门晶体管区、下拉晶体管区和上拉晶体管区，在所述存储单元区中，所述衬底上形成有伪栅结构，所述伪栅结构横跨所述鳍部，并覆盖所述鳍部的部分顶部和部分侧壁；在所述上拉晶体管区中，去除与所述传输门晶体管区相邻的所述鳍部上的伪栅结构，形成隔断开口，所述隔断开口露出与所述传输门晶体管区相邻的所述鳍部的顶部，所述隔断开口用于在第二方向上分割所述伪栅结构；在所述隔断开口中形成隔断结构。
本发明实施例提供的形成方法中，在所述上拉晶体管区中，去除与所述传输门晶体管区相邻的所述鳍部上的伪栅结构，形成隔断开口，所述隔断开口露出与所述传输门晶体管区相邻的所述鳍部的顶部，在所述隔断开口中形成隔断结构；相比于隔断开口形成于传输门晶体管区的鳍部和相邻上拉晶体管区的鳍部之间的方案，本发明实施例中，通过使隔断结构位于上拉晶体管区的鳍部顶部，后续去除伪栅结构形成栅极结构时，使得所述传输门晶体管区的栅极结构可以沿所述第二方向向相邻上拉晶体管区一侧延伸，则沿所述第二方向，所述传输门晶体管区的栅极结构由所述传输门晶体管区的鳍部延伸至隔断结构的长度较大，从而有利于降低形成所述传输门晶体管区对应的栅极结构的工艺难度，使得形成的所述栅极结构质量较高，进而有利于提高所述半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图7是本发明半导体结构一实施例的结构示意图，其中，图5为鳍部和栅极结构的俯视图，图6为图5中任一个存储单元区的俯视图，图7为图6基于AA方向的剖视图。为了便于图示，图5中未示出第二共享插塞和导电插塞。
所述半导体结构包括：基底(未标示)，包括衬底101以及凸立于所述衬底101的多个鳍部111，所述鳍部111沿第一方向(如图5中X方向)延伸且沿第二方向(如图5中Y方向)平行排列，所述第二方向垂直于所述第一方向，所述衬底101包括多个存储单元区101S，所述存储单元区101S包括传输门晶体管区101G、下拉晶体管区101D和上拉晶体管区101U，所述基底还包括隔离层121，位于所述衬底101上并覆盖所述鳍部111的部分侧壁；栅极结构501，位于所述基底上且沿所述第二方向横跨所述多个鳍部111，所述栅极结构501包括覆盖所述鳍部111的部分侧壁和部分顶部的栅介质层511、以及位于所述栅介质层511上的栅电极层521；隔断结构221，位于所述上拉晶体管区101U中，且所述隔断结构221位于所述传输门晶体管区101G相邻的所述鳍部111的顶部，所述隔断结构221贯穿所述栅极结构501，并在所述第二方向上将所述栅极结构501进行分割。
所述基底为所述半导体结构的形成工艺提供工艺操作基础。
本实施例中，所述基底包括衬底101，所述衬底101的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟中的一种或多种，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述半导体结构为鳍式场效应晶体管，所述鳍部111用于提供鳍式场效应晶体管的沟道。
本实施例中，所述鳍部111与所述衬底101为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底的半导体层，从而达到精确控制所述鳍部高度的目的。
本实施例中，所述鳍部111的材料与所述衬底101的材料相同，所述鳍部111的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述鳍部的材料也可以与所述衬底的材料不同。
所述隔离层121用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离层121。
本实施例中，所述隔离层121的材料包括氧化硅、掺碳的氧化硅、氮氧化硅、氮化硅、掺硼的氧化硅和掺磷的氧化硅中的一种或多种。
本实施例中，所述半导体结构包括SRAM器件，所述SRAM器件包括多个存储单元区101S。
具体地，在SRAM器件中，多个存储单元区101S沿第一方向和第二方向呈矩阵排布。作为一种示例，图5示出了四个存储单元区101S，但SRAM器件所包含的存储单元区101S数量不仅限于四个。
相应的，所述存储单元区101S包括传输门晶体管区101G、下拉晶体管区101D和上拉晶体管区101U。具体地，所述传输门晶体管区101G用于形成传输门晶体管，所述下拉晶体管区101D用于形成下拉晶体管，所述上拉晶体管区101U用于形成上拉晶体管。其中，传输门晶体管和下拉晶体管均为N型晶体管，上拉晶体管为P型晶体管。
具体地，所述传输门晶体管区101G和下拉晶体管区101D在所述第一方向上相邻设置，所述传输门晶体管区101G以及下拉晶体管区101D在第二方向上与所述上拉晶体管区101U相邻设置。
本实施例中，所述存储单元区101S包括中心对称的第一子单元区101A和第二子单元区101B，所述第一子单元区101A和第二子单元区101B均包括所述传输门晶体管区101G、下拉晶体管区101D和上拉晶体管区101U。
本实施例中，沿所述第一方向，相邻所述存储单元区101S中，所述上拉晶体管区101U中的鳍部111断开，因此，在所述上拉晶体传管区101U中，位于所述输门晶体管区101G一侧的鳍部111端部，相对于所述传输门晶体管区101G中的鳍部111端部缩进，有效避免相邻所述存储单元区101S中，所述上拉晶体管区101U中的鳍部111在所述第一方向上相接触。
所述栅极结构501用于控制所述晶体管的沟道的开启和关断。
所述栅介质层511用于隔离栅电极层521与鳍部111。
所述栅介质层511的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
本实施例中，所述栅极结构501为金属栅极结构，因此，所述栅介质层511包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
需要说明的是，栅介质层511还可以包括栅氧化层，栅氧化层位于高k栅介质层和鳍部111之间。具体地，栅氧化层的材料可以为氧化硅。
本实施例中，所述栅电极层521的材料TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
具体地，所述栅电极层521包括功函数层(未示出)、以及位于功函数层上的电极层(未示出)。其中，所述功函数层用于调节晶体管的阈值电压，所述电极层用于将金属栅极结构的电性引出。
在另一些实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。
本实施例中，所述半导体结构还包括：源漏掺杂层301，位于所述栅极结构501两侧的所述鳍部111内。
所述源漏掺杂层301用于作为晶体管的源区或漏区。具体地，所述源漏掺杂层301的掺杂类型与相对应的晶体管的沟道导电类型相同。
本实施例中，在所述上拉晶体管区101U中，与所述传输门晶体管区101G相邻的所述源漏掺杂层301沿所述第一方向延伸至所述鳍部111端部。
与所述传输门晶体管区101G相邻的所述源漏掺杂层301沿所述第一方向延伸至所述鳍部111端部，从而适当增大所述源漏掺杂层301的尺寸，便于形成第一共享插塞时连接相邻上拉晶体管区101U的栅极结构501和源漏掺杂层301，同时有利于提高所述半导体结构的性能。
本实施例中，所述半导体结构还包括：层间介质层401，位于所述栅极结构501侧部的衬底101上并覆盖所述栅极结构501的侧壁。
所述层间介质层401用于相邻器件之间起到隔离作用，所述层间介质层401还用于为形成所述栅极结构501提供工艺平台。
所述层间介质层401的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
所述隔断结构221用于在第二方向上使所述栅极结构501之间相互绝缘，从而使SRAM器件中各晶体管的电连接方式满足设计需求。
本实施例提供的半导体结构中，隔断结构221位于上拉晶体管区101U中，且位于与所述传输门晶体管区101G相邻的所述鳍部111的顶部，相比于隔断结构形成于传输门晶体管区的鳍部和相邻上拉晶体管区的鳍部之间的方案，本实施例中，通过使隔断结构221位于上拉晶体管区101U的鳍部111顶部，使得所述传输门晶体管区101G的栅极结构501可以沿所述第二方向向相邻上拉晶体管区101U一侧延伸，则沿所述第二方向，所述传输门晶体管区101G的栅极结构501由所述传输门晶体管区101G的鳍部111延伸至隔断结构221的长度L2较大，从而有利于降低形成所述传输门晶体管区101G对应的栅极结构501的工艺难度，使得形成的所述栅极结构501质量较高，进而有利于提高所述半导体结构的性能。
本实施例中，在所述上拉晶体管区101U中，与所述传输门晶体管区101G相邻的所述源漏掺杂层301沿所述第一方向延伸至所述鳍部111端部，因此，所述隔断结构221在所述第二方向上覆盖相邻栅极结构501之间的所述源漏掺杂层301。
本实施例中，所述隔断结构221与层间介质层401在同一步骤中形成，因此，所述隔断结构221与所述层间介质层401为一体结构。
本实施例中，沿所述第二方向，所述隔断结构221还延伸覆盖与所述鳍部111侧部的隔离层121顶部，从而在所述第二方向上，适当增大所述隔断结构221的尺寸，有利于在形成所述隔断结构221时获得较大的工艺窗口，从而降低形成所述隔断结构221的工艺难度，并形成质量较高的隔断结构221。
需要说明的是，沿所述第二方向，所述隔断结构221的横向尺寸d不宜过大，也不宜过小。如果所述隔断结构221的横向尺寸d过大，则沿所述第二方向，所述传输门晶体管区101G的栅极结构501由所述传输门晶体管区101G的鳍部111延伸至隔断结构221的长度容易过小，从而增加形成所述传输门晶体管区101G对应的栅极结构501的工艺难度，难以形成质量较高的所述栅极结构501，进而影响所述半导体结构的性能；如果所述隔断结构221的横向尺寸d过小，则所述隔断结构221的绝缘性较差，难以将所述栅极结构501在第二方向上完全隔断，并且，所述隔断结构221形成在隔断开口中，所述隔断结构221的横向尺寸d过小，则隔断开口的横向尺寸也过小，形成隔断开口时，工艺窗口较小，难以形成位置和尺寸较为精准的隔断开口，从而影响隔断结构221的形成，影响所述半导体结构的性能。为此，本实施例中，所述隔断结构221的横向尺寸d为10nm至50nm。
所述隔断结构221的材料的硬度和致密度较高，从而降低所述隔断结构221在所述半导体结构的形成过程中受损的概率，进而使得所述隔断结构221的隔离性能得到保障。
例如，在所述半导体结构的形成过程中，在形成栅极结构501后，根据工艺需求，还可能去除部分区域的栅极结构501，通过使所述隔断结构221的材料的硬度和致密度较高，能够有效降低所述隔断结构221在去除栅极结构501的过程中受损的概率，提高了所述隔断结构221的完整性。
为此，所述隔断结构221的材料包括含氮的介质材料。本实施例中，所述隔断结构221的材料为氮化硅。在其他实施例中，根据实际的工艺需求，所述隔断结构的材料还可以是含氧的介质材料，所述含氧的介质材料包括氧化硅。
本实施例中，所述半导体结构还包括：第一共享插塞601，位于所述上拉晶体管区101U的栅极结构501顶部，所述第一子单元区101A中的第一共享插塞601向所述第二子单元区101B中延伸，并与相邻所述上拉晶体管区101U中的源漏掺杂层301顶部相连，所述第二子单元区101B中的第一共享插塞601向所述第一子单元区101A中延伸，并与相邻所述上拉晶体管区101U中的源漏掺杂层301顶部相连。
在所述存储单元区101S中，所述第一子单元区101A中的上拉晶体管和下拉晶体管构成第一反相器，所述第二子单元区101B中的上拉晶体管和下拉晶体管构成第二反相器，其中，第一反相器的输入端和第二反相器的输出端相连接形成锁存器，第二反相器的输入端和第一反相器的输出端相连接形成锁存器，也就是说，所述第一子单元区101A中上拉晶体管区101U的栅极结构501与所述第二子单元区101B中上拉晶体管去101U的源漏掺杂层301通过第一共享插塞601实现电连接，所述第二子单元区101B中上拉晶体管区101U的栅极结构501与所述第一子单元区101A中上拉晶体管区101U的源漏掺杂层301通过第一共享插塞601实现电连接。
本实施例中，所述半导体结构还包括：第二共享插塞611，在每个所述存储单元区101S中，所述第二共享插塞611位于相邻栅极结构501之间，且位于所述下拉晶体管区101D中的源漏掺杂层301顶部，所述第二共享插塞611还向与所述下拉晶体管区101D相邻的上拉晶体管区101U中延伸，并与相邻所述上拉晶体管区101U中的源漏掺杂层301顶部相连。
通过所述第二共享插塞611，使第一子单元区101A中上拉晶体管和下拉晶体管的源漏掺杂层301实现电连接，以及所述第二子单元区101B中的上拉晶体管和下拉晶体管的源漏掺杂层301实现电连接，从而形成第一反相器和第二反相器。
本实施例中，所述第一共享插塞601与所述第二共享插塞611相接触，从而所述第一共享插塞601和第二共享插塞611可以共用同一个插塞柱与所述源漏掺杂层301电连接，并在同一工序中形成，简化工艺步骤，提高工艺效率。
在其他实施例中，所述第一共享插塞还可以与所述第二共享插塞相隔离，所述第一共享插塞和第二共享插塞分别与所述源漏掺杂层电连接。
本实施例中，所述半导体结构还包括：位于剩余所述源漏掺杂层301和部分栅极结构501顶部的导电插塞621，用于将剩余所述源漏掺杂层301和部分栅极结构501的电性引出，根据工艺需求，与相应结构电连接。
图8至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图8至图10，其中，图8为鳍部和伪栅结构的俯视图，图9为图8中任一存储单元区的俯视图，图10为图9基于AA方向的剖视图，提供基底(未标示)，包括衬底100以及凸立于所述衬底100的多个鳍部110，所述鳍部110沿第一方向(如图8中X方向)延伸且沿第二方向(如图8中Y方向)平行排列，所述第二方向垂直于所述第一方向，所述衬底100包括多个存储单元区100S，所述存储单元区100S包括传输门晶体管区100G、下拉晶体管区100D和上拉晶体管区100U，在所述存储单元区100S中，所述衬底100上形成有伪栅结构200，所述伪栅结构200横跨所述鳍部110，并覆盖所述鳍部110的部分顶部和部分侧壁。
所述基底为所述半导体结构的形成工艺提供工艺操作基础。
本实施例中，所述基底包括衬底100，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟中的一种或多种，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述半导体结构为鳍式场效应晶体管，所述鳍部110用于提供鳍式场效应晶体管的沟道。
本实施例中，所述鳍部110与所述衬底100为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底的半导体层，从而达到精确控制所述鳍部高度的目的。
本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述鳍部的材料也可以与所述衬底的材料不同。
本实施例中，所述基底还包括隔离层120，所述隔离层120覆盖所述鳍部110的部分侧壁，所述隔离层120用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离层120。
本实施例中，所述隔离层120的材料包括氧化硅、掺碳的氧化硅、氮氧化硅、氮化硅、掺硼的氧化硅和掺磷的氧化硅中的一种或多种。
本实施例中，所述半导体结构包括SRAM器件，所述SRAM器件包括多个存储单元区100S。
具体地，在SRAM器件中，多个存储单元区100S沿第一方向和第二方向呈矩阵排布。作为一种示例，图5示出了四个存储单元区100S，但SRAM器件所包含的存储单元区100S数量不仅限于四个。
相应的，所述存储单元区100S包括传输门晶体管区100G、下拉晶体管区100D和上拉晶体管区100U。具体地，所述传输门晶体管区100G用于形成传输门晶体管，所述下拉晶体管区100D用于形成下拉晶体管，所述上拉晶体管区100U用于形成上拉晶体管。其中，传输门晶体管和下拉晶体管均为N型晶体管，上拉晶体管为P型晶体管。
本实施例中，所述存储单元区100S包括中心对称的第一子单元区100A(未标示)和第二子单元区100B(未标示)，所述第一子单元区100A和第二子单元区100B均包括所述传输门晶体管区100G、下拉晶体管区100D和上拉晶体管区100U。
具体地，所述传输门晶体管区100G和下拉晶体管区100D在所述第一方向上相邻设置，所述传输门晶体管区100G以及下拉晶体管区100D在第二方向上与所述上拉晶体管区100U相邻设置。
本实施例中，沿所述第一方向，相邻所述存储单元区100S中，所述上拉晶体管100U的鳍部110相互断开，因此，在所述上拉晶体传管区100U中，位于所述输门晶体管区100G一侧的鳍部110端部，相对于所述传输门晶体管区100G中的鳍部110端部缩进，有效避免相邻所述存储单元区100S中，所述上拉晶体管100U中的鳍部110在所述第一方向上相接触。
所述伪栅结构200为后续制程中形成栅极结构占据空间位置。
所述伪栅结构200可以为单层结构或叠层结构，所述伪栅结构200的材料包括无定形硅和多晶硅的一种或两种。在其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、谈氮化硅、碳氮氧化硅或非晶碳。
本实施例中，所述伪栅结构200为单层结构，所述伪栅结构200的材料为无定形硅。无定形硅不具有晶向，因此，对无定形硅的刻蚀速率均一性和刻蚀效果均一性较佳，从而提高后续对所述伪栅结构200的去除效果。
需要说明的是，根据工艺需求，所述伪栅结构200和鳍部110之间还可以形成有伪栅氧化层(图未示)。其中，所述伪栅氧化层的材料可以为氧化硅。
结合参考图11和图12，图11为基于图9的俯视图，图12为图11基于AA方向的剖视图，在所述上拉晶体管区100U中，去除与所述传输门晶体管区100G相邻的所述鳍部110上的伪栅结构200，形成隔断开口210，所述隔断开口210露出与所述传输门晶体管区100G相邻的所述鳍部110的顶部，所述隔断开口210用于在第二方向上分割所述伪栅结构200。
本实施例中，后续在所述隔断开口210中形成隔断结构，则后续隔断结构位于上拉晶体管区100U的鳍部110顶部，相比于隔断开口形成于传输门晶体管区的鳍部和相邻上拉晶体管区的鳍部之间的方案，本实施例中，通过使隔断结构位于上拉晶体管区100U的鳍部110顶部，后续去除伪栅结构200形成栅极结构时，使得所述传输门晶体管区100G的栅极结构可以沿所述第二方向向相邻上拉晶体管区100U一侧延伸，则沿所述第二方向，所述传输门晶体管区100G的栅极结构由所述传输门晶体管区100G的鳍部110延伸至隔断结构的长度较大，从而有利于降低形成所述传输门晶体管区100G对应的栅极结构的工艺难度，使得形成的所述栅极结构质量较高，进而有利于提高所述半导体结构的性能。
通过形成所述隔断开口210的方式对所述伪栅结构200进行切断，可以提高晶体管的集成度，且能够在所述伪栅结构200延伸方向上，高精度地缩小断开的伪栅结构200的末端(line end)的距离。
所述隔断开口210用于为后续形成隔断结构提供空间位置。
本实施例中，在后续形成栅极结构之前，先对伪栅结构200进行切断，从而可以提前做好所述隔断开口210的平滑处理，形成侧壁平滑度较高的隔断结构，进而使得栅极结构与隔断结构的接触面质量较高。
本实施例中，形成所述隔断开口210的步骤中，采用干法刻蚀工艺，刻蚀去除与所述传输门晶体管区100G相邻的所述鳍部110上的伪栅结构200。
所述干法刻蚀工艺具有各向异性刻蚀的特性，因此通过选取干法刻蚀工艺，刻蚀更具方向性，有利于提高隔断开口210的开口尺寸精度。
本实施例中，形成所述隔断开口210的步骤中，所述隔断开口210在所述第二方向上露出与所述传输门晶体管区100G相邻的所述鳍部110的顶部和侧壁，从而在所述第二方向上，适当增大所述隔断开口210的尺寸，有利于在形成所述隔断开口210时获得较大的工艺窗口，从而降低形成所述隔断开口210的工艺难度，并在后续形成质量较高的隔断结构。
需要说明的是，沿所述第二方向，所述隔断开口210的横向尺寸d不宜过大，也不宜过小。如果所述隔断开口210的横向尺寸d过大，则沿所述第二方向，所述传输门晶体管区100G的伪栅结构200由所述传输门晶体管区100G的鳍部110延伸至隔断开口210的长度容易过小，后续去除伪栅结构200形成栅极结构时，所述传输门晶体管区100G的栅极结构由所述传输门晶体管区100G的鳍部110延伸至隔断开口210的长度容易过小，从而增加形成所述传输门晶体管区100G对应的栅极结构的工艺难度，难以形成质量较高的所述栅极结构，进而影响所述半导体结构的性能；如果所述隔断开口210的横向尺寸d过小，形成隔断开口210的工艺窗口较小，难以形成位置和尺寸较为精准的隔断开口210，并且，由于存在工艺误差，容易出现难以将所述伪栅结构200在第二方向上完全隔断的情况，影响所述半导体结构的性能。为此，本实施例中，所述隔断开口210的横向尺寸d为10nm至50nm。
参考图13，图13为基于图11的俯视图，形成所述隔断开口210之后，后续形成隔断结构之前，还包括：在所述伪栅结构200两侧的所述鳍部110内形成源漏掺杂层300，其中，在所述上拉晶体管区100U中，与所述传输门晶体管区100G相邻的所述源漏掺杂层300沿所述第一方向延伸至所述鳍部110端部。
所述源漏掺杂层300用于作为所形成鳍式场效应晶体管的源区或漏区。具体地，所述源漏掺杂层300的掺杂类型与相对应的晶体管的沟道导电类型相同。
在所述上拉晶体管区100U中，与所述传输门晶体管区100G相邻的所述源漏掺杂层300沿所述第一方向延伸至所述鳍部110端部，从而适当增大所述源漏掺杂层300的尺寸，便于后续形成第一共享插塞时连接相邻上拉晶体管区100U的栅极结构和源漏掺杂层300，同时有利于提高所述半导体结构的性能。
结合参考图14和图15，图14为基于图13的俯视图，图15为图14基于AA方向的剖视图，在所述隔断开口210中形成隔断结构220。
所述隔断结构220用于在第二方向上使后续形成的栅极结构之间相互绝缘，从而使SRAM器件中各晶体管的电连接方式满足设计需求。
本实施例中，在所述上拉晶体管区100U中，与所述传输门晶体管区100G相邻的所述源漏掺杂层301沿所述第一方向延伸至所述鳍部110端部，因此，在所述隔断开口210中形成隔断结构220的步骤中，所述隔断结构220覆盖所述上拉晶体管区100U的源漏掺杂层300。
本实施例中，形成所述隔断结构220的步骤中，采用化学气相沉积工艺形成所述隔断结构220。
所述化学气相沉积工艺简便易操作，且具备较好的填充能力，能形成质量较高的所述隔断结构220。
所述隔断开口210在所述第二方向上露出与所述传输门晶体管区100G相邻的所述鳍部110的顶部和侧壁，则沿所述第二方向，所述隔断结构220还延伸覆盖与所述鳍部110侧部的衬底100顶部，相应的，本实施例中，所述隔断结构220的横向尺寸为10nm至50nm。
所述隔断结构220的材料的硬度和致密度较高，从而降低所述隔断结构220在所述半导体结构的形成过程中受损的概率，进而使得所述隔断结构220的隔离性能得到保障。
例如，在所述半导体结构的形成过程中，在形成栅极结构后，根据工艺需求，还可能去除部分区域的栅极结构，通过使所述隔断结构220的材料的硬度和致密度较高，能够有效降低所述隔断结构220在去除栅极结构的过程中受损的概率，提高了所述隔断结构220的完整性。
为此，所述隔断结构220的材料包括含氮的介质材料。本实施例中，所述隔断结构220的材料为氮化硅。在其他实施例中，根据实际的工艺需求，所述隔断结构的材料还可以是含氧的介质材料，所述含氧的介质材料包括氧化硅。
具体地，形成所述隔断结构220的步骤包括：形成所述源漏掺杂层300之后，在所述基底上形成层间介质材料层(未示出)，所述层间介质材料层位于所述伪栅结构200侧部的衬底100上并覆盖所述伪栅结构200的顶部和侧壁，所述层间介质材料层还填充所述隔断开口210；平坦化所述层间介质材料层，形成层间介质层400，所述层间介质层400露出所述伪栅结构200的顶部，位于所述隔断开口210中的层间介质层400作为隔断结构220。
所述层间介质材料层用于形成层间介质层400和隔断结构220。
先形成层间介质材料层，再对所述层间介质材料层进行平坦化处理，形成目标高度的层间介质层400和隔断结构220，相比于直接形成目标高度的层间介质层和隔断结构，本实施例有利于控制形成所述层间介质层400和隔断结构220的高度，形成尺寸精度较高的层间介质层400和隔断结构220，且有利于提高层间介质层和隔断结构220的顶面平坦度。
因此，本实施例中，所述层间介质层400和隔断结构220为一体结构。
在同一步骤中，形成层间介质层400和断结构220，从而简化工艺步骤，降低工艺复杂度。
所述层间介质层400用于相邻器件之间起到隔离作用，所述层间介质层400还用于为形成所述栅极结构提供工艺平台，所述层间介质层400露出所述伪栅结构200的顶部，为去除所述伪栅结构200做准备。
所述层间介质层400的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
结合参考图16和图17，图16为基于图14的俯视图，图17为图16基于AA方向的剖视图，形成所述隔断结构220之后，所述形成方法还包括：去除所述伪栅结构200，形成栅极开口230。
所述栅极开口230为后续形成栅极结构提供空间位置。
具体地，去除所述伪栅结构200之前，还包括：去除所述伪栅氧化层。
结合参考图18和图19，图18为基于图16的俯视图，图19为图18基于AA方向的剖视图，在所述栅极开口230中形成横跨所述鳍部110的栅极结构500，所述栅极结构500包括覆盖所述鳍部110的部分侧壁和部分顶部的栅介质层510、以及位于所述栅介质层510上的栅电极层520。
所述栅极结构500用于控制晶体管的沟道的开启或关断。
所述栅介质层510用于隔离栅电极层520与鳍部110。
所述栅介质层510的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
本实施例中，所述栅极结构500为金属栅极结构，因此，所述栅介质层510的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
需要说明的是，所述栅介质层510还可以包括位于鳍部110和高k栅介质层之间的栅氧化层。作为一种示例，栅氧化层的材料可以为SiO2。
本实施例中，所述栅电极层520的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
具体地，所述栅电极层520包括功函数层(未示出)、以及位于功函数层上的电极层(未示出)。所述功函数层用于调节所形成晶体管的阈值电压，所述电极层用于将金属栅极结构的电性引出。
在另一些实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。
参考图20，图20为基于图18的俯视图，所述形成方法还包括：在所述上拉晶体管区100U的栅极结构500顶部形成第一共享插塞600，所述第一子单元区100A中的第一共享插塞600向所述第二子单元区100B中延伸，并与相邻所述上拉晶体管区100U中的源漏掺杂层300顶部相连，所述第二子单元区100B中的第一共享插塞600向所述第一子单元区100A中延伸，并与相邻所述上拉晶体管区100U中的源漏掺杂层300顶部相连。
在所述存储单元区100S中，所述第一子单元区100A中的上拉晶体管和下拉晶体管构成第一反相器，所述第二子单元区100B中的上拉晶体管和下拉晶体管构成第二反相器，其中，第一反相器的输入端和第二反相器的输出端相连接形成锁存器，第二反相器的输入端和第一反相器的输出端相连接形成锁存器，也就是说，所述第一子单元区100A中上拉晶体管区100U的栅极结构500与所述第二子单元区100B中上拉晶体管去100U的源漏掺杂层300通过第一共享插塞600实现电连接，所述第二子单元区100B中上拉晶体管区100U的栅极结构500与所述第一子单元区100A中上拉晶体管区100U的源漏掺杂层300通过第一共享插塞600实现电连接。
本实施例中，所述形成方法还包括：在每个所述存储单元区100S中，相邻栅极结构500之间形成第二共享插塞610，所述第二共享插塞610位于所述下拉晶体管区100D中的源漏掺杂层300顶部，并向与所述下拉晶体管区100D相邻的上拉晶体管区100U中延伸，并与相邻所述上拉晶体管区100U中的源漏掺杂层300顶部相连。
通过所述第二共享插塞610，使第一子单元区100A中上拉晶体管和下拉晶体管的源漏掺杂层300实现电连接，以及所述第二子单元区100B中的上拉晶体管和下拉晶体管的源漏掺杂层300实现电连接，从而形成第一反相器和第二反相器。
本实施例中，所述第一共享插塞600与所述第二共享插塞610相接触，从而所述第一共享插塞600和第二共享插塞610可以共用同一个插塞柱与所述源漏掺杂层300电连接，并在同一工序中形成，简化工艺步骤，提高工艺效率。
在其他实施例中，所述第一共享插塞还可以与所述第二共享插塞相隔离，所述第一共享插塞和第二共享插塞分别与所述源漏掺杂层电连接。
本实施例中，所述形成方法还包括：形成位于剩余所述源漏掺杂层300和部分栅极结构500顶部的导电插塞620，用于将剩余所述源漏掺杂层300和部分栅极结构500的电性引出，根据工艺需求，与相应结构电连接。
图21和图22是本发明掩膜版版图一实施例的示意图，图22为图21中任一个存储单元区的掩膜版版图的示意图。为了便于图示，图21中未示出第二共享插塞图形和导电插塞图形。
结合参考图21和图22，所述掩膜版版图包括多个存储单元区102S，所述存储单元区102S包括传输门晶体管区102G、下拉晶体管区192D和上拉晶体管区102U。
本实施例中，所述掩膜版版图用于形成SRAM器件，所述SRAM器件包括多个存储单元区102S。
具体地，在SRAM器件中，多个存储单元区102S沿第一方向和第二方向呈矩阵排布。作为一种示例，图21示出了四个存储单元区102S，但SRAM器件所包含的存储单元区102S数量不仅限于四个。
相应的，所述存储单元区102S包括传输门晶体管区102G、下拉晶体管区102D和上拉晶体管区102U。具体地，所述传输门晶体管区102G用于形成传输门晶体管，所述下拉晶体管区102D用于形成下拉晶体管，所述上拉晶体管区102U用于形成上拉晶体管。其中，传输门晶体管和下拉晶体管均为N型晶体管，上拉晶体管为P型晶体管。
本实施例中，所述存储单元区102S包括中心对称的第一子单元区102A和第二子单元区102B，所述第一子单元区102A和第二子单元区102B均包括所述传输门晶体管区102G、下拉晶体管区102D和上拉晶体管区102U。
具体地，所述传输门晶体管区102G和下拉晶体管区102D在所述第一方向上相邻设置，所述传输门晶体管区102G以及下拉晶体管区102D在第二方向上与所述上拉晶体管区102U相邻设置。
具体地，参考图22，所述掩膜版版图包括：第一版图层(未标示)，包括鳍部图形112，所述鳍部图形112沿第一方向(如图22中X方向)延伸且沿第二方向(如图22中Y方向)平行排列，所述第二方向垂直于所述第一方向。
所述鳍部图形112用于形成鳍部，所述鳍部用于提供晶体管的沟道。
本实施例中，沿所述第一方向，相邻所述存储单元区102S中，所述上拉晶体管102U中的鳍部相互断开，因此，在所述上拉晶体传管区102U中，位于所述输门晶体管区102G一侧的鳍部图形112端部，相对于所述传输门晶体管区102G中的鳍部图形112端部缩进，有效避免相邻所述存储单元区102S中，所述上拉晶体管102U中的鳍部在所述第一方向上相接触。
本实施例中，所述掩膜版版图还包括：第二版图层(未标示)，位于所述第一版图层上方，所述第二版图层包括伪栅图形202，在所述存储单元区102S中，所述伪栅图形202与所述鳍部图形112正交，所述伪栅图形202沿第二方向延伸且沿第一方向平行排列。
所述伪栅图形202用于形成伪栅(dummy gate)结构。
本实施例中，所述第二版图层位于所述第一版图层上方，则在半导体工艺中，在形成鳍部之后形成伪栅结构。
在半导体工艺中，伪栅结构横跨所在区域中的鳍部并覆盖所述鳍部的部分顶部和部分侧壁，因此，所述伪栅图形202与所在区域中的鳍部图形112正交。具体地，当所在区域中的鳍部图形112的数量为多个时，一个伪栅图形202与多个鳍部图形112正交。
本实施例中，所述掩膜版版图还包括：第三版图层(未标示)，位于所述第二版图层上方，所述第三版图层包括位于所述上拉晶体管区102U且与所述伪栅图形202正交的栅极切段图形222，在所述上拉晶体管区102U中，在所述第二方向上，所述栅极切段图形222位于与所述传输门晶体管区102G相邻的所述鳍部图形112上。
所述栅极切段图形222用于定义伪栅结构的切断位置。
本发明实施例提供掩膜版版图中，所述栅极切段图形222位于与所述传输门晶体管区102G相邻的所述鳍部图形112上，相比于栅极切段图形位于传输门晶体管区的鳍部图形和相邻上拉晶体管区的鳍部图形之间的方案，本发明实施例中，通过使栅极切段图形222位于上拉晶体管区的鳍部图形112顶部，使得所述传输门晶体管区的伪栅图形202可以沿所述第二方向向相邻上拉晶体管区一侧延伸，则沿所述第二方向，所述传输门晶体管区的伪栅图形202由所述传输门晶体管区的鳍部延伸至栅极切段图形222的长度L3较大，从而去除伪栅结构形成栅极结构时，有利于降低形成所述传输门晶体管区对应的栅极结构的工艺难度，使得形成的所述栅极结构质量较高，进而有利于提高所述半导体结构的性能。
本实施例中，所述第三版图层位于所述第二版图层的上方，则在半导体工艺中，先形成伪栅结构，再进行栅极切断处理。
本实施例中，所述掩膜版版图还包括：第四版图层(未标示)，位于所述第三版图层上方，所述第四版图层包括源漏图形302，所述源漏图形302位于所述伪栅图形202两侧的鳍部图形112上，其中，在所述上拉晶体管区102U中，与所述传输门晶体管区102G相邻的所述源漏图形302沿所述第一方向延伸至所述鳍部图形112端部。
所述源漏图形302用于形成源漏掺杂层。
在所述上拉晶体管区102U中，与所述传输门晶体管区102G相邻的所述源漏图形302沿所述第一方向延伸至所述鳍部图形112端部，从而适当增大所述源漏图形302的尺寸，便于后续形成第一共享插塞时连接相邻上拉晶体管区102U的栅极结构和源漏掺杂层，同时有利于提高所述半导体结构的性能。
本实施例中，所述第四版图层位于所述第三版图层上方，则在半导体工艺中，先进行栅极切断处理，再形成源漏掺杂层。
本实施例中，所述掩膜版版图还包括：第五版图层(未标示)，位于所述第四版图层上方，所述第五版图层包括插塞图形(未标示)，所述插塞图形包括第一共享插塞图形602，所述第一共享插塞图形602位于所述上拉晶体管区102U的伪栅图形202上方，所述第一子单元区102A中的第一共享插塞图形602沿所述第二方向向所述第二子单元区102B中延伸，并延伸至相邻所述上拉晶体管区102U中的源漏图形302上方，所述第二子单元区102B中的第一共享插塞图形602沿所述第二方向向所述第一子单元区102A中延伸，并延伸至所述上拉晶体管区102U中的源漏图形302上方
所述第一共享插塞图形602用于形成第一共享插塞，所述第一子单元区102A中上拉晶体管区102U的栅极结构与所述第二子单元区102B中上拉晶体管区102U的源漏掺杂层通过第一共享插塞实现电连接，所述第二子单元区102B中上拉晶体管区102U的栅极结构与所述第一子单元区102A中上拉晶体管区102U的源漏掺杂层通过第一共享插塞实现电连接。
所述插塞图形还包括第二共享插塞图形612，在每个所述存储单元区102S中，所述第二共享插塞图形612位于相邻伪栅图形202之间，且位于下拉晶体管区102D中的源漏图形302上方，所述第二共享插塞图形612还向与所述下拉晶体管区102D相邻的上拉晶体管区102U中延伸，并延伸至相邻所述上拉晶体管区102U中的源漏图形302上方。
所述第二共享插塞图形612用于形成第二共享插塞，在每个所述存储单元区102S中，位于所述下拉晶体管区102D中，相邻栅极结构之间的源漏掺杂层，以及位于与所述下拉晶体管区102D相邻的上拉晶体管区102U中，相邻栅极结构之间的源漏掺杂层通过所述第二共享插塞电连接。
本实施例中，所述第一共享插塞图形602与所述第二共享插塞图形612相接触，从而所述第一共享插塞和第二共享插塞可以共用同一个插塞柱与所述源漏掺杂层电连接，并在同一工序中形成，简化工艺步骤，提高工艺效率。
在其他实施例中，所述第一共享插塞图形还可以与所述第二共享插塞图形相隔离，所述第一共享插塞和第二共享插塞分别与所述源漏掺杂层电连接。
本实施例中，所述插塞图形还包括导电插塞图形622，位于剩余所述源漏图形302和部分伪栅图形202上方，用于形成导电插塞，导电插塞将剩余所述源漏掺杂层和部分栅极结构的电性引出，根据工艺需求，与相应结构电连接。
本实施例中，所述第五版图层位于所述第四版图层的上方，则在半导体工艺中，在形成源漏掺杂层之后，再形成第一共享插塞、第二共享插塞和导电插塞。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (25)

1.一种半导体结构，其特征在于，包括：
基底，包括衬底以及凸立于所述衬底的多个鳍部，所述鳍部沿第一方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向，所述衬底包括多个存储单元区，所述存储单元区包括传输门晶体管区、下拉晶体管区和上拉晶体管区，所述基底还包括隔离层，位于所述衬底上并覆盖所述鳍部的部分侧壁；
栅极结构，位于所述基底上且沿所述第二方向横跨所述多个鳍部，所述栅极结构包括覆盖所述鳍部的部分侧壁和部分顶部的栅介质层、以及位于所述栅介质层上的栅电极层；
隔断结构，位于所述上拉晶体管区中，且所述隔断结构位于所述传输门晶体管区相邻的所述鳍部的顶部，所述隔断结构贯穿所述栅极结构，并在所述第二方向上将所述栅极结构进行分割。
2.如权利要求1所述的半导体结构，其特征在于，在所述上拉晶体传管区中，位于所述输门晶体管区一侧的鳍部端部，相对于所述传输门晶体管区中的鳍部端部缩进。
3.如权利要求1或2所述的半导体结构，其特征在于，所述半导体结构还包括：源漏掺杂层，位于所述栅极结构两侧的所述鳍部内，其中，在所述上拉晶体管区中，与所述传输门晶体管区相邻的所述源漏掺杂层沿所述第一方向延伸至所述鳍部端部；
所述隔断结构在所述第二方向上覆盖相邻栅极结构之间的所述源漏掺杂层。
4.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：层间介质层，位于所述栅极结构侧部的衬底上并覆盖所述栅极结构的侧壁；
所述隔断结构与所述层间介质层为一体结构。
5.如权利要求3所述的半导体结构，其特征在于，所述存储单元区包括中心对称的第一子单元区和第二子单元区，所述第一子单元区和第二子单元区均包括所述传输门晶体管区、下拉晶体管区和上拉晶体管区；
所述半导体结构还包括：第一共享插塞，位于所述上拉晶体管区的栅极结构顶部，所述第一子单元区中的第一共享插塞向所述第二子单元区中延伸，并与相邻所述上拉晶体管区中的源漏掺杂层顶部相连，所述第二子单元区中的第一共享插塞向所述第一子单元区中延伸，并与相邻所述上拉晶体管区中的源漏掺杂层顶部相连。
6.如权利要求5所述的半导体结构，其特征在于，所述半导体结构还包括：第二共享插塞，在每个所述存储单元区中，所述第二共享插塞位于相邻栅极结构之间，且位于所述下拉晶体管区中的源漏掺杂层顶部，所述第二共享插塞还向与所述下拉晶体管区相邻的上拉晶体管区中延伸，并与相邻所述上拉晶体管区中的源漏掺杂层顶部相连；
所述第一共享插塞与所述第二共享插塞相接触；或者，所述第一共享插塞与所述第二共享插塞相隔离。
7.如权利要求1所述的半导体结构，其特征在于，沿所述第二方向，所述隔断结构还延伸覆盖与所述鳍部侧部的隔离层顶部。
8.如权利要求1所述的半导体结构，其特征在于，沿所述第二方向，所述隔断结构的横向尺寸为10nm至50nm。
9.如权利要求1所述的半导体结构，其特征在于，所述隔断结构的材料包括含氮的介质材料或含氧的介质材料，所述含氮的介质材料包括氮化硅，所述含氧的介质材料包括氧化硅。
10.如权利要求1所述的半导体结构，其特征在于，所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种，所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
11.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括衬底以及凸立于所述衬底的多个鳍部，所述鳍部沿第一方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向，所述衬底包括多个存储单元区，所述存储单元区包括传输门晶体管区、下拉晶体管区和上拉晶体管区，在所述存储单元区中，所述衬底上形成有伪栅结构，所述伪栅结构横跨所述鳍部，并覆盖所述鳍部的部分顶部和部分侧壁；
在所述上拉晶体管区中，去除与所述传输门晶体管区相邻的所述鳍部上的伪栅结构，形成隔断开口，所述隔断开口露出与所述传输门晶体管区相邻的所述鳍部的顶部，所述隔断开口用于在第二方向上分割所述伪栅结构；
在所述隔断开口中形成隔断结构。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述上拉晶体管区中，位于所述输门晶体管区一侧的鳍部端部，相对于所述传输门晶体管区中的鳍部端部缩进。
13.如权利要求11或12所述的半导体结构的形成方法，其特征在于，形成所述隔断开口之后，形成所述隔断结构之前，还包括：在所述伪栅结构两侧的所述鳍部内形成源漏掺杂层，其中，在所述上拉晶体管区中，与所述传输门晶体管区相邻的所述源漏掺杂层沿所述第一方向延伸至所述鳍部端部；
在所述隔断开口中形成隔断结构的步骤中，所述隔断结构覆盖所述上拉晶体管区的源漏掺杂层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述隔断结构的步骤包括：形成所述源漏掺杂层之后，在所述基底上形成层间介质材料层，所述层间介质材料层位于所述伪栅结构侧部的衬底上并覆盖所述伪栅结构的顶部和侧壁，所述层间介质材料层还填充所述隔断开口；
平坦化所述层间介质材料层，形成层间介质层，所述层间介质层露出所述伪栅结构的顶部，位于所述隔断开口中的层间介质层作为隔断结构。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述隔断结构之后，所述形成方法还包括：去除所述伪栅结构，形成栅极开口；
在所述栅极开口中形成横跨所述鳍部的栅极结构，所述栅极结构包括覆盖所述鳍部的部分侧壁和部分顶部的栅介质层、以及位于所述栅介质层上的栅电极层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述存储单元区包括中心对称的第一子单元区和第二子单元区，所述第一子单元区和第二子单元区均包括所述传输门晶体管区、下拉晶体管区和上拉晶体管区；
所述形成方法还包括：在所述上拉晶体管区的栅极结构顶部形成第一共享插塞，所述第一子单元区中的第一共享插塞沿所述第二方向向所述第二子单元区中延伸，并与相邻所述上拉晶体管区中的源漏掺杂层顶部相连，所述第二子单元区中的第一共享插塞沿所述第二方向向所述第一子单元区中延伸，并与相邻所述上拉晶体管区中的源漏掺杂层顶部相连。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述形成方法还包括：在每个所述存储单元区中，相邻栅极结构之间形成第二共享插塞，所述第二共享插塞位于所述下拉晶体管区中的源漏掺杂层顶部，并向与所述下拉晶体管区相邻的上拉晶体管区中延伸，并与相邻所述上拉晶体管区中的源漏掺杂层顶部相连；
所述第一共享插塞与所述第二共享插塞相接触；或者，所述第一共享插塞与所述第二共享插塞相隔离。
18.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述隔断开口的步骤中，所述隔断开口在所述第二方向上露出与所述传输门晶体管区相邻的所述鳍部的顶部和侧壁。
19.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述隔断开口的步骤中，采用干法刻蚀工艺，刻蚀去除与所述传输门晶体管区相邻的所述鳍部上的伪栅结构。
20.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述隔断结构的步骤中，采用化学气相沉积工艺形成所述隔断结构。
21.一种掩膜版版图，其特征在于，包括：多个存储单元区，所述存储单元区包括传输门晶体管区、下拉晶体管区和上拉晶体管区；
第一版图层，包括鳍部图形，所述鳍部图形沿第一方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向；
第二版图层，位于所述第一版图层上方，所述第二版图层包括伪栅图形，在所述存储单元区中，所述伪栅图形与所述鳍部图形正交，所述伪栅图形沿第二方向延伸且沿第一方向平行排列；
第三版图层，位于所述第二版图层上方，所述第三版图层包括位于所述上拉晶体管区且与所述伪栅图形正交的栅极切段图形，在所述上拉晶体管区中，在所述第二方向上，所述栅极切段图形位于与所述传输门晶体管区相邻的所述鳍部图形上。
22.如权利要求21所述的掩膜版版图，其特征在于，在所述上拉晶体管区中，位于所述输门晶体管区一侧的鳍部图形端部，相对于所述传输门晶体管区中的鳍部图形端部缩进。
23.如权利要求21或22所述的掩膜版版图，其特征在于，所述掩膜版版图还包括：第四版图层，位于所述第三版图层上方，所述第四版图层包括源漏图形，所述源漏图形位于所述伪栅图形两侧的鳍部图形上，其中，在所述上拉晶体管区中，与所述传输门晶体管区相邻的所述源漏图形沿所述第一方向延伸至所述鳍部图形端部。
24.如权利要求23所述的掩膜版版图，其特征在于，所述存储单元区包括中心对称的第一子单元区和第二子单元区，所述第一子单元区和第二子单元区均包括所述传输门晶体管区、下拉晶体管区和上拉晶体管区；
所述掩膜版版图还包括：第五版图层，位于所述第四版图层上方，所述第五版图层包括插塞图形，所述插塞图形包括第一共享插塞图形，所述第一共享插塞图形位于所述上拉晶体管区的伪栅图形上方，所述第一子单元区中的第一共享插塞图形向所述第二子单元区中延伸，并延伸至相邻所述上拉晶体管区中的源漏图形上方，所述第二子单元区中的第一共享插塞图形向所述第一子单元区中延伸，并延伸至所述上拉晶体管区中的源漏图形上方。
25.如权利要求24所述的掩膜版版图，其特征在于，所述插塞图形还包括第二共享插塞图形，在每个所述存储单元区中，所述第二共享插塞图形位于相邻伪栅图形之间，且位于下拉晶体管区中的源漏图形上方，所述第二共享插塞图形还向与所述下拉晶体管区相邻的上拉晶体管区中延伸，并延伸至相邻所述上拉晶体管区中的源漏图形上方；
所述第一共享插塞图形与所述第二共享插塞图形相接触；或者，所述第一共享插塞图形与所述第二共享插塞图形相隔离。
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