CN115566019A - 半导体结构及其形成方法、以及掩膜版版图 - Google Patents

半导体结构及其形成方法、以及掩膜版版图 Download PDF

Info

Publication number
CN115566019A
CN115566019A CN202110753619.XA CN202110753619A CN115566019A CN 115566019 A CN115566019 A CN 115566019A CN 202110753619 A CN202110753619 A CN 202110753619A CN 115566019 A CN115566019 A CN 115566019A
Authority
CN
China
Prior art keywords
area
gate
subunit
pull
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110753619.XA
Other languages
English (en)
Inventor
金吉松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202110753619.XA priority Critical patent/CN115566019A/zh
Publication of CN115566019A publication Critical patent/CN115566019A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Abstract

一种半导体结构及其形成方法、以及掩膜版版图，形成方法包括：提供基底，包括衬底以及凸立于衬底的多个鳍部，鳍部沿第一方向延伸且沿第二方向平行排列，衬底包括多个存储单元区，存储单元区包括相邻接且中心对称的第一子单元区和第二子单元区，第一子单元区和第二子单元区均包括传输门晶体管区、下拉晶体管区和上拉晶体管区，在存储单元区中，衬底上形成有栅极结构，栅极结构横跨鳍部，并覆盖鳍部的部分顶部和部分侧壁；去除位于第一子单元区和第二子单元区的交界处的栅极结构，形成隔断开口，隔断开口用于在第二方向上分割栅极结构；在隔断开口中形成隔断结构。隔断开口都形成于同一延长线上，可以通过同一张光罩在同一步骤中形成。

Description

半导体结构及其形成方法、以及掩膜版版图
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方 法、以及掩膜版版图。
背景技术
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋 势不断减小。为了适应工艺节点的减小、以及半导体器件高度集成化的发展， 金属氧化物半导体(MOS)器件的关键尺寸也不断缩小，栅极长度和栅极间距 也随之缩小至更小的尺寸，相应地，半导体器件的制作工艺也在不断的改进中， 以满足人们对器件性能的要求。
目前形成栅极结构的工艺中，通常采用栅极切断(Gate Cut)技术对条状 栅极进行切断，切断后的栅极与不同的晶体管相对应，可以提高晶体管的集成 度。此外，多个栅极沿着延伸方向排列成一列时，通过栅极切断技术，能够高 精度地缩小栅极切断后，断开的栅极间的对接方向的间距(Gate Cut CD)。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导 体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，包括 衬底以及凸立于所述衬底的多个鳍部，所述鳍部沿第一方向延伸且沿第二方向 平行排列，所述第二方向垂直于所述第一方向，所述衬底包括多个存储单元区， 所述存储单元区包括相邻接且中心对称的第一子单元区和第二子单元区，所述 第一子单元区和第二子单元区均包括传输门晶体管区、下拉晶体管区和上拉晶 体管区；栅极结构，位于所述基底上且沿所述第二方向横跨所述多个鳍部，所 述栅极结构包括覆盖所述鳍部的部分侧壁和部分顶部的栅介质层、以及位于所 述栅介质层上的栅电极层；隔断结构，位于第一子单元区和第二子单元区的交 界处，并贯穿第一子单元区和第二子单元区交界处的栅极结构，所述隔断结构 在所述第二方向上将所述栅极结构进行分割。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基 底，包括衬底以及凸立于所述衬底的多个鳍部，所述鳍部沿第一方向延伸且沿 第二方向平行排列，所述第二方向垂直于所述第一方向，所述衬底包括多个存 储单元区，所述存储单元区包括相邻接且中心对称的第一子单元区和第二子单 元区，所述第一子单元区和第二子单元区均包括传输门晶体管区、下拉晶体管 区和上拉晶体管区，在所述存储单元区中，所述衬底上形成有栅极结构，所述 栅极结构沿所述第二方向横跨所述鳍部，并覆盖所述鳍部的部分顶部和部分侧 壁；去除位于第一子单元区和第二子单元区的交界处的栅极结构，形成隔断开 口，所述隔断开口用于在第二方向上分割所述栅极结构；在所述隔断开口中形 成隔断结构。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构中，所述存储单元区包括相邻接且中心对 称的第一子单元区和第二子单元区，所述第一子单元区和第二子单元区均包括 传输门晶体管区、下拉晶体管区和上拉晶体管区，隔断结构位于第一子单元区 和第二子单元区的交界处，则所述隔断结构都沿第一子单元区和第二子单元区 的交界线排列，相比于隔断结构分别位于第一子单元区的传输门晶体管区和上 拉晶体管区的交界处、以及第二子单元区的传输门晶体管区和上拉晶体管区的 交界处的方案，本发明实施例中，对于同一列的存储单元区，所述隔断结构都 位于同一延长线上，则用于形成所述隔断结构的隔断开口也都位于同一延长线 上，因此，所述隔断开口可以通过同一张光罩在同一步骤中形成，简化了工艺流程，节约了工艺成本，提高了工艺效率。
本发明实施例提供的形成方法中，所述存储单元区包括相邻接且中心对称 的第一子单元区和第二子单元区，所述第一子单元区和第二子单元区均包括传 输门晶体管区、下拉晶体管区和上拉晶体管区，去除位于第一子单元区和第二 子单元区的交界处的栅极结构，形成隔断开口，则所述隔断开口都沿第一子单 元区和第二子单元区的交界线排列，相比于隔断开口分别形成于第一子单元区 的传输门晶体管区和上拉晶体管区的交界处、以及第二子单元区的传输门晶体 管区和上拉晶体管区的交界处的方案，本发明实施例中，对于同一列的存储单 元区，所述隔断开口都形成于同一延长线上，因此，所述隔断开口可以通过同 一张光罩在同一步骤中形成，简化了工艺流程，节约了工艺成本，提高了工艺 效率。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图7是本发明半导体结构一实施例的结构示意图；
图8至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构 示意图；
图16至图17是本发明掩膜版版图一实施例的示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析 其性能有待提高的原因。
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图。
结合参考图1和图2，图1为鳍部和栅极结构的俯视图，图2为图1基于 AA方向的剖视图，提供基底(未标示)，包括衬底10以及凸立于所述衬底10 的多个鳍部11，所述鳍部11沿第一方向(如图1中X方向)延伸且沿第二方 向(如图1中Y方向)平行排列，所述第二方向垂直于所述第一方向，所述衬 底10包括多个存储单元区(未标示)，所述存储单元区包括相邻接且中心对称 的第一子单元区10A和第二子单元区10B，所述第一子单元区10A和第二子单 元区10B均包括传输门晶体管区10G、下拉晶体管区10D和上拉晶体管区10U， 在所述存储单元区中，所述衬底10上形成有栅极结构20，所述栅极结构20横 跨所述鳍部11，并覆盖所述鳍部11的部分顶部和部分侧壁；分别在所述第一 子单元区10A中和第二子单元区10B中，去除位于传输门晶体管区10G的鳍 部11和上拉晶体管区10U的鳍部11之间的部分栅极结构20，形成隔断开口 21。
结合参考图3和图4，图3为基于图1的俯视图，图4为图3基于AA方 向的剖视图，在所述隔断开口21中形成隔断结构22。
形成所述隔断开口21时，所述隔断开口21分别形成于第一子单元区10A 的传输门晶体管区10G和上拉晶体管区10U的交界处、以及第二子单元区10B 的传输门晶体管区10G和上拉晶体管区10U的交界处，因此，需要采用不同的 光罩分别形成第一子单元区10A中的隔断开口21和第二子单元区10B中的隔 断开口21，工艺程序较为繁琐，并且，在工艺节点不断减小、以及半导体结构 不断高度集成化的趋势下，越来越难以将形成隔断开口21的光刻图形拆分出 来，从而影响半导体结构的形成工艺。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法， 包括：提供基底，包括衬底以及凸立于所述衬底的多个鳍部，所述鳍部沿第一 方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向，所述衬 底包括多个存储单元区，所述存储单元区包括相邻接且中心对称的第一子单元 区和第二子单元区，所述第一子单元区和第二子单元区均包括传输门晶体管区、 下拉晶体管区和上拉晶体管区，在所述存储单元区中，所述衬底上形成有栅极 结构，所述栅极结构沿所述第二方向横跨所述鳍部，并覆盖所述鳍部的部分顶 部和部分侧壁；去除位于第一子单元区和第二子单元区的交界处的栅极结构， 形成隔断开口，所述隔断开口用于在第二方向上分割所述栅极结构；在所述隔 断开口中形成隔断结构。
本发明实施例提供的形成方法中，所述存储单元区包括相邻接且中心对称 的第一子单元区和第二子单元区，所述第一子单元区和第二子单元区均包括传 输门晶体管区、下拉晶体管区和上拉晶体管区，去除位于第一子单元区和第二 子单元区的交界处的栅极结构，形成隔断开口，则所述隔断开口都沿第一子单 元区和第二子单元区的交界线排列，相比于隔断开口分别形成于第一子单元区 的传输门晶体管区和上拉晶体管区的交界处、以及第二子单元区的传输门晶体 管区和上拉晶体管区的交界处的方案，本发明实施例中，对于同一列的存储单 元区，所述隔断开口都形成于同一延长线上，因此，所述隔断开口可以通过同 一张光罩在同一步骤中形成，简化了工艺流程，节约了工艺成本，提高了工艺 效率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对 本发明的具体实施例做详细的说明。
图5至图7是本发明半导体结构一实施例的结构示意图，其中，图5为鳍 部和栅极结构的俯视图，图6为图5中任一个存储单元区的俯视图，图7为图 6基于AA方向的剖视图。
所述半导体结构包括：基底(未标示)，包括衬底101以及凸立于所述衬底 101的多个鳍部111，所述鳍部111沿第一方向(如图5中X方向所示)延伸且 沿第二方向(如图5中Y方向所示)平行排列，所述第二方向垂直于所述第一 方向，所述衬底包括多个存储单元区101S，所述存储单元区101S包括相邻接 且中心对称的第一子单元区101A和第二子单元区101B，所述第一子单元区 101A和第二子单元区101B均包括传输门晶体管区101G、下拉晶体管区101D 和上拉晶体管区101U；栅极结构201，位于所述基底上且沿所述第二方向横跨 所述多个鳍部111，所述栅极结构201包括覆盖所述鳍部111的部分侧壁和部 分顶部的栅介质层231、以及位于所述栅介质层231上的栅电极层241；隔断结 构221，位于第一子单元区101A和第二子单元区101B的交界处，并贯穿第一 子单元区101A和第二子单元区101B交界处的栅极结构221，所述隔断结构221 在所述第二方向上将所述栅极结构201进行分割。
所述基底为所述半导体结构的形成工艺提供工艺操作基础。
本实施例中，所述基底包括衬底101，所述衬底101的材料为硅。在其他 实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟中 的一种或多种，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等 其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述半导体结构为鳍式场效应晶体管，所述鳍部111用于提 供鳍式场效应晶体管的沟道。
本实施例中，所述鳍部111与所述衬底101为一体结构。在其他实施例中， 所述鳍部也可以是外延生长于所述衬底的半导体层，从而达到精确控制所述鳍 部高度的目的。
本实施例中，所述鳍部111的材料与所述衬底101的材料相同，所述鳍部 111的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳 化硅、砷化镓和镓化铟中的一种或多种，所述鳍部的材料也可以与所述衬底的 材料不同。
本实施例中，所述基底还包括隔离层121，所述隔离层121覆盖所述鳍部 111的部分侧壁，所述隔离层121用于实现不同器件之间的绝缘，例如在CMOS 制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离层121。
本实施例中，所述隔离层121的材料包括氧化硅、掺碳的氧化硅、氮氧化 硅、氮化硅、掺硼的氧化硅和掺磷的氧化硅中的一种或多种。
本实施例中，所述半导体结构包括SRAM器件，所述SRAM器件包括多 个存储单元区101S。
具体地，在SRAM器件中，多个存储单元区101S沿第一方向和第二方向 呈矩阵排布。其中，在所述矩阵排布的多个存储单元区101S，所述第一方向平 行于所述多个存储单元区101S的列方向，所述第二方向平行于所述多个存储单 元区101S的行方向。
作为一种示例，图5示出了2×2矩阵排布的存储单元区101S，即所述存 储单元区101S的数量为四个，但SRAM器件所包含的存储单元区101S数量不 仅限于四个。
本实施例中，所述存储单元区101S包括中心对称的第一子单元区101A和 第二子单元区101B，所述第一子单元区101A和第二子单元区101B均包括传 输门晶体管区101G、下拉晶体管区101D和上拉晶体管区101U，图6中仅示 意出第一子单元区101A中的传输门晶体管区101G、下拉晶体管区101D和上 拉晶体管区101U，第二子单元区101B与所述第一子单元区101A中心对称。
具体地，所述传输门晶体管区101G和下拉晶体管区101D在所述第一方向 上相邻设置，所述传输门晶体管区101G以及下拉晶体管区101D在第二方向上 与所述上拉晶体管区101U相邻设置。
所述传输门晶体管区101G用于形成传输门晶体管，所述下拉晶体管区 101D用于形成下拉晶体管，所述上拉晶体管区101U用于形成上拉晶体管。其 中，传输门晶体管和下拉晶体管均为N型晶体管，上拉晶体管为P型晶体管。
本实施例中，沿所述第一方向，相邻所述存储单元区101S中，所述上拉晶 体管区101U中的鳍部111断开，因此，在所述上拉晶体传管区101U中，位于 所述输门晶体管区101G一侧的鳍部111端部，相对于所述传输门晶体管区101G 中的鳍部111端部缩进，有效避免相邻所述存储单元区101S中，所述上拉晶体 管区101U中的鳍部111在所述第一方向上相接触。
所述栅极结构201用于控制所述晶体管的沟道的开启和关断。
所述栅介质层231用于隔离栅电极层241与鳍部111。
所述栅介质层231的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、 HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
本实施例中，所述栅极结构201为金属栅极结构，因此，所述栅介质层231 包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质 材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高 k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO 或Al2O3等。
需要说明的是，栅介质层231还可以包括栅氧化层，栅氧化层位于高k栅 介质层和鳍部111之间。具体地，栅氧化层的材料可以为氧化硅。
本实施例中，所述栅电极层241的材料TiN、TaN、Ta、Ti、TiAl、W、AL、 TiSiN和TiAlC中的一种或多种。
具体地，所述栅电极层241包括功函数层(未示出)、以及位于功函数层上 的电极层(未示出)。其中，所述功函数层用于调节晶体管的阈值电压，所述电 极层用于将金属栅极结构的电性引出。
在另一些实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。
本实施例中，所述半导体结构还包括：层间介质层401(如图6所示)，位 于所述栅极结构201侧部的衬底101上并覆盖所述栅极结构201的侧壁。
所述层间介质层401用于相邻器件之间起到隔离作用，所述层间介质层401 还用于为形成所述栅极结构201提供工艺平台。
所述层间介质层401的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、 碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
所述隔断结构221用于在第二方向上使所述栅极结构201之间相互绝缘， 从而使SRAM器件中各晶体管的电连接方式满足设计需求。
本实施例提供的半导体结构中，所述存储单元区101S包括相邻接且中心对 称的第一子单元区101A和第二子单元区101B，所述第一子单元区101A和第 二子单元区101B均包括传输门晶体管区101G、下拉晶体管区101D和上拉晶 体管区101U，隔断结构221位于第一子单元区101A和第二子单元区101B的 交界处，则所述隔断结构221都沿第一子单元区101A和第二子单元区101B的 交界线排列，相比于隔断结构分别位于第一子单元区的传输门晶体管区和上拉 晶体管区的交界处、以及第二子单元区的传输门晶体管区和上拉晶体管区的交 界处的方案，本实施例中，对于同一列的存储单元区101S，所述隔断结构221 都位于同一延长线上，则用于形成所述隔断结构221的隔断开口也都位于同一 延长线上，因此，所述隔断开口可以通过同一张光罩在同一步骤中形成，简化 了工艺流程，节约了工艺成本，提高了工艺效率。
本实施例中，所述隔断结构221沿所述第一方向延伸，并贯穿所述栅极结 构201两侧的层间介质层401，在所述第一方向上，位于同一列的隔断结构221 为一体结构。
所述隔断结构221沿所述第一方向延伸，并贯穿所述栅极结构201两侧的 层间介质层401，从而在所述第一方向上，增大所述隔断结构221的尺寸，有 利于在形成所述隔断结构221时获得较大的工艺窗口，从而降低形成所述隔断 结构221的工艺难度，并形成质量较高的隔断结构221，有利于确保所述隔断 结构221在第二方向上将栅极结构201完全隔断。
同时，在所述第一方向上，位于同一列的隔断结构221为一体结构，有利 于简化形成同一列的隔断结构221的工艺流程，采用一个连为一体的隔断结构 221，即可将沿所述第一方向排列的多个栅极结构201都分割。
需要说明的是，沿所述第二方向，所述隔断结构221的宽度d(如图6所 示)不宜过大，也不宜过小。如果所述隔断结构221的宽度d过大，则沿所述 第二方向，所述上拉晶体管区101U的栅极结构201由所述上拉晶体管区101U 的鳍部111延伸至隔断结构221的剩余栅极结构201过少，从而影响所述上拉 晶体管区101U对应的栅极结构201对相应鳍部111的覆盖，进而影响所述半 导体结构的性能；如果所述隔断结构221的宽度d过小，则所述隔断结构221 的绝缘性较差，难以将所述栅极结构201在第二方向上完全隔断，并且，所述 隔断结构221形成在隔断开口中，所述隔断结构221的宽度d过小，则隔断开 口的宽度也过小，形成隔断开口时，工艺窗口较小，难以形成位置和尺寸较为 精准的隔断开口，从而影响隔断结构221的形成，影响所述半导体结构的性能。 为此，本实施例中，沿所述第二方向，所述隔断结构221的宽度d为10nm至 50nm。
所述隔断结构221的材料的硬度和致密度较高，从而降低所述隔断结构221 在所述半导体结构的形成过程中受损的概率，进而使得所述隔断结构221的隔 离性能得到保障。
例如，在所述半导体结构的形成过程中，在形成栅极结构201后，根据工 艺需求，还可能去除部分区域的栅极结构201，通过使所述隔断结构221的材 料的硬度和致密度较高，能够有效降低所述隔断结构221在去除栅极结构201 的过程中受损的概率，提高了所述隔断结构221的完整性。
为此，所述隔断结构221的材料包括含氮的介质材料。本实施例中，所述 隔断结构221的材料为氮化硅。在其他实施例中，根据实际的工艺需求，所述 隔断结构的材料还可以是含氧的介质材料，所述含氧的介质材料包括氧化硅。
本实施例中，所述半导体结构还包括：源漏掺杂层301，位于所述栅极结 构201两侧的所述鳍部111内。
所述源漏掺杂层301用于作为晶体管的源区或漏区。具体地，所述源漏掺 杂层301的掺杂类型与相对应的晶体管的沟道导电类型相同。
本实施例中，在所述存储单元区101S中，在所述第二方向上，相邻所述上 拉晶体管区101U的源漏掺杂层301分别位于所述隔断结构221的两侧。
本实施例中，所述隔断结构221沿所述第一方向延伸，并贯穿所述栅极结 构201两侧的层间介质层401，在所述第一方向上，位于同一列的隔断结构221 为一体结构，因此，在所述第二方向上，相邻所述上拉晶体管区101U的源漏 掺杂层301分别位于所述隔断结构221的两侧，使得所述隔断结构221进一步 将相邻所述上拉晶体管区101U的源漏掺杂层301互相隔离，增强对相邻所述 上拉晶体管区101U的源漏掺杂层301之间的隔离效果。
本实施例中，所述半导体结构还包括：共享插塞501，位于所述上拉晶体 管区101U的栅极结构201顶部，在同一存储单元区101S中，所述第一子单元 区101A中的共享插塞501延伸至第二子单元区101b的上拉晶体管101U中， 并与相邻所述栅极结构201之间的源漏掺杂层301相连接，所述第二子单元区 101B中的共享插塞501延伸至第一子单元区101A的上拉晶体管区101U中， 并与相邻所述栅极结构201之间的源漏掺杂层301相连接。
在所述存储单元区101S中，所述第一子单元区101A中的上拉晶体管和下 拉晶体管构成第一反相器，所述第二子单元区101B中的上拉晶体管和下拉晶 体管构成第二反相器，其中，第一反相器的输入端和第二反相器的输出端相连 接形成锁存器，第二反相器的输入端和第一反相器的输出端相连接形成锁存器， 也就是说，所述第一子单元区101A中上拉晶体管区101U的栅极结构201与所 述第二子单元区101B中上拉晶体管去101U的源漏掺杂层301通过共享插塞 501实现电连接，所述第二子单元区101B中上拉晶体管区101U的栅极结构201 与所述第一子单元区101A中上拉晶体管区101U的源漏掺杂层301通过共享插塞501实现电连接。
图8至图15是本发明半导体结构的形成方法一实施例中各步骤对应的结构 示意图。
结合参考图8至图10，其中，图8为鳍部和栅极结构的俯视图，图9为图 8中任一存储单元区的俯视图，图10为图9基于AA方向的剖视图，提供基底 (未标示)，包括衬底100以及凸立于所述衬底100的多个鳍部110，所述鳍部 110沿第一方向(如图8中X方向)延伸且沿第二方向(如图8中Y方向)平 行排列，所述第二方向垂直于所述第一方向，所述衬底100包括多个存储单元 区100S，所述存储单元区100S包括相邻接且中心对称的第一子单元区100A 和第二子单元区100B，所述第一子单元区100A和第二子单元区100B均包括 传输门晶体管区100G、下拉晶体管区100D和上拉晶体管区100U，在所述存 储单元区100S中，所述衬底100上形成有栅极结构200，所述栅极结构200横 跨所述鳍部110，并覆盖所述鳍部110的部分顶部和部分侧壁。
所述基底为所述半导体结构的形成工艺提供工艺操作基础。
本实施例中，所述基底包括衬底100，所述衬底100的材料为硅。在其他 实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟中 的一种或多种，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等 其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述半导体结构为鳍式场效应晶体管，所述鳍部110用于提 供鳍式场效应晶体管的沟道。
本实施例中，所述鳍部110与所述衬底100为一体结构。在其他实施例中， 所述鳍部也可以是外延生长于所述衬底的半导体层，从而达到精确控制所述鳍 部高度的目的。
本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部 110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳 化硅、砷化镓和镓化铟中的一种或多种，所述鳍部的材料也可以与所述衬底的 材料不同。
本实施例中，所述基底还包括隔离层120，所述隔离层120覆盖所述鳍部 110的部分侧壁，所述隔离层120用于实现不同器件之间的绝缘，例如在CMOS 制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离层120。
本实施例中，所述隔离层120的材料包括氧化硅、掺碳的氧化硅、氮氧化 硅、氮化硅、掺硼的氧化硅和掺磷的氧化硅中的一种或多种。
本实施例中，所述半导体结构包括SRAM器件，所述SRAM器件包括多 个存储单元区100S。
具体地，在SRAM器件中，多个存储单元区100S沿第一方向和第二方向 呈矩阵排布。其中，在所述矩阵排布的多个存储单元区100S，所述第一方向平 行于所述多个存储单元区100S的列方向，所述第二方向平行于所述多个存储单 元区100S的行方向。
作为一种示例，图5示出了2×2矩阵排布的存储单元区100S，即所述存 储单元区100S的数量为四个，但SRAM器件所包含的存储单元区100S数量不 仅限于四个。
本实施例中，所述存储单元区100S包括中心对称的第一子单元区100A和 第二子单元区100B，所述第一子单元区100A和第二子单元区100B均包括传 输门晶体管区100G、下拉晶体管区100D和上拉晶体管区100U，图6中仅示 意出第一子单元区100A中的传输门晶体管区100G、下拉晶体管区100D和上 拉晶体管区100U，第二子单元区100B与所述第一子单元区100A中心对称。
具体地，所述传输门晶体管区100G和下拉晶体管区100D在所述第一方向 上相邻设置，所述传输门晶体管区100G以及下拉晶体管区100D在第二方向上 与所述上拉晶体管区100U相邻设置。
所述传输门晶体管区100G用于形成传输门晶体管，所述下拉晶体管区100D用于形成下拉晶体管，所述上拉晶体管区100U用于形成上拉晶体管。其 中，传输门晶体管和下拉晶体管均为N型晶体管，上拉晶体管为P型晶体管。
本实施例中，沿所述第一方向，相邻所述存储单元区100S中，所述上拉晶 体管区100U中的鳍部110断开，因此，在所述上拉晶体传管区100U中，位于 所述输门晶体管区100G一侧的鳍部110端部，相对于所述传输门晶体管区100G 中的鳍部110端部缩进，有效避免相邻所述存储单元区100S中，所述上拉晶体 管区100U中的鳍部110在所述第一方向上相接触。
本实施例中，所述提供基底的步骤中，所述栅极结构200包括器件栅极结 构或伪栅结构。器件栅极结构用于控制晶体管的沟道的开启和关断，伪栅结构 用于为形成器件栅极结构占据空间位置。
本实施例中，所述栅极结构200为器件栅极结构，从而在形成器件栅极结 构之后，再进行栅极切断，则无需考虑后续形成的隔断开口沿第二方向的线宽 尺寸对器件栅极结构填充性能的影响，易于更灵活地设定隔断开口沿第二方向 的线宽尺寸。
所述栅极结构200用于控制所述晶体管的沟道的开启和关断。
所述栅介质层230用于隔离栅电极层240与鳍部110。
所述栅介质层230的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、 HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
本实施例中，所述栅极结构200为金属栅极结构，因此，所述栅介质层230 包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质 材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高 k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO 或Al2O3等。
需要说明的是，栅介质层230还可以包括栅氧化层，栅氧化层位于高k栅 介质层和鳍部110之间。具体地，栅氧化层的材料可以为氧化硅。
本实施例中，所述栅电极层240的材料TiN、TaN、Ta、Ti、TiAl、W、AL、 TiSiN和TiAlC中的一种或多种。
具体地，所述栅电极层240包括功函数层(未示出)、以及位于功函数层上 的电极层(未示出)。其中，所述功函数层用于调节晶体管的阈值电压，所述电 极层用于将金属栅极结构的电性引出。
在另一些实施例中，根据工艺需求，所述器件栅极结构也可以为多晶硅栅 结构。
本实施例中，所述提供基底的步骤中，所述栅极结构200侧部的衬底100 上还形成有层间介质层400，所述层间介质层400覆盖所述栅极结构200的侧 壁。
所述层间介质层400用于相邻器件之间起到隔离作用，所述层间介质层400 还用于为形成所述栅极结构200提供工艺平台。
所述层间介质层400的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、 碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，所述提供基底的步骤中，所述栅极结构200两侧的所述鳍部 110内还形成有源漏掺杂层300。
所述源漏掺杂层300用于作为晶体管的源区或漏区。具体地，所述源漏掺 杂层300的掺杂类型与相对应的晶体管的沟道导电类型相同。
结合参考图11和图12，图11为基于图9的俯视图，图12为图11基于 AA方向的剖视图，去除位于第一子单元区100A和第二子单元区100B的交界 处的栅极结构200，形成隔断开口210，所述隔断开口210用于在第二方向上分 割所述栅极结构200。
本实施例提供的形成方法中，所述存储单元区100S包括相邻接且中心对称 的第一子单元区100A和第二子单元区100B，所述第一子单元区100A和第二 子单元区100B均包括传输门晶体管区100G、下拉晶体管区100D和上拉晶体 管区100U，去除位于第一子单元区100A和第二子单元区100B的交界处的栅 极结构200，形成隔断开口210，则所述隔断开口210都沿第一子单元区100A 和第二子单元区100B的交界线排列，相比于隔断开口分别形成于第一子单元 区的传输门晶体管区和上拉晶体管区的交界处、以及第二子单元区的传输门晶 体管区和上拉晶体管区的交界处的方案，本实施例中，对于同一列的存储单元 区100S，所述隔断开口210都形成于同一延长线上，因此，所述隔断开口210 可以通过同一张光罩在同一步骤中形成，简化了工艺流程，节约了工艺成本， 提高了工艺效率。
通过形成所述隔断开口210的方式对所述栅极结构200进行切断，可以提 高晶体管的集成度，且能够在所述栅极结构200延伸方向上，高精度地缩小断 开的栅极结构200的末端(line end)的距离。
所述隔断开口210用于为后续形成隔断结构提供空间位置。
本实施例中，在形成器件栅极结构之后，再进行栅极切断，则无需考虑隔 断开口210沿第二方向的线宽尺寸对器件栅极结构填充性能的影响，易于更灵 活地设定隔断开口210沿第二方向的线宽尺寸。
本实施例中，利用同一张光罩，在同一工序中形成所述隔断开口210。
所述隔断开口210可以利用同一张光罩，在同一工序中形成，简化了工艺 流程，节约了工艺成本，提高了工艺效率。
本实施例中，去除位于第一子单元区100A和第二子单元区100B的交界处 的栅极结构200，形成所述隔断开口210的步骤中，在所述第一子单元区100A 和第二子单元区100B的交界处，还去除位于第一子单元区100A和第二子单元 区100B的交界处的层间介质层400，所述隔断开口210沿所述第一方向延伸， 并贯穿所述栅极结构200两侧的层间介质层400，在所述第一方向上，位于同 一列的所述隔断开口210相连通。
所述隔断开口210沿所述第一方向延伸，并贯穿所述栅极结构200两侧的 层间介质层400，从而在所述第一方向上，增大所述隔断开口210的尺寸，有 利于在形成所述隔断开口210时获得较大的工艺窗口，从而降低形成所述隔断 开口210的工艺难度，并形成质量较高的隔断开口210，有利于确保所述隔断 开口210在第二方向上将栅极结构200完全隔断。
同时，在所述第一方向上，位于同一列的隔断开口210为一体结构，有利 于简化形成同一列的隔断开口210的工艺流程，采用一个连为一体的隔断开口 210，即可将沿所述第一方向排列的多个栅极结构200都分割。
本实施例中，形成所述隔断开口210的步骤中，在所述存储单元区100S 中，在所述第二方向上，相邻所述上拉晶体管区100U的源漏掺杂层300分别 位于所述隔断开口210的两侧。
本实施例中，所述隔断开口210沿所述第一方向延伸，并贯穿所述栅极结 构200两侧的层间介质层400，在所述第一方向上，位于同一列的所述隔断开 口210相连通，因此，在所述第二方向上，相邻所述上拉晶体管区100U的源 漏掺杂层300分别位于所述隔断开口210的两侧，后续在隔断开口中形成隔断 结构后，使得隔断结构进一步将相邻所述上拉晶体管区100U的源漏掺杂层300 互相隔离，增强对相邻所述上拉晶体管区100U的源漏掺杂层300之间的隔离 效果。
本实施例中，形成所述隔断开口210的步骤中，采用干法刻蚀工艺形成所 述隔断开口210。
所述干法刻蚀工艺具有各向异性刻蚀的特性，因此通过选取干法刻蚀工艺， 刻蚀更具方向性，有利于提高隔断开口210的开口尺寸精度。
需要说明的是，沿所述第二方向，所述隔断开口210的宽度d不宜过大， 也不宜过小。如果所述隔断开口210的宽度d过大，则沿所述第二方向，所述 上拉晶体管区100U的栅极结构200由所述上拉晶体管区100U的鳍部110延伸 至隔断开口210的剩余栅极结构200过少，从而影响所述上拉晶体管区100U 对应的栅极结构200对相应鳍部110的覆盖，进而影响所述半导体结构的性能； 如果所述隔断开口210的宽度d过小，则所述隔断开口210难以将所述栅极结 构200在第二方向上完全隔断，并且，所述隔断开口210的宽度d过小，形成 隔断开口210时，工艺窗口较小，难以形成位置和尺寸较为精准的隔断开口210， 从而影响后续隔断结构的形成，影响所述半导体结构的性能。为此，本实施例 中，沿所述第二方向，所述隔断开口210的宽度d为10nm至50nm。
结合参考图13和图14，图13为基于图11的俯视图，图14为图13基于 AA方向的剖视图，在所述隔断开口210中形成隔断结构220。
所述隔断结构220用于在第二方向上使栅极结构200之间相互绝缘，从而 使SRAM器件中各晶体管的电连接方式满足设计需求。
本实施例中，形成所述隔断结构220的步骤中，采用化学气相沉积工艺形 成所述隔断结构220。
所述化学气相沉积工艺简便易操作，且具备较好的填充能力，能形成质量 较高的所述隔断结构220。
相应的，本实施例中，沿所述第二方向，所述隔断结构220的宽度为10nm 至50nm。
所述隔断结构220的材料的硬度和致密度较高，从而降低所述隔断结构220 在所述半导体结构的形成过程中受损的概率，进而使得所述隔断结构220的隔 离性能得到保障。
例如，在所述半导体结构的形成过程中，在形成栅极结构后，根据工艺需 求，还可能去除部分区域的栅极结构，通过使所述隔断结构220的材料的硬度 和致密度较高，能够有效降低所述隔断结构220在去除栅极结构的过程中受损 的概率，提高了所述隔断结构220的完整性。
为此，所述隔断结构220的材料包括含氮的介质材料。本实施例中，所述 隔断结构220的材料为氮化硅。在其他实施例中，根据实际的工艺需求，所述 隔断结构的材料还可以是含氧的介质材料，所述含氧的介质材料包括氧化硅。
需要说明的是，本实施例以所述栅极结构200为器件栅极结构为例进行说 明。在其他实施例中，所述栅极结构也可以为伪栅结构，相应的，形成伪栅结 构之后，形成源漏掺杂层；形成源漏掺杂层之后，去除所述伪栅结构之前，去 除位于第一子单元区和第二子单元区的交界处的伪栅结构，形成隔断开口，所 述隔断开口用于在第二方向上分割所述伪栅结构；在所述隔断开口中形成隔断 结构；形成所述隔断结构后，去除所述伪栅结构，形成栅极开口；在所述栅极 开口中形成器件栅极结构。
参考图15，图15为基于图13的俯视图，形成所述隔断结构220之后，所 述形成方法还包括：在所述上拉晶体管区100U的栅极结构200顶部形成共享 插塞500，在同一所述存储单元区100S中，所述第一子单元区100A中的共享 插塞500延伸至第二子单元区100B的上拉晶体管区100U中，并与相邻所述栅 极结构200之间的源漏掺杂层300相连接，所述第二子单元区100B中的共享 插塞500延伸至第一子单元区100A的上拉晶体管区100U中，并与相邻所述栅 极结构200之间的源漏掺杂层300相连接。
在所述存储单元区100S中，所述第一子单元区100A中的上拉晶体管和下 拉晶体管构成第一反相器，所述第二子单元区100B中的上拉晶体管和下拉晶 体管构成第二反相器，其中，第一反相器的输入端和第二反相器的输出端相连 接形成锁存器，第二反相器的输入端和第一反相器的输出端相连接形成锁存器， 也就是说，所述第一子单元区100A中上拉晶体管区100U的栅极结构200与所 述第二子单元区100B中上拉晶体管去100U的源漏掺杂层300通过共享插塞 500实现电连接，所述第二子单元区100B中上拉晶体管区100U的栅极结构200 与所述第一子单元区100A中上拉晶体管区100U的源漏掺杂层300通过共享插塞500实现电连接。
图16和图17是本发明掩膜版版图一实施例的示意图，图17为图16中任 一个存储单元区的掩膜版版图的示意图。
结合参考图16和图17，所述掩膜版版图包括多个存储单元区102S，所述 存储单元区102S包括中心对称的第一子单元区102A和第二子单元区102B， 所述第一子单元区102A和第二子单元区102B均包括传输门晶体管区102G、 下拉晶体管区102D和上拉晶体管区102U。
本实施例中，所述掩膜版版图用于形成SRAM器件，所述SRAM器件包 括多个存储单元区102S。
在SRAM器件中，多个存储单元区102S沿第一方向(如图16中X方向 所示)和第二方向(如图16中Y方向所示)呈矩阵排布。其中，在所述矩阵 排布的多个存储单元区102S，所述第一方向平行于所述多个存储单元区102S 的列方向，所述第二方向平行于所述多个存储单元区102S的行方向。
作为一种示例，图16示出了2×2矩阵排布的存储单元区102S，即存储单 元区102S的数量为四个，但SRAM器件所包含的存储单元区102S数量不仅限 于四个。
具体地，所述传输门晶体管区102G和下拉晶体管区102D在所述第一方向 上相邻设置，所述传输门晶体管区102G以及下拉晶体管区102D在第二方向上 与所述上拉晶体管区102U相邻设置。
所述传输门晶体管区102G用于形成传输门晶体管，所述下拉晶体管区 102D用于形成下拉晶体管，所述上拉晶体管区102U用于形成上拉晶体管。其 中，传输门晶体管和下拉晶体管均为N型晶体管，上拉晶体管为P型晶体管。
具体地，参考图17，所述掩膜版版图包括：第一版图层(未标示)，包括 鳍部图形112，所述鳍部图形112沿第一方向延伸且沿第二方向平行排列，所 述第二方向垂直于所述第一方向。
所述鳍部图形112用于形成鳍部，所述鳍部用于提供晶体管的沟道。
本实施例中，沿所述第一方向，相邻所述存储单元区102S中，所述上拉晶 体管102U中的鳍部相互断开，因此，在所述上拉晶体传管区102U中，位于所 述输门晶体管区102G一侧的鳍部图形112端部，相对于所述传输门晶体管区 102G中的鳍部图形112端部缩进，有效避免相邻所述存储单元区102S中，所 述上拉晶体管102U中的鳍部在所述第一方向上相接触。
本实施例中，所述掩膜版版图还包括：第二版图层(未标示)，位于所述第 一版图层上方，所述第二版图层包括栅极图形202，所述栅极图形202与所述 鳍部图形112正交，所述栅极图形202沿第二方向延伸且沿第一方向平行排列。
所述栅极图形202用于形成栅极结构。
本实施例中，所述第二版图层位于所述第一版图层上方，则在半导体工艺 中，在形成鳍部之后形成栅极结构。
在半导体工艺中，栅极结构横跨所在区域中的鳍部并覆盖所述鳍部的部分 顶部和部分侧壁，因此，所述栅极图形202与所在区域中的鳍部图形112正交。 具体地，当所在区域中的鳍部图形112的数量为多个时，一个栅极图形202与 多个鳍部图形112正交。
本实施例中，所述掩膜版版图还包括：第三版图层(未标示)，位于所述第 二版图层上方，所述第三版图层包括位于第一子单元区100A和第二子单元区 100B的交界处的栅极切段图形222，所述栅极切段图形222与所述栅极图形202 正交。
所述栅极切段图形222用于定义栅极结构的切断位置。
本实施例提供的掩膜版版图中，栅极切段图形222位于第一子单元区102A 和第二子单元区102B的交界处，则所述栅极切段图形222都沿第一子单元区 102A和第二子单元区102B的交界线排列，相比于栅极切段图形分别位于第一 子单元区的传输门晶体管区和上拉晶体管区的交界处、以及第二子单元区的传 输门晶体管区和上拉晶体管区的交界处的方案，本实施例中，对于同一列的存 储单元区102S，所述栅极切段图形222都位于同一延长线上，因此，形成隔断 开口时可以通过同一张光罩在同一步骤中形成，简化了工艺流程，节约了工艺 成本，提高了工艺效率。
本实施例中，在所述第一方向上，所述栅极切段图形222横跨位于同一列 上各个所述存储单元区102S。
所述栅极切段图形222横跨位于同一列上各个所述存储单元区102S，从而 在所述第一方向上，增大所述栅极切段图形222的尺寸，有利于在形成隔断开 口时获得较大的工艺窗口，从而降低形成隔断开口的工艺难度，并形成质量较 高的隔断结构，同时，在所述第一方向上，有利于简化形成同一列的隔断开口 的工艺流程，采用一个连为一体的隔断开口，即可将沿所述第一方向排列的多 个栅极结构都分割。
本实施例中，所述第三版图层位于所述第二版图层上方，则在半导体工艺 中，在形成栅极结构之后，再进行栅极切断处理。
本实施例中，所述掩膜版版图还包括：第四版图层(未标示)，位于所述第 一版图层上方，且位于所述第二版图层下方，所述第四版图层包括源漏图形 302，所述源漏图形302位于所述栅极图形202两侧的鳍部图形112上，
所述源漏图形302用于形成源漏掺杂层。
本实施例中，所述第四版图层位于所述第一版图层上方，且位于所述第二 版图层下方，则在半导体工艺中，在形成鳍部之后，形成栅极结构之前，形成 源漏掺杂层。
本实施例中，在所述存储单元区102S中，在所述第二方向上，相邻所述上 拉晶体管区102U的源漏图形302分别位于所述栅极切段图形222的两侧。
本实施例中，在所述第一方向上，所述栅极切段图形222横跨位于同一列 上各个所述存储单元区102S，因此，在所述第二方向上，相邻所述上拉晶体管 区102U的源漏图形302分别位于所述栅极切段图形222的两侧，从而在半导 体工艺中，形成的隔断结构能够进一步隔离相邻所述上拉晶体管区102U的源 漏掺杂层，增强相邻所述上拉晶体管区102U的源漏掺杂层之间的隔离效果。
本实施例中，所述掩膜版版图还包括：第五版图层(未标示)，位于所述第 三版图层上方，所述第五版图层包括共享插塞图形502，所述共享插塞图形502 位于所述上拉晶体管区102U的栅极图形202上方，在同一所述存储单元区102S 中，所述第一子单元区102A中的共享插塞图形502延伸至第二子单元区102B 的上拉晶体管区102U中，并位于相邻所述栅极图形202之间的源漏图形302 上方，所述第二子单元区102B中的共享插塞图形502延伸至第一子单元区102A 的上拉晶体管区102U中，并位于相邻所述栅极图形202之间的源漏图形302 上方。
所述共享插塞图形502用于形成共享插塞，所述第一子单元区102A中上 拉晶体管区102U的栅极结构与所述第二子单元区102B中上拉晶体管去102U 的源漏掺杂层通过共享插塞实现电连接，所述第二子单元区102B中上拉晶体 管区102U的栅极结构与所述第一子单元区102A中上拉晶体管区102U的源漏 掺杂层通过共享插塞实现电连接。
本实施例中，所述第五版图层位于所述第三版图层的上方，则在半导体工 艺中，在进行栅极切断处理之后，再形成共享插塞。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在 不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范 围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，包括衬底以及凸立于所述衬底的多个鳍部，所述鳍部沿第一方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向，所述衬底包括多个存储单元区，所述存储单元区包括相邻接且中心对称的第一子单元区和第二子单元区，所述第一子单元区和第二子单元区均包括传输门晶体管区、下拉晶体管区和上拉晶体管区；
栅极结构，位于所述基底上且沿所述第二方向横跨所述多个鳍部，所述栅极结构包括覆盖所述鳍部的部分侧壁和部分顶部的栅介质层、以及位于所述栅介质层上的栅电极层；
隔断结构，位于第一子单元区和第二子单元区的交界处，并贯穿第一子单元区和第二子单元区交界处的栅极结构，所述隔断结构在所述第二方向上将所述栅极结构进行分割。
2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：层间介质层，位于所述栅极结构侧部的衬底上并覆盖所述栅极结构的侧壁；
所述隔断结构沿所述第一方向延伸，并贯穿所述栅极结构两侧的层间介质层，在所述第一方向上，位于同一列的隔断结构为一体结构。
3.如权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括：源漏掺杂层，位于所述栅极结构两侧的所述鳍部内；
在所述存储单元区中，在所述第二方向上，相邻所述上拉晶体管区的源漏掺杂层分别位于所述隔断结构的两侧。
4.如权利要求3所述的半导体结构，其特征在于，所述半导体结构还包括：共享插塞，位于所述上拉晶体管区的栅极结构顶部，在同一所述存储单元区中，所述第一子单元区中的共享插塞延伸至第二子单元区的上拉晶体管中，并与相邻所述栅极结构之间的源漏掺杂层相连接，所述第二子单元区中的共享插塞延伸至第一子单元区的上拉晶体管区中，并与相邻所述栅极结构之间的源漏掺杂层相连接。
5.如权利要求1所述的半导体结构，其特征在于，所述隔断结构的材料包括含氮的介质材料或含氧的介质材料，所述含氮的介质材料包括氮化硅，所述含氧的介质材料包括氧化硅。
6.如权利要求1所述的半导体结构，其特征在于，沿所述第二方向，所述隔断结构的宽度为10nm至50nm。
7.如权利要求1所述的半导体结构，其特征在于，所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种，所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
8.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括衬底以及凸立于所述衬底的多个鳍部，所述鳍部沿第一方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向，所述衬底包括多个存储单元区，所述存储单元区包括相邻接且中心对称的第一子单元区和第二子单元区，所述第一子单元区和第二子单元区均包括传输门晶体管区、下拉晶体管区和上拉晶体管区，在所述存储单元区中，所述衬底上形成有栅极结构，所述栅极结构沿所述第二方向横跨所述鳍部，并覆盖所述鳍部的部分顶部和部分侧壁；
去除位于第一子单元区和第二子单元区的交界处的栅极结构，形成隔断开口，所述隔断开口用于在第二方向上分割所述栅极结构；
在所述隔断开口中形成隔断结构。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述栅极结构侧部的衬底上还形成有层间介质层，所述层间介质层覆盖所述栅极结构的侧壁；
去除位于第一子单元区和第二子单元区的交界处的栅极结构，形成所述隔断开口的步骤中，在所述第一子单元区和第二子单元区的交界处，还去除位于第一子单元区和第二子单元区的交界处的层间介质层，所述隔断开口沿所述第一方向延伸，并贯穿所述栅极结构两侧的层间介质层，在所述第一方向上，位于同一列的所述隔断开口相连通。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述栅极结构两侧的所述鳍部内还形成有源漏掺杂层；
形成所述隔断开口的步骤中，在所述存储单元区中，在所述第二方向上，相邻所述上拉晶体管区的源漏掺杂层分别位于所述隔断开口的两侧。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述隔断结构之后，所述形成方法还包括：在所述上拉晶体管区的栅极结构顶部形成共享插塞，在同一所述存储单元区中，所述第一子单元区中的共享插塞延伸至第二子单元区的上拉晶体管区中，并与相邻所述栅极结构之间的源漏掺杂层相连接，所述第二子单元区中的共享插塞延伸至第一子单元区的上拉晶体管区中，并与相邻所述栅极结构之间的源漏掺杂层相连接。
12.如权利要求8所述的半导体结构的形成方法，其特征在于，利用同一张光罩，在同一工序中形成所述隔断开口。
13.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述隔断开口的步骤中，采用干法刻蚀工艺形成所述隔断开口。
14.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述隔断结构的步骤中，采用化学气相沉积工艺形成所述隔断结构。
15.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述隔断结构的步骤中，所述隔断结构的材料包括含氮的介质材料或含氧的介质材料，所述含氮的介质材料包括氮化硅，所述含氧的介质材料包括氧化硅。
16.如权利要求8所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述栅极结构包括器件栅极结构或伪栅结构。
17.一种掩膜版版图，其特征在于，包括：多个存储单元区，所述存储单元区包括中心对称的第一子单元区和第二子单元区，所述第一子单元区和第二子单元区均包括传输门晶体管区、下拉晶体管区和上拉晶体管区；
第一版图层，包括鳍部图形，所述鳍部图形沿第一方向延伸且沿第二方向平行排列，所述第二方向垂直于所述第一方向；
第二版图层，位于所述第一版图层上方，所述第二版图层包括栅极图形，所述栅极图形与所述鳍部图形正交，所述栅极图形沿第二方向延伸且沿第一方向平行排列；
第三版图层，位于所述第二版图层上方，所述第三版图层包括位于第一子单元区和第二子单元区的交界处的栅极切段图形，所述栅极切段图形与所述栅极图形正交。
18.如权利要求17所述的掩膜版版图，其特征在于，在所述第一方向上，所述栅极切段图形横跨位于同一列上各个所述存储单元区。
19.如权利要求18所述的掩膜版版图，其特征在于，所述掩膜版版图还包括：第四版图层，位于所述第一版图层上方，且位于所述第二版图层下方，所述第四版图层包括源漏图形，所述源漏图形位于所述栅极图形两侧的鳍部图形上；
在所述存储单元区中，在所述第二方向上，相邻所述上拉晶体管区的源漏图形分别位于所述栅极切段图形的两侧。
20.如权利要求19所述的掩膜版版图，其特征在于，所述掩膜版版图还包括：第五版图层，位于所述第三版图层上方，所述第五版图层包括共享插塞图形，所述共享插塞图形位于所述上拉晶体管区的栅极图形上方，在同一所述存储单元区中，所述第一子单元区中的共享插塞图形延伸至第二子单元区的上拉晶体管区中，并位于相邻所述栅极图形之间的源漏图形上方，所述第二子单元区中的共享插塞图形延伸至第一子单元区的上拉晶体管区中，并位于相邻所述栅极图形之间的源漏图形上方。
CN202110753619.XA 2021-07-02 2021-07-02 半导体结构及其形成方法、以及掩膜版版图 Pending CN115566019A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110753619.XA CN115566019A (zh) 2021-07-02 2021-07-02 半导体结构及其形成方法、以及掩膜版版图

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110753619.XA CN115566019A (zh) 2021-07-02 2021-07-02 半导体结构及其形成方法、以及掩膜版版图

Publications (1)

Publication Number Publication Date
CN115566019A true CN115566019A (zh) 2023-01-03

Family

ID=84737420

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110753619.XA Pending CN115566019A (zh) 2021-07-02 2021-07-02 半导体结构及其形成方法、以及掩膜版版图

Country Status (1)

Country Link
CN (1) CN115566019A (zh)

Similar Documents

Publication Publication Date Title
US10037994B2 (en) Semiconductor devices having Fin field effect transistor (FinFET) structures and manufacturing and design methods thereof
CN108962994B (zh) 用于形成不同晶体管的源极/漏极区的注入
US11251091B2 (en) Semiconductor device with contracted isolation feature
US8217469B2 (en) Contact implement structure for high density design
US10304833B1 (en) Method of forming complementary nano-sheet/wire transistor devices with same depth contacts
KR102050214B1 (ko) 반도체 소자 제조 방법
US10763863B2 (en) Semiconductor device for logic and memory co-optimization
US20210296185A1 (en) Semiconductor device and manufacturing method thereof
US11502077B2 (en) Semiconductor devices having fin field effect transistor (FinFET) structures and manufacturing and design methods thereof
US9595595B2 (en) Method of forming field effect transistors (FETs) with abrupt junctions and integrated circuit chips with the FETs
US20220209774A1 (en) Semiconductor Device For Logic and Memory Co-Optimization
US10879243B2 (en) Semiconductor device and method for manufacturing the same
US11521858B2 (en) Method and device for forming metal gate electrodes for transistors
US11776961B2 (en) Semiconductor device and manufacturing method thereof for selectively etching dummy fins
CN115566019A (zh) 半导体结构及其形成方法、以及掩膜版版图
CN115602699A (zh) 半导体结构及其形成方法、以及掩膜版版图
US20230180451A1 (en) Semiconductor Structure With Source/Drain Contact Plugs And Method For Forming The Same
US20230411479A1 (en) Semiconductor device and manufacturing method thereof
US20230389252A1 (en) Semiconductor structure and method for forming the same
US20240047459A1 (en) Integrated Standard Cell with Contact Structure
KR20220102575A (ko) 돌출된 소스/드레인 콘택
CN114649331A (zh) 半导体结构及其形成方法
CN115602727A (zh) 半导体结构及其形成方法
TW202416450A (zh) 積體電路及其製造方法
CN117438427A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination