KR20220102575A - 돌출된 소스/드레인 콘택 - Google Patents

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KR20220102575A
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충-하오 카이
옌-준 후앙
팅 팡
제이슨 야오
첸-밍 리
푸-카이 양
메이-윤 왕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 구조물들 및 방법들이 제공된다. 본 개시물에 따른 반도체 구조물은 기판 위의 제1 핀 구조물 및 제2 핀 구조물, 제1 핀 구조물 위에 배치되는 제1 소스/드레인 피처 및 제2 핀 구조물 위에 배치되는 제2 소스/드레인 피처, 제1 소스/드레인 피처 위에 배치되는 유전체 피처, 및 제1 소스/드레인 피처 및 제2 소스/드레인 피처 위에 형성되는 콘택 구조물을 포함한다. 콘택 구조물은 제2 소스/드레인 피처에 전기적으로 커플링되고 유전체 피처에 의해 제1 소스/드레인 피처로부터 분리된다.

Description

돌출된 소스/드레인 콘택{OVERHANGING SOURCE/DRAIN CONTACT}
우선권
이 출원은 2021년 1월 13일자로 출원된 “Overhanging Source/Drain Contact”라는 제목의 미국 가출원 제63/137,023호의 우선권을 청구하며, 이 가출원 전체가 참조로서 본 명세서에 통합된다.
반도체 집적 회로(IC, integrated circuit) 산업은 기하급수적인 성장을 경험하였다. IC 재료들 및 디자인에 있어서의 기술적 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로들을 갖는 IC 세대를 생산해 냈다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호연결된 디바이스들의 개수)는 일반적으로 증가한 반면, 기하학적 사이즈(즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해 왔다. 이러한 스케일링 다운 프로세스는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점들을 제공한다. 이러한 스케일링 다운은 또한 IC의 프로세싱 및 제조의 복잡성을 증가시켰다.
예를 들어, 집적 회로(IC, integrated circuit) 기술들이 더 작은 기술 노드들로 발전함에 따라, 다중 게이트 금속 산화물 반도체 전계 효과 트랜지스터(다중 게이트 MOSFET들또는 다중 게이트 디바이스들)이 도입되어, 게이트-채널 커플링을 증가시키고 오프-상태 전류를 감소시키며 단채널 효과(SCE, short-channel effect)들을 감소시킴으로써 게이트 제어를 향상시켰다. 다중 게이트 디바이스는 일반적으로 채널 영역의 하나 이상의 면 위에 배치된 게이트 구조물 또는 그 일부를 갖는 디바이스를 지칭한다. 핀형 전계 효과 트랜지스터(FinFET, Fin-like Field Effect Transistor)들 및 다중 브릿지 채널(MBC, multi-bridge-channel) 트랜지스터들은 고성능 및 저누설 애플리케이션들에서 인기 있고 유망한 후보들이 된 다중 게이트 디바이스들의 예들이다. FinFET는 하나 이상의 면에서 게이트에 의해 랩핑된 상승된 채널을 갖는다(예를 들어, 게이트는 기판으로부터 연장되는 반도체 재료의 "핀"의 상단부 및 측벽들을 랩핑한다). MBC 트랜지스터는 2개 이상의 면에서 채널 영역에 대한 액세스를 제공하기 위해 채널 영역 주위로 부분적으로 또는 완전히 연장될 수 있는 게이트 구조물을 갖는다. 그 게이트 구조물이 채널 영역들을 둘러싸기 때문에, MBC 트랜지스터는 주변 게이트 트랜지스터(SGT, surrounding gate transistor) 또는 게이트 올 어라운드(GAA, gate-all-around) 트랜지스터로도 또한 지칭될 수 있다.
스케일링 다운 프로세스에서 동일한 연결성을 유지하면서 금속 라인들의 수를 줄이기 위해 노력하고 있다. 몇몇 예시적인 구조물들은 하나 초과의 활성 영역에 걸쳐 있는 길어진 소스/드레인 콘택들을 포함한다. 절충안으로서, 길어진 소스/드레인 콘택들이 인접한 게이트 구조물들과 중첩할 수 있으며, 그 결과 소스/드레인 콘택들과 게이트 구조물들 사이의 기생 커패시턴스가 증가한다. 따라서, 다중 게이트 소자들 기존 소스/드레인 콘택들은 일반적으로 그 의도한 목적에 적합하지만, 이들이 모든 면에서 만족스러운 것은 아니다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시물의 하나 이상의 양상에 따른 반도체 구조물을 형성하기 위한 방법의 흐름도이다.
도 2는 본 개시물의 하나 이상의 양상에 따른, 도 1의 방법에 따른 제조될 워크피스의 부분 평면도이다.
도 3 내지 도 22는 본 개시물의 하나 이상의 양상에 따른, 도 1의 방법에 따른 제조의 다양한 스테이지들에서의 워크피스의 부분 단면도들이다.
도 23는 본 개시물의 하나 이상의 양상에 따른, 제1 개수의 금속 라인들을 포함하는 예시적인 콘택 구조물의 개략적인 투시도이다.
도 24는 본 개시물의 하나 이상의 양상에 따른, 제2 개수의 금속 라인들을 포함하는 콘택 구조물의 개략적인 투시도이다.
도 25는 본 개시물의 하나 이상의 양상에 따른 콘택 구조물의 개략적인 사시도이다.
아래의 개시내용은 제공된 주제의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
"밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시될 때 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
또한, 숫자 또는 숫자의 범위가 "약", "대략" 등으로 기술될 때, 이 용어는 당업자가 이해하는 바와 같이 제조 동안 본질적으로 발생하는 변동들을 고려하여 합리적인 범위 내의 숫자들을 포함하도록 의도된다. 예를 들어, 숫자 또는 숫자의 범위는 숫자와 연관된 특성을 갖는 피처의 제조와 연관된 알려진 제조 공차들을 기반으로, 설명된 숫자의 +/-10% 이내와 같은 설명된 숫자를 포함하는 합리적인 범위를 포함한다. 예를 들어, "약 5 nm"의 두께를 갖는 재료 층은 4.25 nm 내지 5.75 nm 범위의 치수를 포함할 수 있으며, 여기서 재료 층의 성막과 연관된 제조 공차들은 당업자에 의해 +/-15%인 것으로 알려져 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
IC 설계에서 복수의 소자들은 특정 회로 기능들을 수행하기 위해 셀 또는 표준 셀로서 함께 그룹화될 수 있다. 이러한 셀 또는 표준 셀은 NAND, AND, OR, NOR 또는 인버터와 같은 논리 연산을 수행하거나 또는 정적 랜덤 액세스 메모리(SRAM, Static Random Access Memory) 셀과 같은 메모리 셀의 역할을 할 수 있다. 셀을 상호연결하는 데 필요한 금속 라인들의 수는 셀 높이와 같은 셀의 사이즈를 결정하는 요소이다. 셀 높이를 줄이는 한 가지 방법은 로컬 상호연결 구조물들을 구현하여 콘택 비아들을 재배치함으로써, 금속 라인들로의 콘택 비아들의 연결들을 통합하는 것이다. 일부 기존 기술에서, 콘택 비아가 더 멀리 있는 금속 라인에 커플링될 수 있도록, 길어진 소스/드레인 콘택이 형성될 수 있다. 콘택 비아 재배치는 하나 이상의 금속 라인의 제거 및 셀 높이의 감소를 허용한다. 그 기법은 도전과제가 없는 것이 아니다. 예를 들어, 길어진 소스/드레인 콘택은 게이트 구조물들을 따라 연장되어 기생 커패시턴스(예를 들어, 게이트-드레인 커패시턴스) 및 바람직하지 않은 링 발진기(RO, ring oscillator) 성능을 증가시킬 수 있다.
본 개시물은 기생 커패시턴스의 증가 없이 FinFET의 핀 요소와 같은 하나 초과의 활성 영역에 걸쳐 있는 소스/드레인 콘택을 제공한다. 본 개시물의 소스/드레인 콘택은 제1 소스/드레인 피처에 커플링하는 제1 부분 및 제1 소스/드레인 피처에 인접한 제2 소스/드레인 피처 위로 돌출되거나 "플라잉(fly)"하는 제2 부분을 포함한다. 제2 부분은 유전체 피처에 의해 제2 소스/드레인 피처로부터 이격된다. 제2 부분의 프로파일 및 유전체 피처의 존재는 인접한 게이트 구조물들과의 영역 중첩을 감소시켜, 기생 커패시턴스를 감소시킨다.
이제 본 개시물의 다양한 양상들이 도면들을 참조하여 더 상세하게 설명될 것이다. 이와 관련하여, 도 1은 본 개시물의 실시예들에 따른 워크피스로부터 반도체 구조물을 형성하는 방법(100)을 예시하는 흐름도이다. 방법(100)은 단지 예이고, 방법(100)에 명시적으로 예시된 것으로 본 개시내용을 제한하려는 의도는 아니다. 추가 단계들은 방법(100) 이전에, 그 동안에, 그리고 그 후에 제공될 수 있으며, 설명된 몇몇 단계들은 방법의 추가 실시예들을 위해 교체, 제거, 또는 이동될 수 있다. 단순함을 위해 본 명세서에서 모든 단계들을 자세히 설명되지는 않는다. 방법(100)은 워크피스(200)의 단편적인 평면도를 예시하는 도 2 및 도 1의 방법(100)의 실시예들에 따른 상이한 제조 스테이지들에서의 워크피스(200)의 단편적인 단면도들인 도 3 내지 도 22와 함께 아래에서 설명된다. 워크피스(200)는 반도체 소자로 제조될 것이기 때문에, 워크피스(200)는 문맥상 필요에 따라 본 명세서에서 반도체 소자(200)로 지칭될 수 있다. 방지를 위해 도 2 내지 도 22의 X, Y 및 Z 방향은 서로 수직이다. 본 개시물 전반에 걸쳐, 달리 명시적으로 제외되지 않는 한, 유사한 참조 번호들은 유사한 피처들을 나타낸다.
도 1, 도 2, 도 3 및 도 4를 참조하면, 방법(100)은 워크피스(200)가 수용되는 블록(102)을 포함한다. 도 2는 워크피스(200)의 부분 평면도를 예시한다. 도 3은 라인 A-A'를 따른 워크피스(200)의 부분 단면도를 예시하고, 도 4는 라인 B-B'를 따른 워크피스(200)의 부분 단면도를 예시한다. 도 2 및 도 4에 도시된 바와 같이, 워크피스(200)는 기판(202) 위의 제1 활성 영역(204) 및 제2 활성 영역(204')을 포함한다. 기판(202)은 실리콘 기판과 같은 반도체 기판일 수 있다. 기판(202)은 반도체 기판 상에 형성된 도전 층 또는 절연 층을 포함하는 다양한 층들을 포함할 수 있다. 기판(202)은 당업계에 공지된 바와 같이 설계 요건들에 따라 다양한 도핑 구성들을 포함할 수 있다. 기판(202)은 또한 게르마늄(Ge), 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드와 같은 다른 반도체들을 포함할 수 있다. 대안적으로, 기판(202)은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 몇몇 실시예들에서, 기판(202)은 에피택셜 층(에피층)을 포함할 수 있고, 기판(202)은 성능 향상을 위해 변형될 수 있고, 기판(202)은 SOI(silicon-on-insulator) 구조물을 포함할 수 있고 그리고/또는 기판(202)은 다른 적합한 향상 피처들을 가질 수 있다.
제1 활성 영역(204) 및 제2 활성 영역(204')은 MBC 트랜지스터들의 경우 채널 부재들의 수직 스택을 포함할 수 있거나 또는 FinFET들의 경우 핀 구조물(즉, 핀 또는 핀 요소)을 포함할 수 있다. 도시된 실시예들에서, 제1 활성 영역(204) 및 제2 활성 영역(204') 각각은 핀 구조물이고 반도체 디바이스(200)는 FinFET들을 포함할 수 있다. 제1 활성 영역(204) 및 제2 활성 영역(204')은 실리콘(Si) 또는 게르마늄(Ge)과 같은 다른 원소 반도체; 실리콘 탄화물(SiC), 갈륨 비화물(GaAs), 갈륨 인화물(GaP), 인듐 인화물(InP), 인듐 비화물(InAs), 인듐 안티몬화물(InSb)과 같은 화합물 반도체; 실리콘 게르마늄(SiGe), 갈륨 비소 인(GaAsP), 알루미늄 인듐 비소(AlInAs), 알루미늄 갈륨 비소(AlGaAs), 인듐 갈륨 비소(InGaAs), 갈륨 인듐 인(GaInP) 및/또는 갈륨 인듐 비소 인(GaInAsP)과 같은 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 도 2 및 도 3에 도시된 바와 같이, 제1 활성 영역(204) 및 제2 활성 영역(204')은 X 방향을 따라 길이방향으로 연장된다. 제1 활성 영역(204) 및 제2 활성 영역(204')은 포토리소그래피 및 에칭 프로세스들을 포함하는 적합한 프로세스들을 사용하여 제조될 수 있다. 포토리소그래피 프로세스는 기판(202) 위에 놓이는 포토레지스트 층을 형성하는 단계, 포토마스크로부터 반사되거나 이를 통해 투과하는 복사선에 포토레지스트 층을 노출시키는 단계, 노광 후 베이크 프로세스들을 수행하는 단계, 포토레지스트 층을 현상하여 포토레지스트 층을 포함하는 마스킹 요소를 형성하는 단계를 포함할 수 있다. 몇몇 실시예들에서, 마스킹 요소를 형성하기 위해 포토레지스트 층을 패터닝하는 단계는 전자 빔(e-빔) 리소그래피 프로세스를 사용하여 수행될 수 있다. 마스킹 요소는 그 후 에칭 프로세스가 기판(202) 내로 리세스들을 형성하여 제1 활성 영역(204) 및 제2 활성 영역(204')을 형성하는 동안 기판(202)의 영역들을 보호하는 데 사용될 수 있다. 리세스들은 건식 에칭(예를 들어, 화학적 산화물 제거), 습식 에칭, 및/또는 다른 적합한 프로세스들을 사용하여 에칭될 수 있다. 기판(202) 상에 활성 영역들(제1 활성 영역(204) 및 제2 활성 영역(204')과 같은)을 형성하기 위한 방법들의 수많은 다른 실시예들이 또한 사용될 수 있다. 활성 영역들은 격리 피처(203)에 의해 서로 분리된다. 격리 피처(203)는 또한 얕은 트렌치 격리(STI, shallow trench isolation) 피처로 지칭될 수 있고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG, fluorine-doped silicate glass), 로우-k(low-k) 유전체, 이들의 조합들, 및/또는 또는 기타 적합한 재료들을 포함할 수 있다.
도 3을 참조하면, 제1 활성 영역(204) 및 제2 활성 영역(204') 각각은 게이트 구조물(208)에 의해 랩핑된 채널 영역(204C)을 포함한다. 제1 활성 영역(204)은 제1 소스/드레인 피처(220-1)가 그 위에 형성되는 소스/드레인 영역(204SD)을 포함한다. 제2 활성 영역(204')은 제4 소스/드레인 피쳐(220-4)가 그 위에 형성되는 소스/드레인 영역(204SD)을 포함한다. 게이트 구조물(208)의 측벽들은 게이트 스페이서(210)에 의해 라이닝된다. 게이트 스페이서(210)는 제1 소스/드레인 피처(220-1) 및 제4 소스/드레인 피처(220-4)로부터 게이트 구조물(208)을 분리한다. 게이트 구조물은 제1 활성 영역(204)의 채널 영역(204C) 및 제2 활성 영역(204')의 채널 영역(204C) 위를 랩핑한다. 도 2에 예시된 바와 같이, 게이트 구조물(208)은 X 방향에 수직인 Y 방향을 따라 길이방향으로 연장된다. 도 2에 명시적으로 도시되어 있지는 않지만, 게이트 구조물(208)은 계면 층, 게이트 유전체 층, 하나 이상의 일함수 층, 및 금속 충전 층을 포함한다. 몇몇 실시예들에서, 계면 층은 실리콘 산화물 또는 실리콘 하프늄 산화물과 같은 유전체 재료를 포함할 수 있다. 게이트 유전체 층은 하프늄 산화물(HfO), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈룸 산화물(Ta2O5), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO), 이트륨 산화물(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란타늄 산화물(HfLaO) 란타늄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 하프늄 탄탈룸 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), (Ba,Sr)TiO3(BST), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 이들의 조합들, 또는 다른 적합한 재료를 포함할 수 있는 하이-k(즉, 약 3.9보다 큰 유전 상수) 유전체 재료로 형성된다. 하나 이상의 일함수 층은 n 타입 일함수 층들 및 p 타입 일함수 층들을 포함할 수 있다. 예시적인 n 타입 일함수 층들은 알루미늄, 티타늄 알루미나이드, 티타늄 알루미늄 탄화물, 탄탈룸 실리콘 탄화물, 탄탈룸 실리콘 알루미늄, 탄탈룸 실리콘 탄화물, 탄탈룸 실리사이드, 또는 하프늄 탄화물로 형성될 수 있다. 예시적인 p 타입 일함수 층들은 티타늄 질화물, 티타늄 실리콘 질화물, 탄탈륨 질화물, 텅스텐 탄질화물, 또는 몰리브덴으로 형성될 수 있다. 금속 충전 층은 텅스텐(W), 루테늄(Ru), 코발트(Co), 니켈(Ni), 구리(Cu) 등과 같은 금속으로 형성될 수 있다. 게이트 유전체 층이 하이-k 유전체 재료로 형성되고 게이트 구조물(208)에 금속이 사용되기 때문에, 게이트 구조물(208)은 하이-k 금속 게이트 구조물(208) 또는 금속 게이트 구조물(208)로도 또한 지칭될 수 있다.
도 2에 도시된 바와 같이, 워크피스(200)는 Y 방향을 따라 길이방향으로 연장되는 복수의 게이트 구조물들(208)을 포함할 수 있다. 게이트 구조물들(208) 각각은 X 방향을 따른 제1 폭(W1)을 포함하고 제1 간격(S1)만큼 인접한 게이트 구조물로부터 이격된다. 게이트 구조물들(208)은 제1 피치(P1)에 배치된다. 몇몇 경우에, 제1 폭(W1)은 약 5 nm 내지 약 80 nm이고, 제1 간격(S1)은 약 10 nm 내지 약 200 nm이고, 제1 피치(P1)는 약 15 nm 내지 약 280 nm이다. 제1 폭(W1), 제1 간격(S1) 및 제1 피치(P1)의 범위는 포토리소그래피 프로세스들의 한계 및 생산 비용을 고려하여 소자 치수들을 최소화하도록 선택된다. 도 2에 도시된 몇몇 실시예들에서, 제1 활성 영역(204) 및 제2 활성 영역(204')은 Y 방향을 따라 유사하거나 상이한 폭을 가질 수 있다. 도시된 실시예에서, 제1 활성 영역(204)은 제3 폭(W3)을 갖고 제2 활성 영역(204')은 제3 폭(W3)보다 큰 제4 폭(W4)을 갖는다. 제2 활성 영역(204')의 더 넓은 폭은 제2 활성 영역(204') 위의 트랜지스터가 더 큰 온(on)-상태 전류를 갖도록 할 수 있고 제1 활성 영역(204)의 더 작은 폭은 제1 활성 영역(204) 위의 트랜지스터가 누설이 적어지게 할 수 있다. 일 실시예에서, 워크피스(200)는 정적 랜덤 액세스 메모리(SRAM) 소자의 제조를 위한 것이고, 제1 활성 영역(204)은 p 타입 트랜지스터의 형성을 위한 것이고, 제2 활성 영역(204')은 n 타입 트랜지스터의 형성을 위한 것이다. 몇몇 경우에, 제3 폭(W3)은 약 5 nm 내지 약 100 nm이고, 제4 폭(W4)은 약 5 nm 내지 약 100 nm이다. 도시된 실시예에서, 제1 활성 영역(204) 및 제2 활성 영역(204')은 제2 간격(S2)만큼 분리될 수 있고, 제2 피치(P2)에 배치될 수 있다. 몇몇 실시예들에서, 제2 간격(S2)은 약 20 nm 내지 약 200 nm 일 수 있고, 제2 피치(P2)는 약 25 nm 내지 약 300 nm 일 수 있다. 제3 폭(W3), 제4 폭(W4), 제2 간격(S2) 및 제2 피치(P2)의 범위는 포토리소그래피 프로세스들의 한계 및 생산 비용을 고려하여 소자 치수들을 최소화하도록 선택된다. 제1 폭(W1), 제1 간격(S1), 제1 피치(P1), 제3 폭(W3), 제4 폭(W4), 제2 간격(S2), 및 제2 피치(P2)의 범위는 넓어 보일 수 있는데, 이는 워크피스(200) 상에 제조된 반도체 소자들이 작고 조밀하게 패킹된 로직 소자들, 조밀하게 패킹된 메모리 소자들, 비교적 큰 ESD(Electrostatic discharge) 또는 비교적 큰 입/출력(I/O) 소자들일 수 있다.
도 2 및 도 3에 도시된 게이트 스페이서(210)는 단층 또는 다층일 수 있다. 게이트 스페이서(210)를 위한 예시적인 재료들은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 옥시탄질화물, 및/또는 이들의 조합을 포함한다. 일 예에서, 게이트 스페이서(210)는 실리콘 질화물로 형성된다. 도 3에 도시된 바와 같이, Y 방향을 따라 보았을 때, 게이트 구조물들(208) 각각이 2개의 게이트 스페이서들(210) 사이에 샌드위치되도록 게이트 구조물들(208) 각각의 측벽들이 게이트 스페이서(210)에 의해 라이닝된다. 게이트 구조물들(208) 각각 및 이를 샌드위치하는 게이트 스페이서들(210)은 자체 정렬된 캡핑(SAC, self-aligned capping) 층(214)에 의해 캡핑된다. SAC 층(214)은 하프늄 실리사이드, 실리콘 산탄화물, 알루미늄 산화물, 지르코늄 실리사이드, 알루미늄 산질화물, 지르코늄 산화물, 하프늄 산화물, 티타늄 산화물, 지르코늄 알루미늄 산화물, 아연 산화물, 탄탈룸 산화물, 란탄 산화물, 이트륨 산화물, 탄탈룸 탄질화물, 실리콘 질화물, 실리콘 옥시탄질화물, 실리콘, 지르코늄 질화물, 또는 실리콘 탄질화물로 형성될 수 있다. 일 실시예에서, SAC 층(214)은 실리콘 질화물로 형성된다.
제1 소스/드레인 피처(220-1), 제2 소스/드레인 피처(220-2), 제3 소스/드레인 피처(220-3), 및 제4 소스/드레인 피처(220-4)를 포함하는 도 2 내지 도 4에 도시된 소스/드레인 피처는 제1 활성 영역(204) 및 제2 활성 영역(204')과 같은 활성 영역들의 소스/드레인 영역들(204SD) 위에 에피택셜 성장될 수 있다. 소자 타입들 및 설계 요건들에 따라, 소스/드레인 피처들(258)은 n 타입 또는 p 타입일 수 있다. 예를 들어, n 타입 소스/드레인 피처들은 인(P) 또는 비소(As)와 같은 n 타입 도펀트로 도핑된 실리콘(Si)을 포함할 수 있고, p 타입 소스/드레인 피처들은 붕소(B), 붕소 디플루오라이드(BF2) 또는 갈륨(Ga)과 같은 p 타입 도펀트로 도핑된 실리콘 게르마늄(SiGe)을 포함할 수 있다. 도 3에 도시된 바와 같이, 제1 소스/드레인 피처(220-1), 제2 소스/드레인 피처(220-2), 및 제3 소스/드레인 피처(220-3)는 제1 활성 영역(204)의 소스/드레인 영역들(204SD) 위에 배치된다. 제4 소스/드레인 피처(220-4)는 도 2 및 도 4에 도시된 바와 같이 제2 활성 영역(204')의 소스/드레인 영역(204SD) 위에 배치된다. 도 2 및 도 4에 도시된 몇몇 실시예들에서, 제1 활성 영역(204) 및 제2 활성 영역(204')은 Y 방향을 따라 상이한 폭들을 가질 수 있고, 이는 제1 소스/드레인 피쳐(220-1) 및 제4 소스/드레인 피처(220-4)의 상이한 폴들을 초래할 수 있다. 도시된 실시예에서, p 타입 FinFET는 더 좁은 제1 활성 영역(204) 위에 형성될 수 있고, n 타입 FinFET는 더 넓은 제2 활성 영역(204') 위에 형성되어 n 타입 FinFET의 구동 전류를 증가시킬 수 있다. 이 실시예에서, 제4 소스/드레인 피처(220-4)는 Y 방향을 따라 제1 소스/드레인 피처(220-1)보다 더 넓다.
도 2 및 도 4를 참조하면, 유전체 핀(230)이 제1 활성 영역(204)과 제2 활성 영역(204') 사이에 배치될 수 있다. 유전체 핀(230)은 또한 제1 소스/드레인 피처(220-1)와 제4 소스/드레인 피처(220-4) 사이에 배치된다. 유전체 핀(230)의 기능들 중 하나는 그들의 에피택셜 성장 동안 제1 소스/드레인 피처(220-1)와 제4 소스/드레인 피처(220-4)의 병합을 방지하는 것이다. 도 4에 도시된 몇몇 실시예들에서, 유전체 핀(230)은 제1 층(232) 및 제1 층(232) 위의 제2 층(234)을 포함할 수 있다. 제1 층(232) 및 제2 층(234)은 상이한 조성들을 가질 수 있다. 몇몇 경우에, 제1 층(232)은 실리콘 산화물, 실리콘 옥시탄질화물 또는 실리콘 탄질화물을 포함할 수 있고, 제2 층(234)은 실리콘 질화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 금속 산화물, 또는 적절한 유전체 재료를 포함할 수 있다. 제2 층(234)의 유전 상수는 제1 층(232)의 유전 상수보다 클 수 있다. 도 4에 도시된 바와 같이, 유전체 핀(230)의 상부면은 Z 방향을 따라 제1 소스/드레인 피처(220-1) 및 제4 소스/드레인 피처(220-4)의 상부면보다 더 높다. 몇몇 실시예들에서, 유전체 핀(230)은 약 5 nm 내지 약 100 nm인 제5 폭(W5)을 가질 수 있다. 유전체 핀(230)의 제5 폭(W5)은 유전체 핀(230)이 배치되는 영역에 크게 의존한다. 조밀하게 패킹된 논리 소자 영역 또는 메모리 소자 영역에서 구현되는 경우, 유전체 핀(230)은 비교적 작은 폭을 가질 수 있다. ESD 소자 영역 또는 I/O 소자 영역에서 구현되는 경우, 유전체 핀(230)은 훨씬 더 큰 폭을 가질 수 있다.
워크피스(200)는 소스/드레인 피처(제1 소스/드레인 피처(220-1), 제2 소스/드레인 피처(220-2), 제3 소스/드레인 피처(220-3) 및 제4 소스/드레인 피처(220-4)를 포함함) 위에 콘택 에칭 스탑 층(CESL, contact etch stop layer)(216), CESL(216) 위의 제1 층간 유전체(ILD, interlayer dielectric) 층(218), 및 제1 ILD 층(218) 위의 제2 ILD 층(222)을 더 포함한다. 도 3에 도시된 바와 같이, CESL(216)은 소스/드레인 피처들(제1 소스/드레인 피처(220-1), 제2 소스/드레인 피처(220-2), 제3 소스/드레인 피처(220-3) 및 제4 소스/드레인 피처(220-4)를 포함함)의 상부면들, 게이트 스페이서들(210)의 측벽들, 및 SAC 층(214)의 측벽들과 접촉한다. 제1 ILD 층(218)은 CESL(216)에 의해 소스/드레인 피처(제1 소스/드레인 피처(220-1), 제2 소스/드레인 피처(220-2), 제3 소스/드레인 피처(220-3), 및 제4 소스/드레인 피처(220-4)를 포함함), 게이트 스페이서들(210), 및 SAC 층(214)으로부터 분리된다. CESL(216)은 질소 함유 유전체 재료를 포함할 수 있다. 몇몇 경우에, CESL(216)은 실리콘 질화물 또는 실리콘 탄질화물을 포함할 수 있다. 제1 ILD 층(218) 및 제2 ILD 층(222)은 실리콘 산화물, 또는 약 3.9인 실리콘 산화물보다 작은 k-값(유전 상수)을 갖는 로우-k 재료를 포함할 수 있다. 몇몇 예들에서, 로우-k 유전체 재료는 다공성 유기실리케이트 박막, 예컨대 SiOCH, 테트라에틸오르소실리케이트(TEOS, tetraethylorthosilicate) 산화물, 도핑되지 않은 실리케이트 유리, 도핑된 실리콘 산화물, 예컨대 보로포스포실리케이트유리(BPSG, borophosphosilicate glass), 용융된 실리카 유리(FSG, fused silica glass), 포스포실리케이트 유리(PSG, phosphosilicate glass), 불소 도핑된 실리콘 이산화물, 탄소 도핑된 실리콘 이산화물, 실리콘 탄소 질화물(SiCN), 실리콘 산탄화물(SiOCN), 스핀-온 실리콘 기반 고분자 유전체들, 또는 이들의 조합들을 포함한다.
형성될 소스/드레인 콘택들의 구획화를 제공하기 위해, 워크피스(200)는 또한 복수의 콘택 컷 피처들(224)을 포함할 수 있다. 도 3 및 4에 도시된 바와 같이, 콘택 컷 피처들(224) 각각은 SAC 층들(214)의 상부면들 위로 상승한다. 콘택 컷 피처(224)는 제1 ILD 층(218) 및 제2 ILD 층(222)의 선택적 에칭을 허용하기 위해 제1 ILD 층(218) 및 제2 ILD 층(222)과 상이한 조성을 가질 수 있다. 몇몇 실시예들에서, 콘택 컷 피처들(224)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 옥시탄질화물, 실리콘 탄화물, 알루미늄 산화물, 하프늄 산화물, 또는 이들의 조합을 포함할 수 있다. 도 3에 도시된 몇몇 실시예들에서, 콘택 컷 피처(224)의 일부는 인접한 SAC 층들(214)의 상부면들 위로 연장될 수 있다. 콘택 컷 피처들(224)은 원자층 증착(ALD, atomic layer deposition) 또는 유동성 화학 기상 증착(FCVD, flowable chemical vapor deposition)을 사용하여 성막될 수 있다. 콘택 컷 피처들(224)이 ALD를 사용하여 형성되는 몇몇 구현들에서, 콘택 컷 피처(224)는 시임(226) 위의 유전체 재료의 조기 병합으로 인해 시임(226)을 포함할 수 있다. 시임(226)이 평탄화 프로세스 후에 밀봉되는 것으로 도시되어 있지만, 도 3에 도시된 바와 같이, 시임(226)은 제2 ILD 층(222)의 성막에 뒤따르는 평탄화 이후에 개방될 수 있다. 몇몇 경우에, 콘택 컷 피처들(224)은 시임이 없을 수 있다. 콘택 컷 피처들(224)은 또한 도 2에 도시되어 있고 X 방향을 따라 제2 폭(W2)을 가질 수 있다. 도 2의 콘택 컷 피처들(224)이 2개의 인접한 게이트 구조물들(208)을 따라 배치된 2개의 인접한 게이트 스페이서들(210)와 동일선상에 있는 것으로 보이지만, 각각의 콘택 컷 피처들(224)의 상부 부분은 도 3에 도시된 바와 같이 게이트 스페이서들(210) 및 SAC 층(214) 위에 걸쳐있을 수 있다. 몇몇 경우에, 제2 폭(W2)은 약 10 nm 내지 약 190 nm일 수 있다. 도 2 및 도 3에 도시된 바와 같이, 콘택 컷 피처들(224) 각각은 게이트 구조물들(208)과 평행하게 Y 방향을 따라 길이 방향으로 연장된다. 본 개시물에 따르면, 콘택 컷 피처들(224)의 상부면들은 제2 ILD 층(222)과 동일 평면에 있고 SAC 층(214)의 상부면들보다 더 높아, 콘택 컷 피처들(224)이 소스/드레인 콘택들을 세그먼트들로 분리하는 기능을 하는 것을 보장한다. 콘택 컷 피처들(224)이 없으면, 소스/드레인 피처들 위에 성막된 소스/드레인 콘택들은 Y 방향을 따라 연속적으로 연장될 수 있고, 그 결과 설계상 바람직하지 않은 연결들이 발생할 수 있다.
도 1, 도 5 및 도 6을 참조하면, 방법(100)은 제1 ILD 층(218) 및 제2 ILD 층(222)이 소스/드레인 피처들을 노출시키기 위해 제거되는 블록(104)을 포함한다. 몇몇 실시예들에서, 블록(104)에서, 워크피스(200)는 제1 ILD 층(218) 및 제2 ILD 층(222)을 에칭하여 콘택 개구(228)를 형성하기 위해 에칭 마스크로서 패터닝된 포토레지스트 층을 사용하여 건식 에칭된다. 블록(104)에서의 예시적인 건식 에칭 프로세스는 산소, 산소 함유 가스, 수소, 불소 함유 가스(예를 들어, CF4, SF6, NF3, BF3, CH2F2, CHF3, CH3F, C4H8, C4F6, 및/또는 C2F6), 탄소 함유 가스(예를 들어, CO, CH4 및/또는 C3H8), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및 /또는 CHBr3), 요오드 함유 가스, 다른 적합한 가스들 및/또는 플라즈마들, 및/또는 이들의 조합들을 이용할 수 있다. 도 5 및 도 6에 도시된 바와 같이, 블록(104)에서의 에칭 프로세스는 제1 ILD 층(218) 및 제2 ILD 층(222)에 대해 선택적일 수 있고, 소스/드레인 피처들(제1 소스/드레인 피처(220-1), 제2 ILD 소스/드레인 피처(220-2), 제3 소스/드레인 피처(220-3), 및 제4 소스/드레인 피처(220-4) 포함), 콘택 컷 피처들(224), 및 유전체 핀(230)을 더 느린 레이트로 에칭한다. 블록(104)에서의 동작의 결론에서, 제1 소스/드레인 피처(220-1)의 일부, 제4 소스/드레인 피처(220-4)의 일부, 및 유전체 핀(230)이 콘택 개구(228)에서 노출된다. 도 6에 예시된 몇몇 구현들에서, 제1 소스/드레인 피처(220-1) 및 제4 소스/드레인 피처(220-4) 위의 CESL(216)의 부분들이 또한 제거된다.
도 1, 도 7, 도 8, 도 9 및 도 10를 참조하면, 방법(100)은 패터닝된 포토레지스 층(2400)이 형성되는 블록(106)을 포함한다. 예시적인 프로세스에서, 포토레지스트 층(238)은 워크피스(200) 위에 성막될 수 있다. 포토레지스트 층(238)은 단층 또는 다층일 수 있다. 도 7 및 8에 도시된 몇몇 실시예들에서, 포토레지스트 층(238)은 3중층이며, 바닥 층(240), 바닥 층(240) 위의 중간 층(242), 및 중간 층(242) 위의 상단 층(244)을 포함할 수 있다. 일 실시예에서, 바닥 층(240)은 탄소(C), 수소(H) 및 산소를 포함하는 탄소 풍부(rich) 폴리머 층일 수 있고, 중간 층(242)은 실리콘(Si), 탄소( C), 수소(H), 산소(O)를 포함하는 실리콘 풍부 폴리머 층일 수 있고, 상단 층(244)은 탄소(C), 수소(H) 및 산소(O)를 포함하는 감광성 폴리머 층 및 감광성 성분일 수 있다. 포토레지스트 층(238)을 패터닝하기 위해, 상단 층(244)은 먼저 포토마스크로부터 반사되거나 포토마스크를 통해 투과하는 복사선에 노출되고, 노광 후 베이킹 프로세스에서 베이킹되고, 현상 프로세스에서 현상되고, 헹궈진다. 이로써 포토마스크의 패턴은 도 7 및 도 8에 도시된 바와 같이 제1 소스/드레인 피처(220-1) 위에 개구(246)를 포함하는 패터닝된 상단 층(244)을 형성하기 위해 상단 층(244)으로 전사된다. 본 개시에 따르면, 개구(246)는 제1 소스/드레인 피처(220-1) 바로 위에 있고 제1 소스/드레인 피처(220-1)보다 큰 영역 돌출부를 갖는다. 즉, 개구(246)의 일부는 인접한 게이트 구조물들(208) 위의 콘택 컷 피처(224), 유전체 핀(230), 및 SAC 층(214)과 수직으로 중첩한다. 개구(246)가 도 7에 단지 하나의 제1 소스/드레인 피처(220-1) 위에 있는 것으로 도시되어 있지만, 개구(246)는 X 방향을 따라 다수의 소스/드레인 피처들 위로 연장될 수 있고 길어진 형상을 가질 수 있다. 몇몇 실시예들에서, 개구(246)는 X 방향을 따른 제6 폭(W6)을(도 7에 도시됨) 그리고 Y 방향을 따른 제7 폭(W7)을(도 8에 도시된) 포함한다. 제6 폭(W6)은 제1 소스/드레인 피처(220-1)의 X-방향 치수보다 크고, 제7 폭(W7)은 제2 소스/드레인 피처(220-1)의 Y-방향 치수보다 크다. 몇몇 경우에, 제6 폭(W6)은 약 20 nm 내지 약 10 um(즉, 10000 nm)일 수 있고 제7 폭(W7)은 약 15 nm 내지 약 300 nm일 수 있다. 도 9 및 도 10을 참조하면, 패터닝된 상단 층(244)은 패터닝된 포토레지스트 층(2400)을 형성하기 위해 중간 층(242) 및 하단 층(240)을 에칭하기 위한 에칭 마스크로서 사용된다. 패터닝된 포토레지스트 층(2400)은 제1 소스/드레인 피처(220-1)를 노출시키는 액세스 개구(2460)를 포함한다. 도시된 실시예에서, 액세스 개구(2460)는 액세스 개구(2460)가 제1 소스/드레인 피처(220-1)에 인접한 하단 개구보다 더 넓은 상단 개구(제7 폭(W7)을 가짐)를 갖도록 테이퍼진(tapered) 측면 프로파일을 가질 수 있다. 몇몇 경우에, 액세스 개구(2460)는 약 0° 내지 약 30° 의 테이퍼링 각도(θ)를 특징으로 한다. 도 10에 도시된 바와 같이, 제2 소스/드레인 피처(220-2) 및 제4 소스/드레인 피처(220-4)는 패터닝된 포토레지스트 층(2400)에 의해 커버된 채로 남아 있다.
도 1, 도 11 및 도 12를 참조하면, 방법(100)은 유전체 피처(248)가 액세스 개구(2460)에 형성되는 블록(108)을 포함한다. 몇몇 실시예들에서, 유전체 재료는 CVD, FCVD 또는 ALD를 사용하여 액세스 개구(2460)에 먼저 성막된다. 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 옥시탄질화물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 유전체 피처(248)를 위한 유전체 재료는 실리콘 산화물을 포함한다. 성막된 유전체 재료는 그 후 유전체 피처(248)를 형성하기 위해 에치 백(etch back)된다. 도 12에 도시된 바와 같이, 유전체 피처(248)의 상부면은 콘택 컷 피처(224)의 상부면보다 낮지만, 유전체 핀(230)의 상부면보다 높을 수 있다. 도 12에 또한 도시된 몇몇 대안적인 실시예에서, 유전체 피처(248)는 유전체 핀(230)의 상부면보다 낮은 대안적인 상부면(248')을 가질 수 있다. 도 11에 도시된 바와 같이, Y 방향을 따라 보았을 때, 유전체 피처(248)는 2개의 게이트 스페이서들(210) 사이에 배치되고 제1 소스/드레인 피처(220-1) 상에 적어도 부분적으로 배치된다. 도 12를 참조하면, X 방향을 따라 보았을 때, 유전체 피처(248)는 인접한 콘택 컷 피처(224)와 직접 접촉하게 되고, 제1 소스/드레인 피처(220-1) 및 제4 소스/드레인 피처(220-4)를 분리시키는 유전체 핀(230)의 측벽들을 따라 연장된다. 도시된 실시예들에서, 유전체 피처(248)는 격리 피처(203)와 제1 소스/드레인 피처(220-1) 모두 상에 안착한다(land on). 제1 소스/드레인 피쳐(220-1)의 상부면으로부터 측정된 바와 같이, 유전체 피처(248)는 제1 높이(H1)를 갖는다. 유전체 피처의 상부면은 소스/드레인 콘택 피처가 유전체 피처(248) 위로 연장되는 것을 허용하도록 콘택 컷 피처(248)의 상부면보다 낮다. 몇몇 실시예들에서, 제1 높이(H1)는 약 5 nm 내지 약 50 nm일 수 있다. 콘택 컷 피처(224)의 상부면은 유전체 피처(248)의 상부면보다 약 5 nm 내지 약 65 nm 더 높다. 제1 소스/드레인 피처(220-1)의 상부면으로부터 측정될 때, 콘택 컷 피처(224)의 높이는 약 10 nm 내지 약 70 nm일 수 있다.
유전체 피처(248)의 형성 후에, 패터닝된 포토레지스트 층(2400)은 도 13 및 도 14에 도시된 바와 같이 에칭, 애싱, 또는 적절한 방법에 의해 제거된다. 패터닝된 포토레지스트 층(2400)의 제거는 제4 소스/드레인 피처(220-4)를 노출시키는 콘택 개구(249)를 남긴다. X 방향을 따라 보았을 때, 콘택 개구(249)는 2개의 콘택 컷 피처들(224) 사이에 형성되며, 그 중 하나는 제1 소스/드레인 피처(220-1)에 인접하고 다른 하나는 제4 소스/드레인 피처(220-4)에 인접한다. 도 14에 도시된 바와 같이, 유전체 피처(248) 및 유전체 핀(230)은 콘택 개구(249)에서 노출되고 콘택 개구(249)의 형상을 형성한다. 유전체 피처(248)의 프로파일은 일반적으로 도 10에 도시된 액세스 개구(2460)의 테이퍼진 측면 프로파일을 추적한다. 결과적으로, 유전체 피처(248)는 유전체 핀(230) 위로 약간 돌출하는 에지 부분(2480)을 포함할 수 있다. 테이퍼링 각도 및 제7 폭(W7)에 따라, 유전체 피처(248)의 상부면이 유전체 핀(230)의 상부면보다 높을 때 에지 부분(2480)은 유전체 핀(230) 위로 약 0 nm 내지 약 100 nm만큼 돌출할 수 있다.
도 1, 도 15 및 도 16를 참조하면, 방법(100)은 라이너(250)가 콘택 개구(249)의 측벽들을 따라 형성되는 블록(110)을 포함한다. 예시적인 프로세스에서, 라이너 재료는 워크피스(200) 위에 컨포멀하게 성막될 수 있다. 라이너 재료는 실리콘 질화물(SiN) 또는 적합한 질소 함유 유전체 재료를 포함할 수 있다. 그 후, 성막된 라이너 재료는 유전체 핀(230)의 측벽들, 유전체 피처(248)의 측벽들, 및 콘택 컷 피처들(224)의 측벽들을 포함하는 콘택 개구(249)의 측벽들을 따라 라이너(250)를 형성하기 위해 상부 대면 표면들 상의 라이너 재료를 제거하기 위해 에치 백된다.
도 1, 도 17 및 도 18을 참조하면, 방법(100)은 실리사이드 피처(253)가 노출된 제2 소스/드레인 피처(220-4) 위에 형성되는 블록(112)을 포함한다. 예시적인 프로세스에서, 금속 프리커서 층(252)은 제4 소스/드레인 피처(220-4) 위 및 라이너(250) 위를 포함하는 콘택 개구(249) 위에 컨포멀 성막된다. 몇몇 경우에, 금속 프리커서 층(252)은 물리적 기상 증착(PVD), CVD 또는 ALD를 사용하여 성막된다. 금속 프리커서 층(252)은 니켈(Ni), 코발트(Co), 탄탈룸(Ta), 또는 티타늄(Ti)을 포함할 수 있다. 그 후, 워크피스(200)는 제4 소스/드레인 피처(220-4) 내의 실리콘과 금속 프리커서 층(252) 사이에 실리사이드화 반응을 야기하도록 어닐링된다. 실리사이드화 반응은 제4 소스/드레인 피처(220-4) 상에 실리사이드 피처(253)를 생성한다. 몇몇 예들에서, 실리사이드 피처(253)는 니켈 실리사이드, 코발트 실리사이드, 탄탈룸 실리사이드, 또는 티타늄 실리사이드를 포함할 수 있다. 실리사이드 피처(253)는 제4 소스/드레인 피처(220-4)와 실리사이드 피처(253) 위에 성막될 금속 충전 층(254)(도 19에 도시됨) 사이의 콘택 저항을 감소시킬 수 있다. 일 실시예에서, 실리사이드 피처(253)는 티타늄 실리사이드로 형성된다.
도 1, 도 19 및 도 20을 참조하면, 방법(100)은 금속 충전 층(254)이 실리사이드 피처(253) 및 유전체 피처(248) 위에 성막되는 블록(114)을 포함한다. 몇몇 실시예에서, 블록(114)에서, 금속 충전 층(254)은 실리사이드 피처(253)와 직접 접촉하고 실리사이드 피처(253)를 통해 제4 소스/드레인 피처(220-4)와 전기적으로 통신한다. 몇몇 경우에, 금속 충전 층(254)은 텅스텐(W), 루테늄(Ru), 코발트(Co), 구리(Cu), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 몰리브덴(Mo) 또는 니켈(Ni)을 포함하며, PVD 또는 적합한 성막 방법을 사용하여 성막될 수 있다. 도 19에 도시된 바와 같이, 금속 충전 층(254)은 SAC 층(214) 및 콘택 컷 피처(224) 위에 성막될 수 있다. 도 20을 참조하면, 금속 충전 층(254)은 유전체 피처(248)에 의해 제1 소스/드레인 피처(220-1)로부터 이격된다.
도 1, 도 21 및 도 22를 참조하면, 방법(100)은 워크피스(200)가 평탄화되는 블록(116)을 포함한다. 블록(116)에서, 금속 충전 층(254)은 SAC 층(214) 및 콘택 컷 피처(224)가 워크피스(200)의 평면 상부면 상에 노출될 때까지 평탄화된다. 도 21 및 도 22에 도시된 바와 같이, 평탄화는 금속 충전 층(254)의 연결 부분을 제거하고, 콘택 컷 피처들(224) 및 SAC 층들(214)이 금속 충전 층(254)을 개별 콘택 피처들로 분할하도록 허용한다. 예를 들어, 블록(116)에서의 평탄화 후에, 제1 소스/드레인 콘택(2542)이 제1 소스/드레인 피처(220-1) 및 제4 소스/드레인 피처(220-4) 위에 형성되고, 제2 소스/드레인 콘택(2544)이 제2 소스/드레인 피처(220-2) 위에 형성된다. 도 22를 참조하면, Y 방향을 따라 그리고 2개의 콘택 컷 피처들(224) 사이에서, 제1 소스/드레인 콘택(2542)은 제1 부분(2542A) 및 제2 부분(2542B)을 포함한다. 제1 부분(2542A)은 제1 소스/드레인 피처(220-1) 위에 돌출되고 제2 부분(2542B)은 실리사이드 피처(253)를 통해 제4 소스/드레인 피처(220-4)에 전기적으로 커플링된다. 달리 말하면, 제1 소스/드레인 콘택(2542)은 제1 소스/드레인 피처(220-1) 및 제4 소스/드레인 피처(220-4)에 걸쳐 있고, 제1 부분(2542A)은 제1 소스/드레인 피처(220-1) 위로 "날아간다". 양방향 화살표로 표시된 바와 같이, 제1 부분(2542A)은 유전체 피처(248)에 의해 제1 소스/드레인 피처(220-1)로부터 이격된다. 제1 부분(2542A)과 제2 부분(2542B) 사이의 경계는 점선으로 표시된 바와 같이 대략 유전체 핀(230)의 에지 위로 떨어진다. 제1 부분(2542A)은 또한 유전체 핀(230) 위로 연장된다. 도 21을 간략하게 참조하면, 블록(116)에서의 동작은 또한 제2 소스/드레인 피처(220-2) 상에 배치된 실리사이드 피처(253)를 통해 제2 소스/드레인 피처(220-2)에 전기적으로 커플링되는 제2 소스/드레인 콘택(2544)을 형성할 수 있다. 전술한 바와 같이, 평탄화는 도 21에 도시된 바와 같이 콘택 컷 피처(224)의 시임(226)을 노출시킬 수 있다.
여전히 도 22를 참조한다. 제1 소스/드레인 콘택(2542)은 제1 소스/드레인 피처(220-1) 및 제4 소스/드레인 피처(220-4) 위의 토포그래피를 추적한다. 제1 부분(2254A)은 유전체 피처(248)의 상부면으로부터 측정된 제1 두께(T1), 유전체 핀(230)의 상부면으로부터 측정된 제2 두께(T2)를 포함한다. 제2 부분(2254B)은 실리사이드 피처(253)의 상부면에서 측정된 제3 두께(T3)를 포함한다. 제3 두께(T3)는 제1 두께(T1) 또는 제2 두께(T2)보다 두껍다. 몇몇 실시예들에서, 제1 두께(T1)는 약 5 nm 내지 약 65 nm일 수 있고, 제2 두께(T2)는 약 5 nm 내지 약 65 nm일 수 있고, 제3 두께(T3)는 약 10 nm 내지 약 70 nm일 수 있다. 본 개시물에 따르면, 제1 부분(2254A)의 제1 두께(T1)는 제2 부분(2254B)의 제3 두께(T3)보다 작아서, 제1 소스/드레인 콘택(2542)과 인접 게이트 구조물(208) 사이의 기생 커패시턴스가 감소될 수 있다. 방법(100)이 가치가 있기 위해서는 제1 두께(T1) 대 제3 두께(T3)의 비율은 약 0.1 내지 약 0.7이어야 한다. 제1 두께(T1) 대 제3 두께(T3)의 비율이 0.7보다 큰 경우, 결과적인 기생 커패시턴스 감소는 방법(100)에서 동작들을 수행하는 것과 연관된 추가 시간 및 비용을 정당화하기에 충분하지 않을 수 있다. 제1 두께(T1) 대 제3 두께(T3)의 비율이 0.1보다 작은 경우, 얇은 제1 부분(2254)의 저항은 성능에 영향을 미치기에는 너무 높아질 수 있다. 이것은 특히 제1 부분(2254A)이 Y 방향을 따라 신장될 때 그러하다.
도 1을 참조하면, 방법(100)은 추가 프로세스들이 수행되는 블록(118)을 포함한다. 그러한 추가 프로세스는 워크피스(200) 위에 (제1 소스/드레인 콘택(2542) 및 제2 소스/드레인 콘택촉(2544)과 같은) 소스/드레인 콘택들 위에 콘택 비아들의 형성, 게이트 콘택들의 형성, 및 상호연결 구조물의 형성을 포함할 수 있다. 상호연결 구조물은 복수의 금속간 유전체(IMD) 층에 내장된 복수의 금속 층들을 포함한다. 복수의 금속 층들 각각은 복수의 금속 라인들 및 복수의 콘택 비아들을 포함한다. 상호연결 구조물은 게이트 콘택들 및 소스/드레인 콘택들(제1 소스/드레인 콘택(2542) 및 제2 소스/드레인 콘택(2544)과 같은)을 기능적으로 연결하고 반도체 디바이스(200)가 그 의도된 기능을 수행하도록 허용한다.
본 개시물의 실시예들은 이점들을 제공한다. 예를 들어, 본 개시물의 소스/드레인 콘택들은 금속 라인 수의 감소를 허용한다. 도 23은 제1 반도체 구조물(300)을 예시한다. 제1 반도체 구조물(300)은 제1 활성 영역(204) 및 제2 활성 영역(204')을 포함한다. 표준 소스/드레인 콘택(400) 및 제3 소스/드레인 콘택(2546)은 제2 활성 영역(204') 위의 상이한 소스/드레인 피처들에 커플링된다. 제2 소스/드레인 콘택(2544)은 제1 활성 영역(204) 위의 소스/드레인 피처에 커플링된다. 표준 소스/드레인 콘택(400)은 제3 소스/드레인 피처에 단락되지 않기 때문에, 이들은 동일한 금속 라인에 전기적으로 커플링되지 않는다. 도 23에 도시된 바와 같이, 표준 소스/드레인 콘택(400)은 제1 콘택 비아(262)를 통해 제2 금속 라인(274)에 전기적으로 커플링되고, 제3 소스/드레인 콘택(2546)은 제3 콘택 비아(266)를 통해 제3 금속 라인(276)에 커플링되고, 제2 소스/드레인 콘택(2544)은 제2 콘택 비아(264)를 통해 제1 금속 라인(272)에 커플링된다. 3개의 금속 라인들(즉, 제1 금속 라인(272), 제2 금속 라인(274), 및 제3 금속 라인(276))을 수용하기 위해 제1 활성 영역(204)과 제2 활성 영역(204') 사이의 제1 간격(S1)이 필요하다. 도 24는 제2 반도체 구조물(302)을 예시한다. 도 23의 제1 반도체 구조물(300)과 달리, 제2 반도체 구조물(302)은 표준 소스/드레인 콘택(400) 대신에 본 개시물의 제1 소스/드레인 콘택(2542)을 포함한다. 제1 부분(2542A)은 제1 활성 영역(204)을 향한 제1 소스/드레인 콘택(2542)의 확장을 제공하고, 제1 콘택 비아(262)를 재배치한다. 재배치는 제1 콘택 비아(262)가 제1 금속 라인(272)에 커플링되도록 한다. 이러한 재배치는 또한 (점선으로) 제2 금속 라인(274)의 제거를 허용한다. 제2 금속 라인(274)의 제거는 제1 활성 영역(204)과 제2 활성 영역(204') 사이의 제2 간격(S2)을 감소시킨다. 즉, 도 24의 제2 간격(S2)은 도 23의 제1 간격(S1)보다 작다. 셀 높이(게이트 구조물들의 길이방향을 따라) 및 셀 폭(활성 영역들의 길이방향을 따라)을 갖는 셀 또는 표준 셀과 관련하여, 활성 영역들 사이의 간격의 감소는 각각의 셀 또는 표준 셀의 셀 높이의 감소로 해석될 수 있다. 본 개시물의 소스/드레인 콘택들의 구현은 1.2 내지 1.3를 포함하는, 약 1.1 내지 약 1.4의 범위로 셀 높이 대 셀 폭의 비율을 낮출 수 있다는 것이 관찰된다.
다른 예로, 본 개시물의 소스/드레인 콘택들은 증가된 기생 커패시턴스의 페널티 없이 콘택 비아들의 재배치를 허용한다. 도 21을 참조하면, 유전체 피처(248)의 상부면이 인접 게이트 구조물(208)의 상부면보다 높기 때문에, 제1 부분(2542A)은 X 방향을 따라 인접 게이트 구조물(208)과 중첩하지 않는다. 다시 말해서, 제1 부분(2542A)의 하부면은 인접 게이트 구조물들(208)의 상부면들보다 높다. 도 25는 제1 부분(2542A)과 인접 게이트 구조물들(208) 사이의 공간 관계를 예시한다. 유전체 피처(248)의 존재로 인해, 제1 부분(2542A)은 제1 활성 영역(204)(또는 제1 활성 영역(204) 위의 소스/드레인 콘택)으로부터 인접 게이트 구조물들(208)의 높이들보다 더 이격된다. 제1 부분(2542A) 아래의 유전체 피처(248)(도 21에 도시됨)는 인접 게이트 구조물들(208)와의 면적 중첩을 감소시켜 기생 커패시턴스를 감소시킨다. 인접 게이트 구조물들과 중첩하는 다른 소스/드레인 콘택들과 비교하여, 본 개시물의 소스/드레인 콘택들은 반도체 소자의 링 오실레이터 속도를 약 0.5% 내지 약 1% 향상시킬 수 있다.
따라서, 본 개시물의 실시예들 중 하나는 반도체 구조물을 제공한다. 반도체 구조물은 기판 위의 제1 핀 구조물 및 제2 핀 구조물, 제1 핀 구조물 위에 배치되는 제1 소스/드레인 피처 및 제2 핀 구조물 위에 배치되는 제2 소스/드레인 피처, 제1 소스/드레인 피처 위에 배치되는 유전체 피처, 및 제1 소스/드레인 피처 및 제2 소스/드레인 피처 위에 형성되는 콘택 구조물을 포함한다. 콘택 구조물은 제2 소스/드레인 피처에 전기적으로 커플링되고 유전체 피처에 의해 제1 소스/드레인 피처로부터 분리된다.
몇몇 실시예들에서, 반도체 구조물은 기판 위에서 제1 소스/드레인 피처와 제2 소스/드레인 피처 사이에 배치되는 유전체 핀을 더 포함할 수 있으며, 유전체 피처는 유전체 핀을 따라 연장된다. 몇몇 실시예들에서, 유전체 피처의 상부면은 유전체 핀의 상부면보다 높다. 몇몇 경우에, 반도체 구조물은 콘택 구조물과 유전체 핀의 측벽 사이에 배치되는 스페이서를 더 포함할 수 있다. 몇몇 실시예들에서, 스페이서는 실리콘 질화물 또는 실리콘 산질화물을 포함한다. 몇몇 구현들에서, 반도체 구조물은 제2 소스/드레인 피처와 콘택 구조물 사이에 배치되는 실리사이드 층을 더 포함할 수 있다. 몇몇 실시예들에서, 콘택 구조물은 제1 소스/드레인 피처 위로부터 제2 소스/드레인 피처 위로의 방향을 따라 길이방향으로 연장되고, 상기 방향을 따라, 콘택 구조물은 2개의 유전체 컷 피처들 사이에 배치된다. 몇몇 구현들에서, 2개의 유전체 컷 피처들 각각은 시임을 포함한다. 몇몇 경우에, 반도체 구조물은 제1 핀 구조물 및 제2 핀 구조물 위를 랩핑하는 게이트 구조물을 더 포함할 수 있으며, 유전체 피처의 상부면은 게이트 구조물의 상부면보다 높다. 몇몇 경우에, 게이트 구조물은 게이트 스페이서에 의해 상기 유전체 피처로부터 이격된다.
실시예들 중 다른 실시예에서, 콘택 구조물이 제공된다. 콘택 구조물은 제1 소스/드레인 피처 및 제2 소스/드레인 피처, 제1 소스/드레인 피처와 제2 소스/드레인 피처 사이에 배치되는 유전체 핀, 제1 소스/드레인 피처 위에 배치되고 유전체 핀의 측벽을 따라 연장되는 유전체 피처, 및 유전체 피처 및 유전체 핀 위에 배치되는 제1 부분 및 제2 소스/드레인 피처에 전기적으로 커플링되는 제2 부분을 포함하는 콘택 피처를 포함한다. 제1 부분은 제1 소스/드레인 피처 위로 돌출된다.
몇몇 실시예들에서, 콘택 구조물은 제1 부분 상에 배치되는 콘택 비아를 더 포함할 수 있다. 몇몇 구현들에서, 유전체 핀은 제1 층 및 상기 제1 층 위에 배치되는 제2 층을 포함한다. 제1 층은 실리콘 산화물을 포함하고, 제2 층은 실리콘 및 질화물을 포함한다. 몇몇 실시예들에서, 유전체 피처는 실리콘 산화물을 포함한다. 몇몇 실시예들에서, 콘택 구조물은 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처에 인접한 게이트 구조물을 더 포함할 수 있으며, 제1 부분의 하부면은 게이트 구조물의 상부면보다 높다. 몇몇 구현들에, 제2 부분은 라이너에 의해 유전체 핀으로부터 이격된다
실시예들 중 또 다른 실시예에서, 방법이 제공된다. 방법은 워크피스를 수신하는 단계를 포함하며, 워크피스는 기판 위의 제1 핀 구조물 및 제2 핀 구조물, 제1 핀 구조물 및 제2 핀 구조물 위를 랩핑하는 게이트 구조물, 제1 핀 구조물 위의 제1 소스/드레인 피처, 및 제2 핀 구조물 위의 제2 소스/드레인 피처
을 포함한다. 방법은 제1 소스/드레인 피처 위에 유전체 피처를 선택적으로 형성하는 단계, 및 선택적으로 형성하는 단계 이후에, 콘택 구조물이 제2 소스/드레인 피처에 전기적으로 연결되고 유전체 피처에 의해 제1 소스/드레인 피처로부터 분리되도록, 제1 소스/드레인 피처 및 제2 소스/드레인 피처 위에 콘택 구조물을 형성하는 단계를 더 포함한다.
몇몇 실시예들에서, 선택적으로 형성하는 단계는 제1 소스/드레인 피처 및 제2 소스/드레인 피처 위에 포토레지스트 층을 형성하는 단계, 제1 소스/드레인 피처를 노출시키기 위한 개구를 포함하는 패터닝된 포토레지스트 층을 형성하도록 포토레지스트 층을 패터닝하는 단계, 개구에 유전체 재료를 성막하는 단계, 및 유전체 피처를 형성하기 위해 유전체 재료를 에치 백하는 단계를 포함한다. 몇몇 경우에, 에치 백하는 단계는 패터닝된 포토레지스트 층을 제거한다. 몇몇 구현들에서, 방법은 콘택 구조물을 형성하는 단계 이전에, 유전체 피처의 측벽들을 따라 라이너를 형성하는 단계를 더 포함할 수 있다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1.
반도체 구조물에 있어서,
기판 위의 제1 핀 구조물 및 제2 핀 구조물;
상기 제1 핀 구조물 위에 배치되는 제1 소스/드레인 피처 및 상기 제2 핀 구조물 위에 배치되는 제2 소스/드레인 피처;
상기 제1 소스/드레인 피처 위에 배치되는 유전체 피처; 및
상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처 위에 형성되는 콘택 구조물
을 포함하며,
상기 콘택 구조물은 상기 제2 소스/드레인 피처에 전기적으로 커플링되고 상기 유전체 피처에 의해 상기 제1 소스/드레인 피처로부터 분리되는 것인, 반도체 구조물.
실시예 2. 실시예 1에 있어서,
상기 기판 위에서 상기 제1 소스/드레인 피처와 상기 제2 소스/드레인 피처 사이에 배치되는 유전체 핀을 더 포함하며,
상기 유전체 피처는 상기 유전체 핀을 따라 연장되는 것인, 반도체 구조물.
실시예 3. 실시예 2에 있어서,
상기 유전체 피처의 상부면은 상기 유전체 핀의 상부면보다 높은 것인, 반도체 구조물.
실시예 4. 실시예 2에 있어서,
상기 콘택 구조물과 상기 유전체 핀의 측벽 사이에 배치되는 스페이서를 더 포함하는, 반도체 구조물.
실시예 5. 실시예 4에 있어서,
상기 스페이서는 실리콘 질화물 또는 실리콘 산질화물을 포함하는 것인, 반도체 구조물.
실시예 6. 실시예 1에 있어서,
상기 제2 소스/드레인 피처와 상기 콘택 구조물 사이에 배치되는 실리사이드 층을 더 포함하는, 반도체 구조물.
실시예 7. 실시예 1에 있어서,
상기 콘택 구조물은 상기 제1 소스/드레인 피처 위로부터 상기 제2 소스/드레인 피처 위로의 방향을 따라 길이방향으로 연장되고,
상기 방향을 따라, 상기 콘택 구조물은 2개의 유전체 컷 피처들 사이에 배치되는 것인, 반도체 구조물.
실시예 8. 실시예 7에 있어서,
상기 2개의 유전체 컷 피처들 각각은 시임(seam)을 포함하는 것인, 반도체 구조물.
실시예 9. 실시예 1에 있어서,
상기 제1 핀 구조물 및 상기 제2 핀 구조물 위를 랩핑하는 게이트 구조물을 더 포함하며,
상기 유전체 피처의 상부면은 상기 게이트 구조물의 상부면보다 높은 것인, 반도체 구조물.
실시예 10. 실시예 9에 있어서,
상기 게이트 구조물은 게이트 스페이서에 의해 상기 유전체 피처로부터 이격되는 것인, 반도체 구조물.
실시예 11. 콘택 구조물에 있어서,
제1 소스/드레인 피처 및 제2 소스/드레인 피처;
상기 제1 소스/드레인 피처와 상기 제2 소스/드레인 피처 사이에 배치되는 유전체 핀;
상기 제1 소스/드레인 피처 위에 배치되고 상기 유전체 핀의 측벽을 따라 연장되는 유전체 피처; 및
상기 유전체 피처 및 상기 유전체 핀 위에 배치되는 제1 부분, 및 상기 제2 소스/드레인 피처에 전기적으로 커플링되는 제2 부분을 포함하는 콘택 피처
를 포함하며,
상기 제1 부분은 상기 제1 소스/드레인 피처 위로 돌출하는 것인, 콘택 구조물.
실시예 12. 실시예 11에 있어서,
상기 제1 부분 상에 배치되는 콘택 비아를 더 포함하는, 콘택 구조물.
실시예 13. 실시예 11에 있어서,
상기 유전체 핀은 제1 층 및 상기 제1 층 위에 배치되는 제2 층을 포함하며,
상기 제1 층은 실리콘 산화물을 포함하고,
상기 제2 층은 실리콘 및 질화물을 포함하는 것인, 콘택 구조물.
실시예 14. 실시예 11에 있어서,
상기 유전체 피처는 실리콘 산화물을 포함하는 것인, 콘택 구조물.
실시예 15. 실시예 11에 있어서,
상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처에 인접한 게이트 구조물을 더 포함하며,
상기 제1 부분의 하부면은 상기 게이트 구조물의 상부면보다 높은 것인, 콘택 구조물.
실시예 16. 실시예 11에 있어서,
상기 제2 부분은 라이너에 의해 상기 유전체 핀으로부터 이격되는 것인, 콘택 구조물.
실시예 17. 방법에 있어서,
워크피스를 수신하는 단계 ― 상기 워크피스는:
기판 위의 제1 핀 구조물 및 제2 핀 구조물,
상기 제1 핀 구조물 및 상기 제2 핀 구조물 위를 랩핑하는 게이트 구조물,
상기 제1 핀 구조물 위의 제1 소스/드레인 피처, 및
상기 제2 핀 구조물 위의 제2 소스/드레인 피처
을 포함함 ― ;
상기 제1 소스/드레인 피처 위에 유전체 피처를 선택적으로 형성하는 단계; 및
상기 선택적으로 형성하는 단계 이후에, 콘택 구조물이 상기 제2 소스/드레인 피처에 전기적으로 연결되고 상기 유전체 피처에 의해 상기 제1 소스/드레인 피처로부터 분리되도록, 상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처 위에 상기 콘택 구조물을 형성하는 단계
를 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
상기 선택적으로 형성하는 단계는:
상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처 위에 포토레지스트 층을 형성하는 단계;
상기 제1 소스/드레인 피처를 노출시키기 위한 개구를 포함하는 패터닝된 포토레지스트 층을 형성하도록 상기 포토레지스트 층을 패터닝하는 단계;
상기 개구에 유전체 재료를 성막하는 단계; 및
상기 유전체 피처를 형성하기 위해 상기 유전체 재료를 에치 백(etch back)하는 단계
를 포함하는 것인, 방법.
실시예 19. 실시예 18에 있어서,
상기 에치 백하는 단계는 상기 패터닝된 포토레지스트 층을 제거하는 것인, 방법.
실시예 20. 실시예 17에 있어서,
상기 콘택 구조물을 형성하는 단계 이전에, 상기 유전체 피처의 측벽들을 따라 라이너를 형성하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    기판 위의 제1 핀 구조물 및 제2 핀 구조물;
    상기 제1 핀 구조물 위에 배치되는 제1 소스/드레인 피처 및 상기 제2 핀 구조물 위에 배치되는 제2 소스/드레인 피처;
    상기 제1 소스/드레인 피처 위에 배치되는 유전체 피처; 및
    상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처 위에 형성되는 콘택 구조물
    을 포함하며,
    상기 콘택 구조물은 상기 제2 소스/드레인 피처에 전기적으로 커플링되고 상기 유전체 피처에 의해 상기 제1 소스/드레인 피처로부터 분리되는 것인, 반도체 구조물.
  2. 제1항에 있어서,
    상기 기판 위에서 상기 제1 소스/드레인 피처와 상기 제2 소스/드레인 피처 사이에 배치되는 유전체 핀을 더 포함하며,
    상기 유전체 피처는 상기 유전체 핀을 따라 연장되는 것인, 반도체 구조물.
  3. 제2항에 있어서,
    상기 유전체 피처의 상부면은 상기 유전체 핀의 상부면보다 높은 것인, 반도체 구조물.
  4. 제2항에 있어서,
    상기 콘택 구조물과 상기 유전체 핀의 측벽 사이에 배치되는 스페이서를 더 포함하는, 반도체 구조물.
  5. 제1항에 있어서,
    상기 제2 소스/드레인 피처와 상기 콘택 구조물 사이에 배치되는 실리사이드 층을 더 포함하는, 반도체 구조물.
  6. 제1항에 있어서,
    상기 콘택 구조물은 상기 제1 소스/드레인 피처 위로부터 상기 제2 소스/드레인 피처 위로의 방향을 따라 길이방향으로 연장되고,
    상기 방향을 따라, 상기 콘택 구조물은 2개의 유전체 컷 피처들 사이에 배치되는 것인, 반도체 구조물.
  7. 제1항에 있어서,
    상기 제1 핀 구조물 및 상기 제2 핀 구조물 위를 랩핑하는 게이트 구조물을 더 포함하며,
    상기 유전체 피처의 상부면은 상기 게이트 구조물의 상부면보다 높은 것인, 반도체 구조물.
  8. 제7항에 있어서,
    상기 게이트 구조물은 게이트 스페이서에 의해 상기 유전체 피처로부터 이격되는 것인, 반도체 구조물.
  9. 콘택 구조물에 있어서,
    제1 소스/드레인 피처 및 제2 소스/드레인 피처;
    상기 제1 소스/드레인 피처와 상기 제2 소스/드레인 피처 사이에 배치되는 유전체 핀;
    상기 제1 소스/드레인 피처 위에 배치되고 상기 유전체 핀의 측벽을 따라 연장되는 유전체 피처; 및
    상기 유전체 피처 및 상기 유전체 핀 위에 배치되는 제1 부분, 및 상기 제2 소스/드레인 피처에 전기적으로 커플링되는 제2 부분을 포함하는 콘택 피처
    를 포함하며,
    상기 제1 부분은 상기 제1 소스/드레인 피처 위로 돌출하는 것인, 콘택 구조물.
  10. 방법에 있어서,
    워크피스를 수신하는 단계 ― 상기 워크피스는:
    기판 위의 제1 핀 구조물 및 제2 핀 구조물,
    상기 제1 핀 구조물 및 상기 제2 핀 구조물 위를 랩핑하는 게이트 구조물,
    상기 제1 핀 구조물 위의 제1 소스/드레인 피처, 및
    상기 제2 핀 구조물 위의 제2 소스/드레인 피처
    을 포함함 ― ;
    상기 제1 소스/드레인 피처 위에 유전체 피처를 선택적으로 형성하는 단계; 및
    상기 선택적으로 형성하는 단계 이후에, 콘택 구조물이 상기 제2 소스/드레인 피처에 전기적으로 연결되고 상기 유전체 피처에 의해 상기 제1 소스/드레인 피처로부터 분리되도록, 상기 제1 소스/드레인 피처 및 상기 제2 소스/드레인 피처 위에 상기 콘택 구조물을 형성하는 단계
    를 포함하는, 방법.
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