CN114520191A - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
CN114520191A
CN114520191A CN202210036327.9A CN202210036327A CN114520191A CN 114520191 A CN114520191 A CN 114520191A CN 202210036327 A CN202210036327 A CN 202210036327A CN 114520191 A CN114520191 A CN 114520191A
Authority
CN
China
Prior art keywords
source
feature
drain
dielectric
drain feature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210036327.9A
Other languages
English (en)
Inventor
蔡忠浩
黄谚钧
方婷
姚佳贤
李振铭
杨复凯
王美匀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN114520191A publication Critical patent/CN114520191A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本公开涉及半导体结构及其制造方法。提供了半导体结构和方法。根据本公开，一种半导体结构，包括：第一鳍结构和第二鳍结构，在衬底之上；第一源极/漏极特征和第二源极/漏极特征，该第一源极/漏极特征设置在第一鳍结构之上，并且该第二源极/漏极特征设置在第二鳍结构之上；电介质特征，设置在第一源极/漏极特征之上；以及接触件结构，形成在第一源极/漏极特征和第二源极/漏极特征之上。接触件结构电耦合到第二源极/漏极特征并且通过电介质特征与第一源极/漏极特征分隔开。

Description

半导体结构及其制造方法
技术领域
本公开总体涉及半导体结构及其制造方法。
背景技术
半导体集成电路(IC)行业经历了指数增长。IC材料和设计的技术进步已经产生了几代IC，其中每一代都具有比上一代更小和更复杂的电路。在IC发展过程中，功能密度(即，每芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线路))减小。这种按比例缩小的过程通常通过提高生产效率并降低相关成本来提供益处。这种按比例缩小还增加了处理和制造IC的复杂性。
例如，随着集成电路(IC)技术向更小的技术节点发展，已经引入了多栅极金属氧化物半导体场效应晶体管(多栅极MOSFET，或多栅极器件)以通过增加栅极沟道耦合、减少断态电流、并减少短沟道效应(SCE)来改进栅极控制。多栅极器件通常是指栅极结构(或栅极结构的一部分)设置在沟道区域的不止一侧之上的器件。鳍式场效应晶体管(FinFET)和多桥沟道(MBC)晶体管是多栅极器件的示例，它们已经成为用于高性能和低泄漏应用的流行和有前途的候选者。FinFET具有在不止一侧被栅极包围的升高沟道(例如，栅极包围从衬底延伸的半导体材料“鳍”的顶部和侧壁)。MBC晶体管具有能够部分或完全围绕沟道区域延伸的栅极结构，以在两侧或更多侧上提供对沟道区域的访问。因为其栅极结构环绕沟道区域，所以MBC晶体管也可以称为环绕栅极晶体管(SGT)或栅极全环绕(GAA)晶体管。
在按比例缩小的过程中，努力减少金属线的数量同时保持相同的连通性。一些示例结构包括跨越不止一个有源区域的细长源极/漏极接触件。作为权衡，细长源极/漏极接触件可能与相邻的栅极结构交叠，导致源极/漏极接触件和栅极结构之间的寄生电容增加。因此，虽然现有的多栅极器件的源极/漏极接触件通常足以满足其预期目的，但是它们并非在所有方面都令人满意。
发明内容
根据本公开的一个方面，提供了一种半导体结构，包括：第一鳍结构和第二鳍结构，在衬底之上；第一源极/漏极特征和第二源极/漏极特征，所述第一源极/漏极特征设置在所述第一鳍结构之上，并且所述第二源极/漏极特征设置在所述第二鳍结构之上；电介质特征，设置在所述第一源极/漏极特征之上；以及接触件结构，形成在所述第一源极/漏极特征和所述第二源极/漏极特征之上，其中，所述接触件结构电耦合到所述第二源极/漏极特征并且通过所述电介质特征与所述第一源极/漏极特征分隔开。
根据本公开的另一方面，提供了一种接触件结构，包括：第一源极/漏极特征和第二源极/漏极特征；电介质鳍，设置在所述第一源极/漏极特征和所述第二源极/漏极特征之间；电介质特征，设置在所述第一源极/漏极特征之上并且沿着所述电介质鳍的侧壁延伸；以及接触件特征，包括设置在所述电介质特征和所述电介质鳍之上的第一部分以及电耦合到所述第二源极/漏极特征的第二部分，其中，所述第一部分悬垂在所述第一源极/漏极特征之上。
根据本公开的又一方面，提供了一种制造半导体结构的方法，包括：接收工件，所述工件包括：第一鳍结构和第二鳍结构，在衬底之上，栅极结构，包围在所述第一鳍结构和所述第二鳍结构之上，第一源极/漏极特征，在所述第一鳍结构之上，以及第二源极/漏极特征，在所述第二鳍结构之上；在所述第一源极/漏极特征之上选择性地形成电介质特征；以及在所述选择性地形成之后，在所述第一源极/漏极特征和所述第二源极/漏极特征之上形成接触件结构，使得所述接触件结构电连接到所述第二源极/漏极特征并且通过所述电介质特征与所述第一源极/漏极特征分隔开。
附图说明
在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可被任意增大或减小。
图1是根据本公开的一个或多个方面的形成半导体结构的方法的流程图。
图2是根据本公开的一个或多个方面的将根据图1中的方法进行制造的工件的局部俯视图。
图3-图22是根据本公开的一个或多个方面的根据图1中的方法处于各个制造阶段的工件的局部截面图。
图23是根据本公开的一个或多个方面的包括第一数量的金属线的示例接触件结构的示意性透视图。
图24是根据本公开的一个或多个方面的包括第二数量的金属线的接触件结构的示意性透视图。
图25是根据本公开的一个或多个方面的接触件结构的示意性透视图。
具体实施方式
以下公开提供了用于实现所提供主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
本文中可以使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
此外，在用“约”、“近似”等描述数字或数字范围时，该术语旨在涵盖合理范围(考虑到如本领域普通技术人员理解的在制造期间固有地产生的变化)内的数字。例如，基于与制造具有与数字相关联的特性的特征相关联的已知制造公差，数字或数字的范围涵盖了包括所描述的数字在内的合理范围，例如在所描述的数字的+/-10％内。例如，具有“约5nm”厚度的材料层可以涵盖从4.25nm到5.75nm的尺寸范围，其中本领域普通技术人员已知与沉积材料层相关联的制造公差为+/-15％。更进一步地，本公开可以在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身不规定所讨论的各种实施例和/或配置之间的关系。
在IC设计中，多个器件可以组合在一起作为单元或标准单元，以执行某些电路功能。这样的单元或标准单元可以执行逻辑运算，例如NAND、AND、OR、NOR、或反相器，或者用作存储器单元，例如静态随机存取存储器(SRAM)单元。互连单元所需的金属线的数量是确定单元尺寸(例如，单元高度)的一个因素。降低单元高度的一种方法是实现局部互连结构以重新定位接触件过孔，从而巩固接触件过孔与金属线的连接。在一些现有技术中，可以形成细长源极/漏极接触件，使得接触件过孔可以耦合到更远的金属线。接触件过孔重新定位允许消除一条或多条金属线并降低单元高度。该技术并非没有挑战。例如，细长源极/漏极接触件可能沿着栅极结构延伸，导致寄生电容(例如，栅极到漏极电容)增加和不期望的环形振荡器(RO)性能。
本公开提供了一种源极/漏极接触件，其跨越一个以上的有源区域(例如，FinFET的鳍元件)，而不会增加寄生电容。本公开的源极/漏极接触件包括耦合到第一源极/漏极特征的第一部分、以及悬垂(overhang)或“飞越”在与第一源极/漏极特征相邻的第二源极/漏极特征之上的第二部分。第二部分通过电介质特征与第二源极/漏极特征间隔开。第二部分的轮廓以及电介质特征的存在减少了与相邻栅极结构的面积交叠，从而减少了寄生电容。
现在将参考附图更详细地描述本公开的各个方面。这里，图1是示出根据本公开的实施例的从工件形成半导体结构的方法100的流程图。方法100仅是示例，并且不旨在将本公开限制为方法100中明确示出的内容。可以在方法100之前、期间和之后提供附加步骤，并且可以针对方法的附加实施例替换、消除或移动所描述的一些步骤。为简单起见，本文并未详细描述所有步骤。下面结合图2(图2示出了工件200的局部俯视图)以及图3-图22(图3-图22是根据图1中的方法100的实施例的处于不同制造阶段的工件200的局部截面图)来描述方法100。因为工件200将被制造为半导体器件，所以根据上下文的需要，工件200在本文中可以被称为半导体器件200。为了方便，图2-图22中的X、Y和Z方向相互垂直。在整个本公开中，除非另有明确说明，否则相同的附图标记表示相同的特征。
参考图1、图2、图3和图4，方法100包括框102，其中接收工件200。图2示出了工件200的局部俯视图。图3示出了沿着线A-A’的工件200的局部剖视图，并且图4示出了沿着线B-B’的工件200的局部剖视图。如图2和图4所示，工件200包括在衬底202之上的第一有源区域204和第二有源区域204’。衬底202可以是诸如硅衬底之类的半导体衬底。衬底202可以包括各种层，包括形成在半导体衬底上的导电层或绝缘层。衬底202可以包括根据本领域已知的设计要求的各种掺杂配置。衬底202还可以包括其他半导体，例如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)或金刚石。替代地，衬底202可以包括化合物半导体和/或合金半导体。此外，在一些实施例中，衬底202可以包括外延层(epi-layer)，衬底202可以被应变以用于性能增强，衬底202可以包括绝缘体上硅(SOI)结构，和/或衬底202可以具有其他合适的增强特征。
第一有源区域204和第二有源区域204’在MBC晶体管的情况下可以包括沟道构件的竖直堆叠，或者在FinFET的情况下可以包括鳍结构(即，鳍或鳍元件)。在所描绘的实施例中，第一有源区域204和第二有源区域204’中的每一者是鳍结构，并且半导体器件200可以包括FinFET。第一有源区域204和第二有源区域204’可以包括：硅(Si)或其他元素半导体，例如锗(Ge)；化合物半导体，例如碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)和/或锑化铟(InSb)；合金半导体，例如硅锗(SiGe)、镓磷砷(GaAsP)、铝铟砷(AlInAs)、铝镓砷(AlGaAs)、铟镓砷(InGaAs)、镓铟磷(GaInP)和/或镓铟砷磷(GaInAsP)；或其组合。如图2和图3所示，第一有源区域204和第二有源区域204’沿着X方向纵向延伸。第一有源区域204和第二有源区域204’可以使用包括光刻工艺和蚀刻工艺的合适工艺来制造。光刻工艺可以包括形成上覆于衬底202的光致抗蚀剂层，将光致抗蚀剂层暴露于从光掩模反射或穿过光掩模透射的辐射，执行曝光后烘烤工艺，以及显影光致抗蚀剂层以形成包括光致抗蚀剂层的掩蔽元件。在一些实施例中，可以使用电子束(e-beam)光刻工艺来对光致抗蚀剂层进行图案化以形成掩蔽元件。然后可以使用掩蔽元件来保护衬底202的区域，同时蚀刻工艺在衬底202中形成凹部，从而形成第一有源区域204和第二有源区域204’。可以使用干法蚀刻(例如，化学氧化物去除)、湿法蚀刻和/或其他合适的工艺来蚀刻凹部。还可以使用在衬底202上形成有源区域(例如，第一有源区域204和第二有源区域204’)的方法的许多其他实施例。有源区域通过隔离特征203彼此分隔开。隔离特征203也可以称为浅沟槽隔离(STI)特征，并且可以包括氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(FSG)、低k电介质、其组合和/或其他合适的材料。
参考图3，第一有源区域204和第二有源区域204’中的每一者包括被栅极结构208包围的沟道区域204C。第一有源区域204包括源极/漏极区域204SD，在其上形成有第一源极/漏极特征220-1。第二有源区域204’包括源极/漏极区域204SD，在其上形成有第四源极/漏极特征220-4。栅极结构208的侧壁被栅极间隔件210加衬(lined)。栅极间隔件210将栅极结构208与第一源极/漏极特征220-1和第四源极/漏极特征220-4分隔开。栅极结构包围在第一有源区域204的沟道区域204C和第二有源区域204’的沟道区域204C之上。如图2所示，栅极结构208沿着垂直于X方向的Y方向纵向延伸。虽然图2中没有明确示出，但是栅极结构208包括界面层、栅极电介质层、一个或多个功函数层、和金属填充层。在一些实施例中，界面层可以包括诸如氧化硅或氧化铪硅之类的电介质材料。栅极电介质层由高k(即，介电常数大于约3.9)电介质材料形成，该高k电介质材料可以包括氧化铪(HfO)、氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O5)、氧化铪硅(HfSiO4)、二氧化锆(ZrO2)、氧化锆硅(ZrSiO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化锆(ZrO)、氧化钇(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、(Ba,Sr)TiO3(BST)、氮化硅(SiN)、氮氧化硅(SiON)、其组合、或其他合适的材料。一个或多个功函数层可以包括n型功函数层和p型功函数层。示例n型功函数层可以由铝、铝化钛、碳化铝钛、碳化硅钽、铝硅钽、碳化硅钽、硅化钽、或碳化铪来形成。示例p型功函数层可以由氮化钛、氮化硅钛、氮化钽、碳氮化钨、或钼来形成。金属填充层可以由金属形成，例如钨(W)、钌(Ru)、钴(Co)、镍(Ni)或铜(Cu)。因为栅极电介质层由高k电介质材料形成并且在栅极结构208中使用金属，所以栅极结构208也可以称为高k金属栅极结构208或金属栅极结构208。
如图2所示，工件200可以包括沿着Y方向纵向延伸的多个栅极结构208。每个栅极结构208包括沿着X方向的第一宽度W1，并且与相邻的栅极结构间隔开第一间隔S1。栅极结构208以第一间距P1设置。在一些实施例中，第一宽度W1在约5nm与约80nm之间，第一间隔S1在约10nm与约200nm之间，并且第一间距P1在约15nm与约280nm之间。考虑到光刻工艺和生产成本的限制，选择第一宽度W1、第一间隔S1和第一间距P1的范围以最小化器件尺寸。在图2所示的一些实施例中，第一有源区域204和第二有源区域204’沿着Y方向可以具有相似或不同的宽度。在所描绘的实施例中，第一有源区域204具有第三宽度W3，并且第二有源区域204’具有大于第三宽度W3的第四宽度W4。第二有源区域204’的较宽宽度可以允许第二有源区域204’之上的晶体管具有更大的导通状态电流，并且第一有源区域204的较小宽度可以允许第一有源区域204之上的晶体管具有较小的泄漏。在一个实施例中，工件200用于制造静态随机存取存储器(SRAM)器件，第一有源区域204用于形成p型晶体管，并且第二有源区域204’用于形成n型晶体管。在一些情况下，第三宽度W3在约5nm和约100nm之间，并且第四宽度W4在约5nm和约100nm之间。在所描绘的实施例中，第一有源区域204和第二有源区域204’可以被分隔开第二间隔S2，并且可以以第二间距P2设置。在一些实施例中，第二间隔S2可以在约20nm和约200nm之间，并且第二间距P2可以在约25nm和约300nm之间。考虑到光刻工艺和生产成本的限制，选择第三宽度W3、第四宽度W4、第二间隔S2和第二间距P2的范围以最小化器件尺寸。第一宽度W1、第一间隔S1、第一间距P1、第三宽度W3、第四宽度W4、第二间隔S2和第二间距P2的范围可能显得较宽，因为在工件200上制造的半导体器件可以是小型且密集封装的逻辑器件、密集封装的存储器器件、相对较大的静电放电(ESD)或相对较大的输入/输出(I/O)器件。
图2和图3所示的栅极间隔件210可以是单层或多层。栅极间隔件210的示例材料包括氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、氧碳化硅、氧碳氮化硅、和/或其组合。在一个示例中，栅极间隔件210由氮化硅形成。如图3所示，当沿着Y方向观察时，每个栅极结构208的侧壁被栅极间隔件210加衬，使得每个栅极结构208夹在两个栅极间隔件210之间。每个栅极结构208以及夹住该栅极结构208的栅极间隔件210被自对准帽盖(SAC)层214帽盖。SAC层214可以由硅化铪、碳氧化硅、氧化铝、硅化锆、氮氧化铝、氧化锆、氧化铪、氧化钛、氧化铝锆、氧化锌、氧化钽、氧化镧、氧化钇、碳氮化钽、氮化硅、氧碳氮化硅、硅、氮化锆、或碳氮化硅来形成。在一个实施例中，SAC层214由氮化硅形成。
图2-图4所示的源极/漏极特征(包括第一源极/漏极特征220-1、第二源极/漏极特征220-2、第三源极/漏极特征220-3和第四源极/漏极特征220-4)可以外延生长在有源区域(例如，第一有源区域204和第二有源区域204’)的源极/漏极区域204SD之上。根据器件类型和设计要求，本公开的源极/漏极特征可以是n型或p型。例如，n型源极/漏极特征可以包括掺杂有n型掺杂剂(例如，磷(P)或砷(As))的硅(Si)，并且p型源极/漏极特征可以包括掺杂有p型掺杂剂(例如，硼(B)、二氟化硼(BF2)或镓(Ga))的硅锗(SiGe)。如图3所示，第一源极/漏极特征220-1、第二源极/漏极特征220-2和第三源极/漏极特征220-3设置在第一有源区域204的源极/漏极区域204SD之上。第四源极/漏极特征220-4设置在第二有源区域204’的源极/漏极区域204SD之上，如图2和图4所示。在图2和图4表示的一些实施例中，第一有源区域204和第二有源区域204’沿着Y方向可以具有不同的宽度，并且这可能产生第一源极/漏极特征220-1和第四源极/漏极特征220-4的不同宽度。在所描绘的实施例中，可以在较窄的第一有源区域204之上形成p型FinFET，并且可以在较宽的第二有源区域204’之上形成n型FinFET以增加n型FinFET的驱动电流。在本实施例中，第四源极/漏极特征220-4沿着Y方向比第一源极/漏极特征220-1更宽。
参考图2和图4，电介质鳍230可以设置在第一有源区域204和第二有源区域204’之间。电介质鳍230还设置在第一源极/漏极特征220-1和第四源极/漏极特征220-4之间。电介质鳍230的功能之一是防止第一源极/漏极特征220-1和第四源极/漏极特征220-4在它们的外延生长期间合并。在图4所示的一些实施例中，电介质鳍230可以包括第一层232和在第一层232之上的第二层234。第一层232和第二层234可以具有不同的成分。在一些情况下，第一层232可以包括氧化硅、氧碳氮化硅、或碳氮化硅，并且第二层234可以包括氮化硅、氧化铝、氧化锆、氧化铪、金属氧化物或合适的电介质材料。第二层234的介电常数可以大于第一层232的介电常数。如图4所示，电介质鳍230的顶表面高于第一源极/漏极特征220-1和第四源极/漏极特征220-4的沿着Z方向的顶表面。在一些实施例中，电介质鳍230可以具有在约5nm和约100nm之间的第五宽度W5。电介质鳍230的第五宽度W5很大程度上取决于电介质鳍230所部署的区域。当实现在密集封装的逻辑器件区域或存储器器件区域中时，电介质鳍230可以具有相对小的宽度。当实现在ESD器件区域或I/O器件区域中时，电介质鳍230可以具有大得多的宽度。
工件200还包括在源极/漏极特征(包括第一源极/漏极特征220-1、第二源极/漏极特征220-2、第三源极/漏极特征220-3和第四源极/漏极特征220-4)之上的接触蚀刻停止层(CESL)216、在CESL 216之上的第一层间电介质(ILD)层218、和在第一ILD层218之上的第二ILD层222。如图3所示，CESL 216与源极/漏极特征(包括第一源极/漏极特征220-1、第二源极/漏极特征220-2、第三源极/漏极特征220-3和第四源极/漏极特征220-4)的顶表面、栅极间隔件210的侧壁、和SAC层214的侧壁接触。第一ILD层218通过CESL 216与源极/漏极特征(包括第一源极/漏极特征220-1、第二源极/漏极特征220-2、第三源极/漏极特征220-3和第四源极/漏极特征220-4)、栅极间隔件210、和SAC层214分隔开。CESL 216可以包括含氮电介质材料。在一些情况下，CESL 216可以包括氮化硅、或碳氮化硅。第一ILD层218和第二ILD层222可以包括氧化硅、或k值(介电常数)小于氧化硅的k值(其为约3.9)的低k电介质材料。在一些示例中，低k电介质材料包括多孔有机硅酸盐薄膜(例如，SiOCH)、四乙基原硅酸盐(TEOS)氧化物、未掺杂的硅酸盐玻璃、掺杂的氧化硅(例如，硼磷硅酸盐玻璃(BPSG))、熔融石英玻璃(FSG)、磷硅玻璃(PSG)、掺氟二氧化硅、掺碳二氧化硅、多孔二氧化硅、多孔掺碳二氧化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、旋涂硅基聚合物电介质、或其组合。
为了将待形成的源极/漏极接触件区分开，工件200还可以包括多个接触件切割特征224。如图3和图4所示，每个接触件切割特征224上升高于SAC层214的顶表面。接触件切割特征224可以具有不同于第一ILD层218和第二ILD层222的成分，以允许选择性蚀刻第一ILD层218和第二ILD层222。在一些实施例中，接触件切割特征224可以包括氮化硅、氮氧化硅、碳氧化硅、氧碳氮化硅、碳化硅、氧化铝、氧化铪或其组合。在图3表示的一些实施例中，接触件切割特征224的一部分可以延伸高于相邻SAC层214的顶表面。接触件切割特征224可以使用原子层沉积(ALD)或可流动化学气相沉积(FCVD)来沉积。在使用ALD形成接触件切割特征224的一些实现方式中，接触件切割特征224可以包括接缝226，该接缝226是由于电介质材料在接缝226之上过早合并而产生的。虽然接缝226被示出为在平坦化工艺之后被密封(如图3所示)，但是在第二ILD层222的沉积之后的平坦化之后，接缝226可以是开放的。在一些情况下，接触件切割特征224可以是没有接缝的。接触件切割特征224还在图2中示出，并且可以具有沿着X方向的第二宽度W2。注意，虽然图2中的接触件切割特征224看起来与沿着两个相邻栅极结构208设置的两个相邻栅极间隔件210相连，但是每个接触件切割特征224的顶部部分可以跨越在栅极间隔件210和SAC层214之上，如图3所示。在一些情况下，第二宽度W2可以在约10nm和约190nm之间。如图2和图3所示，每个接触件切割特征224沿着Y方向纵向延伸，平行于栅极结构208。根据本公开，接触件切割特征224的顶表面与第二ILD层222共面并且高于SAC层214的顶表面，以确保接触件切割特征224起到将源极/漏极接触件分隔为分段的作用。在没有接触件切割特征224的情况下，沉积在源极/漏极特征之上的源极/漏极接触件可以沿着Y方向连续延伸，从设计的角度导致不期望的连接。
参考图1、图5和图6，方法100包括框104，其中去除第一ILD层218和第二ILD层222以暴露出源极/漏极特征。在一些实施例中，在框104处，使用经图案化的光致抗蚀剂层作为蚀刻掩模来干法蚀刻工件200，以蚀刻第一ILD层218和第二ILD层222从而形成接触件开口228。框104处的示例干法蚀刻工艺可以实施氧、含氧气体、氢、含氟气体(例如，CF4、SF6、NF3、BF3、CH2F2、CHF3、CH3F、C4H8、C4F6和/或C2F6)、含碳气体(例如，CO、CH4和/或C3H8)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、其他合适的气体和/或等离子体、和/或其组合。如图5和图6所示，框104处的蚀刻工艺可以对第一ILD层218和第二ILD层222具有选择性，并且以较慢的速率来蚀刻源极/漏极特征(包括第一源极/漏极特征220-1、第二源极/漏极特征220-2、第三源极/漏极特征220-3和第四源极/漏极特征220-4)、接触件切割特征224和电介质鳍230。在框104处的操作结束时，在接触件开口228中暴露出第一源极/漏极特征220-1的一部分、第四源极/漏极特征220-4的一部分和电介质鳍230。在图6所示的一些实现方式中，CESL 216的在第一源极/漏极特征220-1和第四源极/漏极特征220-4之上的部分也被去除。
参考图1、图7、图8、图9和图10，方法100包括框106，其中形成经图案化的光致抗蚀剂层2400。在示例工艺中，光致抗蚀剂层238可以沉积在工件200之上。光致抗蚀剂层238可以是单层或多层。在图7和图8表示的一些实施例中，光致抗蚀剂层238是三层，并且可以包括底层240、在底层240之上的中间层242、和在中间层242之上的顶层244。在一个实施例中，底层240可以是包括碳(C)、氢(H)和氧的富碳聚合物层，中间层242可以是包括硅(Si)、碳(C)、氢(H)、和氧(O)的富硅聚合物层，并且顶层244可以是包括碳(C)、氢(H)、和氧(O)、以及光敏组分的光敏聚合物层。为了对光致抗蚀剂层238进行图案化，顶层244首先暴露于从光掩模反射或穿过光掩模透射的辐射，在曝光后烘烤工艺中进行烘烤，在显影工艺中进行显影，并且进行漂洗。由此，将光掩模的图案转移到顶层244以形成经图案化的顶层244，该经图案化的顶层244包括在第一源极/漏极特征220-1之上的开口246，如图7和图8所示。根据本公开，开口246位于第一源极/漏极特征220-1正上方，并且具有大于第一源极/漏极特征220-1的面积投影。即，开口246的一些部分在相邻的栅极结构208之上与接触件切割特征224、电介质鳍230和SAC层214在垂直方向上交叠。虽然在图7中将开口246描绘为仅在一个第一源极/漏极特征220-1之上，但是开口246可以沿着X方向在多个源极/漏极特征之上延伸，并且可以具有细长形状。在一些实施例中，开口246包括沿着X方向的第六宽度W6(如图7所示)以及沿Y方向的第七宽度W7(如图8所示)。第六宽度W6大于第一源极/漏极特征220-1的X方向尺寸，并且第七宽度W7大于第一源极/漏极特征220-1的Y方向尺寸。在一些情况下，第六宽度W6可以在约20nm和约10um(即，10000nm)之间，并且第七宽度W7可以在约15nm和约300nm之间。参考图9和图10，经图案化的顶层244用作蚀刻掩模，以蚀刻中间层242和底层240从而形成经图案化的光致抗蚀剂层2400。经图案化的光致抗蚀剂层2400包括暴露出第一源极/漏极特征220-1的进入开口2460。在所描绘的实施例中，进入开口2460可以具有渐缩侧轮廓，使得进入开口2460的顶部开口(具有第七宽度W7)比邻近第一源极/漏极特征220-1的底部开口更宽。在一些情况下，进入开口2460的特征在于在约0°和约30°之间的渐缩角度θ。如图10所示，第二源极/漏极特征220-2和第四源极/漏极特征220-4保持被经图案化的光致抗蚀剂层2400覆盖。
参考图1、图11和图12，方法100包括框108，其中在进入开口2460中形成电介质特征248。在一些实施例中，首先使用CVD、FCVD或ALD在进入开口2460中沉积电介质材料。电介质材料可以包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、氧碳氮化硅、或其组合。在一个实施例中，用于电介质特征248的电介质材料包括氧化硅。然后回蚀经沉积的电介质材料以形成电介质特征248。如图12所示，虽然电介质特征248的顶表面低于接触件切割特征224的顶表面，但是电介质特征248的顶表面可以高于电介质鳍230的顶表面。在还如图12所示的一些替代实施例中，电介质特征248可以具有低于电介质鳍230的顶表面的替代顶表面248’。如图11所示，当沿着Y方向观察时，电介质特征248设置在两个栅极间隔件210之间，并且至少部分地设置在第一源极/漏极特征220-1上。参考图12，当沿着X方向观察时，电介质特征248与相邻的接触件切割特征224直接接触，并且沿着将第一源极/漏极特征220-1和第四源极/漏极特征220-4分隔开的电介质鳍230的侧壁延伸。在所描绘的实施例中，电介质特征248坐落在隔离特征203和第一源极/漏极特征220-1两者上。从第一源极/漏极特征220-1的顶表面测量，电介质特征248具有第一高度H1。电介质特征248的顶表面低于接触件切割特征224的顶表面，以允许源极/漏接触件特征延伸高于电介质特征248。在一些实施例中，第一高度H1可以在约5nm和约50nm之间。接触件切割特征224的顶表面比电介质特征248的顶表面高了约5nm和约65nm之间。从第一源极/漏极特征220-1的顶表面测量，接触件切割特征224的高度可以在约10nm和约70nm之间。
在形成电介质特征248之后，通过蚀刻、灰化或合适的方法来去除经图案化的光致抗蚀剂层2400，如图13和图14所示。去除经图案化的光致抗蚀剂层2400留下暴露出第四源极/漏极特征220-4的接触件开口249。当沿着X方向观察时，接触件开口249限定在两个接触件切割特征224之间，其中一个接触件切割特征224与第一源极/漏极特征220-1相邻，另一个接触件切割特征224与第四源极/漏极特征220-4相邻。如图14所示，电介质特征248和电介质鳍230暴露在接触件开口249中，并且形成接触件开口249的形状。电介质特征248的轮廓通常跟随图10所示的进入开口2460的渐缩侧轮廓。作为结果，电介质特征248可以包括边缘部分2480，该边缘部分2480略微悬垂在电介质鳍230之上。取决于渐缩角度和第七宽度W7，当电介质特征248的顶表面高于电介质鳍230的顶表面时，边缘部分2480可以悬垂在电介质鳍230之上约0nm到约100nm。
参考图1、图15和图16，方法100包括框110，其中沿着接触件开口249的侧壁形成衬里250。在示例工艺中，衬里材料共形地沉积在工件200之上。衬里材料可以包括氮化硅(SiN)或合适的含氮电介质材料。此后，回蚀经沉积的衬里材料以去除面向顶部的表面上的衬里材料，从而沿着接触件开口249的侧壁(包括电介质鳍230的侧壁、电介质特征248的侧壁和接触件切割特征224的侧壁)形成衬里250。
参考图1、图17和图18，方法100包括框112，其中在暴露的第四源极/漏极特征220-4之上形成硅化物特征253。在示例工艺中，金属前体层252共形地沉积在接触件开口249之上，包括在第四源极/漏极特征220-4之上和衬里250之上。在一些情况下，金属前体层252是使用物理气相沉积(PVD)、CVD或ALD来沉积的。金属前体层252可以包括镍(Ni)、钴(Co)、钽(Ta)或钛(Ti)。然后对工件200进行退火，以在第四源极/漏极特征220-4中的硅和金属前体层252之间引起硅化反应。硅化反应在第四源极/漏极特征220-4上产生硅化物特征253。在一些示例中，硅化物特征253可以包括硅化镍、硅化钴、硅化钽、或硅化钛。硅化物特征253可以降低第四源极/漏极特征220-4和要沉积在硅化物特征253之上的金属填充层254(如图19所示)之间的接触电阻。在一个实施例中，硅化物特征253由硅化钛形成。
参考图1、图19和图20，方法100包括框114，其中金属填充层254沉积在硅化物特征253和电介质特征248之上。在一些实施例中，在框114处，金属填充层254与硅化物特征253直接接触，并且通过硅化物特征253与第四源极/漏极特征220-4电连通。在一些情况下，金属填充层254可以包括钨(W)、钌(Ru)、钴(Co)、铜(Cu)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钼(Mo)或镍(Ni)，并且可以使用PVD或合适的沉积方法来沉积。如图19所示，金属填充层254可以沉积在SAC层214和接触件切割特征224之上。参考图20，金属填充层254通过电介质特征248与第一源极/漏极特征220-1间隔开。
参考图1、图21和图22，方法100包括块116，其中工件200被平坦化。在框116处，金属填充层254被平坦化，直到SAC层214和接触件切割特征224暴露在工件200的顶部平坦表面上。如图21和图22所示，平坦化去除了金属填充层254的连接部分，并且允许接触件切割特征224和SAC层214将金属填充层254划分为单独的接触件特征。例如，在框116处的平坦化之后，在第一源极/漏极特征220-1和第四源极/漏极特征220-4之上形成第一源极/漏极接触件2542，并且在第二源极/漏极特征220-2之上形成第二源极/漏极接触件2544。参考图22，沿着Y方向并且在两个接触件切割特征224之间，第一源极/漏极接触件2542包括第一部分2542A和第二部分2542B。第一部分2542A悬垂在第一源极/漏极特征220-1之上，并且第二部分2542B通过硅化物特征253电耦合到第四源极/漏极特征220-4。换句话说，第一源极/漏极接触件2542跨越在第一源极/漏极特征220-1和第四源极/漏极特征220-4之上，并且第一部分2542A“飞越”在第一源极/漏极特征220-1之上。如双侧箭头所示，第一部分2542A通过电介质特征248与第一源极/漏极特征220-1间隔开。第一部分2542A和第二部分2542B之间的边界大致落在电介质鳍230的边缘之上，如虚线所示。第一部分2542A还在电介质鳍230之上延伸。简要地参考图21，框116处的操作还可以形成第二源极/漏极接触件2544，该第二源极/漏极接触件2544通过设置在第二源极/漏极特征220-2上的硅化物特征253而电耦合到第二源极/漏极特征220-2。如上所述，平坦化可以暴露出接触件切割特征224中的接缝226，如图21所示。
仍参考图22。第一源极/漏极接触件2542跟随第一源极/漏极特征220-1和第四源极/漏极特征220-4之上的形貌。第一部分2542A包括从电介质特征248的顶表面测量的第一厚度T1、以及从电介质鳍230的顶表面测量的第二厚度T2。第二部分2542B包括从硅化物特征253的顶表面测量的第三厚度T3。第三厚度T3大于第一厚度T1或第二厚度T2。在一些实施例中，第一厚度T1可以在约5nm和约65nm之间，第二厚度T2可以在约5nm和约65nm之间，第三厚度T3可以在约10nm和约70nm之间。根据本公开，第一部分2542A的第一厚度T1小于第二部分2542B的第三厚度T3，使得可以减小第一源极/漏极接触件2542和相邻的栅极结构208之间的寄生电容。为了使方法100有价值，第一厚度T1与第三厚度T3的比率应该在约0.1和约0.7之间。如果第一厚度T1与第三厚度T3的比率大于0.7，则产生的寄生电容减小可能不足以证明与执行方法100中的操作相关联的额外时间和成本是合理的。如果第一厚度T1与第三厚度T3的比率小于0.1，则较薄的第一部分2542A的电阻可能变得太高而影响性能。当第一部分2542A是沿着Y方向细长的时尤其如此。
参考图1，方法100包括框118，其中执行进一步的工艺。这类进一步的工艺可以包括在源极/漏极接触件(例如，第一源极/漏极接触件2542和第二源极/漏极接触件2544)之上形成接触件过孔、形成栅极接触件、以及在工件200之上形成互连结构。互连结构包括嵌入在多个金属间电介质(IMD)层中的多个金属层。多个金属层中的每个金属层包括多条金属线和多个接触件过孔。互连结构在功能上连接栅极接触件和源极/漏极接触件(例如，第一源极/漏极接触件2542和第二源极/漏极接触件2544)，并且允许半导体器件200执行其预期功能。
本公开的实施例提供了益处。例如，本公开的源极/漏极接触件允许减少金属线的数量。图23示出了第一半导体结构300。第一半导体结构300包括第一有源区域204和第二有源区域204’。标准源极/漏极接触件400和第三源极/漏极接触件2546耦合到第二有源区域204’之上的不同源极/漏极特征。第二源极/漏极接触件2544耦合到第一有源区域204之上的源极/漏极特征。因为标准源极/漏极接触件400不与第三源极/漏极特征短路，所以它们未电耦合到同一金属线。如图23所示，标准源极/漏极接触件400通过第一接触件过孔262电耦合到第二金属线274，第三源极/漏极接触件2546通过第三接触件过孔266耦合到第三金属线276，并且第二源极/漏极接触件2544通过第二接触件过孔264耦合到第一金属线272。第一有源区域204和第二有源区域204’之间的第二间隔S2需要容纳三条金属线(即第一金属线272、第二金属线274和第三金属线276)。图24示出了第二半导体结构302。不同于图23中的第一半导体结构300，第二半导体结构302包括本公开的第一源极/漏极接触件2542，而不是标准源极/漏极接触件400。第一部分2542A使得第一源极/漏极接触件2542朝向第一有源区域204延伸，并且重新定位第一接触件过孔262。该重新定位允许第一接触件过孔262耦合到第一金属线272。该重新定位还允许消除第二金属线274(以虚线示出)。第二金属线274的消除减小了第一有源区域204和第二有源区域204’之间的第二间隔S2。即，图24中的第二间隔S2小于图23中的第二间隔S2。对于具有单元高度(沿着栅极结构的纵向方向)和单元宽度(沿着有源区域的纵向方向)的单元或标准单元，有源区域之间的间隔的减小可以转换为相应单元或标准单元的单元高度的减小。观察到，本公开的源极/漏极接触件的实现方式可以将单元高度与单元宽度的比率降低至介于约1.1和约1.4之间的范围，包括介于1.2和1.3之间的范围。
对于另一示例，本公开的源极/漏极接触件允许重新定位接触件过孔，而没有增加寄生电容的代价。参考图21，因为电介质特征248的顶表面高于相邻栅极结构208的顶表面，所以第一部分2542A沿着X方向不与相邻栅极结构208交叠。换句话说，第一部分2542A的底表面高于相邻栅极结构208的顶表面。图25示出了第一部分2542A和相邻栅极结构208之间的空间关系。因为存在电介质特征248，所以第一部分2542A与第一有源区域204(或第一有源区域204之上的源极/漏极接触件)间隔超过相邻栅极结构208的高度。第一部分2542A下方的电介质特征248(如图21所示)减少了与相邻栅极结构208的面积交叠，从而减少了寄生电容。相比于与相邻栅极结构交叠的其他源极/漏极接触件，本公开的源极/漏极接触件可以将半导体器件的环形振荡器速度提高约0.5％至约1％。
因此，本公开的实施例之一提供了一种半导体结构。该半导体结构包括：第一鳍结构和第二鳍结构，在衬底之上；第一源极/漏极特征和第二源极/漏极特征，该第一源极/漏极特征设置在第一鳍结构之上，并且该第二源极/漏极特征设置在第二鳍结构之上；电介质特征，设置在第一源极/漏极特征之上；以及接触件结构，形成在第一源极/漏极特征和第二源极/漏极特征之上。接触件结构电耦合到第二源极/漏极特征并且通过电介质特征与第一源极/漏极特征分隔开。
在一些实施例中，半导体结构还可以包括电介质鳍，设置在衬底之上并在第一源极/漏极特征和第二源极/漏极特征之间，其中，电介质特征沿着电介质鳍延伸。在一些实现方式中，电介质特征的顶表面高于电介质鳍的顶表面。在一些情况下，半导体结构还可以包括间隔件，设置在电介质鳍的侧壁和接触件结构之间。在一些实施例中，间隔件包括氮化硅或氮氧化硅。在一些实现方式中，半导体结构还可以包括硅化物层，设置在第二源极/漏极特征和接触件结构之间。在一些实施例中，接触件结构沿着从第一源极/漏极特征之上到第二源极/漏极特征之上的方向纵向延伸，并且沿着该方向，接触件结构设置在两个电介质切割特征之间。在一些实现方式中，两个电介质切割特征中的每一者包括接缝。在一些情况下，半导体结构还可以包括栅极结构，包围在第一鳍结构和第二鳍结构之上，并且电介质特征的顶表面高于栅极结构的顶表面。在一些情况下，栅极结构通过栅极间隔件与电介质特征间隔开。
在另一实施例中，提供了一种接触件结构。该接触件结构包括：第一源极/漏极特征和第二源极/漏极特征；电介质鳍，设置在第一源极/漏极特征和第二源极/漏极特征之间、电介质特征，设置在第一源极/漏极特征之上并且沿着电介质鳍的侧壁延伸；以及接触件特征，包括设置在电介质特征和电介质鳍之上的第一部分以及电耦合到第二源极/漏极特征的第二部分。第一部分悬垂在第一源极/漏极特征之上。
在一些实施例中，接触件结构还可以包括接触件过孔，设置在第一部分上。在一些实现方式中，电介质鳍包括第一层和设置在第一层之上的第二层。第一层包括氧化硅，并且第二层包括硅和氮。在一些实施例中，电介质特征包括氧化硅。在一些实施例中，接触件结构还可以包括栅极结构，与第一源极/漏极特征和第二源极/漏极特征相邻，并且第一部分的底表面高于栅极结构的顶表面。在一些实现方式中，第二部分通过衬里与电介质鳍间隔开。
在又一实施例中，提供了一种方法。该方法包括接收工件，该工件包括：第一鳍结构和第二鳍结构，在衬底之上；栅极结构，包围在第一鳍结构和第二鳍结构之上、第一源极/漏极特征，在第一鳍结构之上；以及第二源极/漏极特征，在第二鳍结构之上。该方法还包括：在第一源极/漏极特征之上选择性地形成电介质特征；以及在选择性地形成之后，在第一源极/漏极特征和第二源极/漏极特征之上形成接触件结构，使得接触件结构电连接到第二源极/漏极特征并且通过电介质特征与第一源极/漏极特征分隔开。
在一些实施例中，选择性地形成包括：在第一源极/漏极特征和第二源极/漏极特征之上形成光致抗蚀剂层；对光致抗蚀剂层进行图案化以形成经图案化的光致抗蚀剂层，该经图案化的光致抗蚀剂层包括暴露出第一源极/漏极特征的开口；在开口中沉积电介质材料；以及回蚀电介质材料以形成电介质特征。在一些情况下，回蚀去除经图案化的光致抗蚀剂层。在一些实现方式中，该方法还可以包括在形成接触件结构之前，沿着电介质特征的侧壁形成衬里。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种半导体结构，包括：第一鳍结构和第二鳍结构，在衬底之上；第一源极/漏极特征和第二源极/漏极特征，所述第一源极/漏极特征设置在所述第一鳍结构之上，并且所述第二源极/漏极特征设置在所述第二鳍结构之上；电介质特征，设置在所述第一源极/漏极特征之上；以及接触件结构，形成在所述第一源极/漏极特征和所述第二源极/漏极特征之上，其中，所述接触件结构电耦合到所述第二源极/漏极特征并且通过所述电介质特征与所述第一源极/漏极特征分隔开。
示例2.根据示例1所述的半导体结构，还包括：电介质鳍，设置在所述衬底之上并在所述第一源极/漏极特征和所述第二源极/漏极特征之间，其中，所述电介质特征沿着所述电介质鳍延伸。
示例3.根据示例2所述的半导体结构，其中，所述电介质特征的顶表面高于所述电介质鳍的顶表面。
示例4.根据示例2所述的半导体结构，还包括：间隔件，设置在所述电介质鳍的侧壁和所述接触件结构之间。
示例5.根据示例4所述的半导体结构，其中，所述间隔件包括氮化硅或氮氧化硅。
示例6.根据示例1所述的半导体结构，还包括：硅化物层，设置在所述第二源极/漏极特征和所述接触件结构之间。
示例7.根据示例1所述的半导体结构，其中，所述接触件结构沿着从所述第一源极/漏极特征之上到所述第二源极/漏极特征之上的方向纵向延伸，其中，沿着所述方向，所述接触件结构设置在两个电介质切割特征之间。
示例8.根据示例7所述的半导体结构，其中，所述两个电介质切割特征中的每一者包括接缝。
示例9.根据示例1所述的半导体结构，还包括：栅极结构，包围在所述第一鳍结构和所述第二鳍结构之上，其中，所述电介质特征的顶表面高于所述栅极结构的顶表面。
示例10.根据示例9所述的半导体结构，其中，所述栅极结构通过栅极间隔件与所述电介质特征间隔开。
示例11.一种接触件结构，包括：第一源极/漏极特征和第二源极/漏极特征；电介质鳍，设置在所述第一源极/漏极特征和所述第二源极/漏极特征之间；电介质特征，设置在所述第一源极/漏极特征之上并且沿着所述电介质鳍的侧壁延伸；以及接触件特征，包括设置在所述电介质特征和所述电介质鳍之上的第一部分以及电耦合到所述第二源极/漏极特征的第二部分，其中，所述第一部分悬垂在所述第一源极/漏极特征之上。
示例12.根据示例11所述的接触件结构，还包括：接触件过孔，设置在所述第一部分上。
示例13.根据示例11所述的接触件结构，其中，所述电介质鳍包括第一层和设置在所述第一层之上的第二层，其中，所述第一层包括氧化硅，其中，所述第二层包括硅和氮。
示例14.根据示例11所述的接触件结构，其中，所述电介质特征包括氧化硅。
示例15.根据示例11所述的接触件结构，还包括：栅极结构，与所述第一源极/漏极特征和所述第二源极/漏极特征相邻，其中，所述第一部分的底表面高于所述栅极结构的顶表面。
示例16.根据示例11所述的接触件结构，其中，所述第二部分通过衬里与所述电介质鳍间隔开。
示例17.一种制造半导体结构的方法，包括：接收工件，所述工件包括：第一鳍结构和第二鳍结构，在衬底之上，栅极结构，包围在所述第一鳍结构和所述第二鳍结构之上，第一源极/漏极特征，在所述第一鳍结构之上，以及第二源极/漏极特征，在所述第二鳍结构之上；在所述第一源极/漏极特征之上选择性地形成电介质特征；以及在所述选择性地形成之后，在所述第一源极/漏极特征和所述第二源极/漏极特征之上形成接触件结构，使得所述接触件结构电连接到所述第二源极/漏极特征并且通过所述电介质特征与所述第一源极/漏极特征分隔开。
示例18.根据示例17所述的方法，其中，所述选择性地形成包括：在所述第一源极/漏极特征和所述第二源极/漏极特征之上形成光致抗蚀剂层；对所述光致抗蚀剂层进行图案化以形成经图案化的光致抗蚀剂层，所述经图案化的光致抗蚀剂层包括暴露出所述第一源极/漏极特征的开口；在所述开口中沉积电介质材料；以及回蚀所述电介质材料以形成所述电介质特征。
示例19.根据示例18所述的方法，其中，所述回蚀去除所述经图案化的光致抗蚀剂层。
示例20.根据示例17所述的方法，还包括：在形成所述接触件结构之前，沿着所述电介质特征的侧壁形成衬里。

Claims (10)

1.一种半导体结构，包括：
第一鳍结构和第二鳍结构，在衬底之上；
第一源极/漏极特征和第二源极/漏极特征，所述第一源极/漏极特征设置在所述第一鳍结构之上，并且所述第二源极/漏极特征设置在所述第二鳍结构之上；
电介质特征，设置在所述第一源极/漏极特征之上；以及
接触件结构，形成在所述第一源极/漏极特征和所述第二源极/漏极特征之上，
其中，所述接触件结构电耦合到所述第二源极/漏极特征并且通过所述电介质特征与所述第一源极/漏极特征分隔开。
2.根据权利要求1所述的半导体结构，还包括：
电介质鳍，设置在所述衬底之上并在所述第一源极/漏极特征和所述第二源极/漏极特征之间，其中，所述电介质特征沿着所述电介质鳍延伸。
3.根据权利要求2所述的半导体结构，其中，所述电介质特征的顶表面高于所述电介质鳍的顶表面。
4.根据权利要求2所述的半导体结构，还包括：间隔件，设置在所述电介质鳍的侧壁和所述接触件结构之间。
5.根据权利要求4所述的半导体结构，其中，所述间隔件包括氮化硅或氮氧化硅。
6.根据权利要求1所述的半导体结构，还包括：硅化物层，设置在所述第二源极/漏极特征和所述接触件结构之间。
7.根据权利要求1所述的半导体结构，
其中，所述接触件结构沿着从所述第一源极/漏极特征之上到所述第二源极/漏极特征之上的方向纵向延伸，
其中，沿着所述方向，所述接触件结构设置在两个电介质切割特征之间。
8.根据权利要求7所述的半导体结构，其中，所述两个电介质切割特征中的每一者包括接缝。
9.一种接触件结构，包括：
第一源极/漏极特征和第二源极/漏极特征；
电介质鳍，设置在所述第一源极/漏极特征和所述第二源极/漏极特征之间；
电介质特征，设置在所述第一源极/漏极特征之上并且沿着所述电介质鳍的侧壁延伸；以及
接触件特征，包括设置在所述电介质特征和所述电介质鳍之上的第一部分以及电耦合到所述第二源极/漏极特征的第二部分，
其中，所述第一部分悬垂在所述第一源极/漏极特征之上。
10.一种制造半导体结构的方法，包括：
接收工件，所述工件包括：
第一鳍结构和第二鳍结构，在衬底之上，
栅极结构，包围在所述第一鳍结构和所述第二鳍结构之上，
第一源极/漏极特征，在所述第一鳍结构之上，以及
第二源极/漏极特征，在所述第二鳍结构之上；
在所述第一源极/漏极特征之上选择性地形成电介质特征；以及
在所述选择性地形成之后，在所述第一源极/漏极特征和所述第二源极/漏极特征之上形成接触件结构，使得所述接触件结构电连接到所述第二源极/漏极特征并且通过所述电介质特征与所述第一源极/漏极特征分隔开。
CN202210036327.9A 2021-01-13 2022-01-13 半导体结构及其制造方法 Pending CN114520191A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163137023P 2021-01-13 2021-01-13
US63/137,023 2021-01-13
US17/502,804 US20220223743A1 (en) 2021-01-13 2021-10-15 Overhanging source/drain contact
US17/502,804 2021-10-15

Publications (1)

Publication Number Publication Date
CN114520191A true CN114520191A (zh) 2022-05-20

Family

ID=81596751

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210036327.9A Pending CN114520191A (zh) 2021-01-13 2022-01-13 半导体结构及其制造方法

Country Status (5)

Country Link
US (1) US20220223743A1 (zh)
KR (1) KR20220102575A (zh)
CN (1) CN114520191A (zh)
DE (1) DE102022100012A1 (zh)
TW (1) TWI824371B (zh)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9190486B2 (en) * 2012-11-20 2015-11-17 Globalfoundries Inc. Integrated circuits and methods for fabricating integrated circuits with reduced parasitic capacitance
US10461082B2 (en) * 2015-06-26 2019-10-29 Intel Corporation Well-based integration of heteroepitaxial N-type transistors with P-type transistors
US10096604B2 (en) * 2016-09-08 2018-10-09 Globalfoundries Inc. Selective SAC capping on fin field effect transistor structures and related methods
US10008603B2 (en) * 2016-11-18 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and method of fabrication thereof
US10236215B1 (en) * 2017-10-24 2019-03-19 Globalfoundries Inc. Methods of forming gate contact structures and cross-coupled contact structures for transistor devices
US10608096B2 (en) * 2018-06-11 2020-03-31 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
US10879128B2 (en) * 2018-08-31 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming same
US11282751B2 (en) * 2018-10-26 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric fins with different dielectric constants and sizes in different regions of a semiconductor device
DE102019111297B4 (de) * 2018-11-30 2023-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Bauelement und Verfahren

Also Published As

Publication number Publication date
TW202234582A (zh) 2022-09-01
TWI824371B (zh) 2023-12-01
US20220223743A1 (en) 2022-07-14
KR20220102575A (ko) 2022-07-20
DE102022100012A1 (de) 2022-07-14

Similar Documents

Publication Publication Date Title
US11658215B2 (en) Method of forming contact structures
US20220367482A1 (en) Source/Drain Feature Separation Structure
US11908910B2 (en) Semiconductor device having embedded conductive line and method of fabricating thereof
US20220367483A1 (en) Semiconductor device having an offset source/drain feature and method of fabricating thereof
US20220336592A1 (en) Source/Drain Contact Structure
US20230187518A1 (en) Semiconductor Device With Tunable Channel Layer Usage And Methods Of Fabrication Thereof
US20240297236A1 (en) Methods of reducing capacitance in field-effect transistors
US20230268411A1 (en) Semiconductor structure and method for manufacturing the same
CN113745153B (zh) 半导体结构及其形成方法
US20230395686A1 (en) Semiconductor device with gate isolation features and fabrication method of the same
CN110970367A (zh) 半导体结构及其制造方法
US11764277B2 (en) Semiconductor structure and method for manufacturing the same
US20220223743A1 (en) Overhanging source/drain contact
US20220344214A1 (en) Semiconductor Structures With Densly Spaced Contact Features
US20240234537A1 (en) Semiconductor structure and method for manufacturing the same
US20240222449A1 (en) Semiconductor structure and method for manufacturing the same
US20240153824A1 (en) Epitaxial features in semiconductor devices and method of manufacturing
US20230378320A1 (en) Epitaxial features in semiconductor devices and manufacturing method thereof
US20230369127A1 (en) Semiconductor structure and method for forming the same
US20220406900A1 (en) Gate Isolation Features In Semiconductor Devices And Methods Of Fabricating The Same
US20230011752A1 (en) Local interconnect
US20240072136A1 (en) Semiconductor structure and method for manufacturing the same
US20230387120A1 (en) Semiconductor device structure and methods of forming the same
US20230402528A1 (en) Semiconductor Structures With Reduced Parasitic Capacitance And Methods For Forming The Same
CN115148604A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination