CN110970367A - 半导体结构及其制造方法 - Google Patents

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张家豪
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Abstract

一种半导体结构及其制造方法，包括提供一半导体结构，其具有金属栅极结构、栅极间隔物设置于金属栅极的侧壁、以及源极/漏极部件设置邻近于栅极间隔物；形成第一介电层于金属栅极之上，以及形成源极/漏极接触件在源极/漏极部件之上；形成第二介电层在第一介电层之上，其中第二介电层的部分和源极/漏极接触件接触，并且第二介电层的组成和第一介电层不同；移除第二介电层与源极/漏极接触件接触的部分；形成导电层位于源极/漏极接触件及第一介电层之上；以及移除导电层的多个部分以形成在源极/漏极接触件之上的导电部件。

Description

半导体结构及其制造方法
技术领域
本发明实施例涉及半导体技术，特别涉及一种包含接触部件的半导体结构。
背景技术
半导体集成电路工业经历了指数级的成长。在集成电路材料与设计中技术的进展，创造了集成电路的世代，其中每一世代皆具有比前一世代更小且更复杂的电路。在集成电路的演进过程中，当几何尺寸(即可使用生产工艺创建的最小组件(或线))降低时，功能密度(即单位芯片面积的互连装置的数量)通常会增加。工艺的微缩化通常会带来增加生产效率和降低相关成本的益处。而这样的微缩化也会增加加工制造集成电路的复杂度。
举例来说，随着部件尺寸持续降低，制造垂直互连就变得越来越具有挑战性。当长度尺度越小，在源极/漏极接触件(source/drain contacts,MDs)和金属栅极堆叠(metalgate stacks,MGs)上方形成垂直互连的典型方法可受益于工艺宽裕度的增加、工艺复杂性的减少和生产成本的降低，以改善装置效能。
发明内容
本发明实施例提供一方法，一开始提供一半导体结构，其具有金属栅极结构、栅极间隔物设置于金属栅极的侧壁、以及源极/漏极部件设置邻近于栅极间隔物。接着形成第一介电层于金属栅极之上，以及形成源极/漏极接触件在源极/漏极部件之上。之后，形成第二介电层在第一介电层之上，其中第二介电层的部分和源极/漏极接触件接触，并且第二介电层的组成和第一介电层不同。接着，移除第二介电层与源极/漏极接触件接触的部分。之后，形成一导电层位于源极/漏极接触件及第一介电层之上，接着移除导电层的多个部分以形成在源极/漏极接触件之上的导电部件。
本发明实施例提供一方法，一开始提供一半导体结构，其具有金属栅极结构、栅极间隔物设置于金属栅极的侧壁、以及源极/漏极部件设置邻近于栅极间隔物。接着，凹蚀金属栅极的多个部分，并且沉积第一介电层于凹蚀后的金属栅极之上，其中第一介电层与栅极间隔物自我对准。之后，形成源极/漏极接触件在源极/漏极部件之上，并且凹蚀源极/漏极接触件的多个部分。接着，沉积第二介电层在凹蚀后的源极/漏极接触件及第一介电层之上。之后，形成一层间介电质层于第二介电层之上，再形成一沟槽在层间介电质层之中以露出金属栅极，并且移除第一介电层通过沟槽露出的多个部分。接着，沉积一金属层于金属栅极及第二介电层之上，并且平坦化金属层的顶面以形成多个导电部件于金属栅极之上。
本发明实施例提供一半导体结构，包括金属栅极结构设置于一半导体基底之上，多个栅极间隔物设置于金属栅极的多个侧壁上，一源极/漏极接触件设置于半导体基底之上，并且通过栅极间隔物与金属栅极分隔，以及一导电部件设置于金属栅极之上，其中导电部件的顶部设置于栅极间隔物之上，并且其中该导电部件的底部包括通过栅极间隔物所定义的多个侧壁。
附图说明
以下将配合说明书附图详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
图1A和图1B是根据本发明实施例的各种面向，示出半导体装置的制造方法的流程图。
图2A是根据本发明实施例的各种面向，示出半导体装置的3D透视图。
图2B是根据本发明实施例的不同面向，示出半导体装置的上视图。
图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14A、图14B、图14C、图14D、图14E、图15A、图15B、图15C、图15D、图15E、图15F、图16A、图16B、图16C、图16D、图16E、图17A、图17B和图17C是根据本发明的不同实施例，示出图2A及/或图2B的半导体装置在图1A和图1B的实施例方法的中间步骤中沿着线AA’的剖面示意图。
附图标记说明：
100～方法
110、120、130、140、150、152、154、160、162、164、166、170A、170B、180～步骤
200～半导体装置
200A、200B～半导体装置区域
202～基底
204～鳍片
208～隔离结构
210～高介电常数金属栅极结构
212～栅极间隔物
214～源极/漏极部件
218、250～层间介电质层
219、270～导电材料
220～源极/漏极接触件
230、234、240、262、263、264、266、268～沟槽
232、242～介电层
246～蚀刻停止层
260、261～图案化遮蔽元件
272A、272B、273A、273B、274A、274B、275A、275B～导孔接触部件
W1、W2、W3～宽度
H1、H2、H3、H4、Hr～高度
AA’～割面线
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同部件。各部件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一部件形成在第二部件之上或上，可能包含第一和第二部件直接接触的实施例，也可能包含额外的部件形成在第一和第二部件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例及/或配置之间的关系。
此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例及/或配置之间的关系。此外，在本发明实施例中，叙述中若提及一个部件形成于另外一个部件上方、与另一个部分连接、及/或与另一个部件耦合，可能包含部件之间直接接触的实施例，也可能包含额外的部件插入部件之间而形成，使得它们不直接接触的实施例。此外，为了便于描述图示中一个部件与另一个部件之间的关系，本发明实施例使用空间相对用词来描述，例如：“较低的”、“较高的”、“水平”、“垂直”、“上方”、“之上”、“下方”、“之下”、“向上”、“向下”、“顶部”和“底部”等等，以及上述用词的衍生词。这些空间相对用词是为了涵盖包含部件的不同取向的装置。再者，当使用“大约”、“大概”这类的词来描述数字的范围时，这些词是为了涵盖在合理范围内的数字，包括所叙述的数字。像是所描述数字的正负10％或是能被此技术领域人员所理解的合理范围数字，例如“大约5纳米”包含4.5纳米至5.5纳米的尺寸范围。
本发明实施例大体上与半导体装置相关，尤其是场效晶体管(field-effecttransistors,FETs)，像是平面式场效晶体管(planar FETs)、3D鳍式场效晶体管(three-dimensional fin-like FETs,FinFETs)或是栅极全绕式(gate-all-around,GAA)晶体管。本发明实施例的目的为提供垂直互连部件(例如：导孔接触部件)，通过半导体装置中额外的互连部件来连结装置层级(device-level)接触部件(例如：源极/漏极接触件、金属栅极堆叠等等)。
在场效晶体管制造过程中，在沉积导电材料于接触沟槽中形成垂直互连部件(以下称为导孔接触部件)之前，通常以微影(lithography)图案化工艺在每个装置层级部件(例如：源极/漏极接触件、金属栅极堆叠等等)上形成接触沟槽(或接触孔)。一般来说，为了将接触电阻最小化，必须确保导孔接触部件和装置层级接触部件之间有足够的接触面积。然而，随着装置尺寸持续降低，工艺复杂性和为了提供足够接触面积所需要的相关成本却跟着上升。举例来说，微影工艺的潜在覆盖误差可能会降低导孔接触部件和装置层级接触部件之间的接触面积，因而使装置效能下降。此外，在相邻的导孔接触部件之间的节距变得和图案化工艺所使用的微影光源的分辨率相近，可能需要利用多重掩模来补救潜在覆盖误差，因而增加生产复杂性和成本。由于上述和其他原因，尤其为了确保在场效晶体管制造过程中导孔接触部件和装置层级接触部件之间有足够的接触面积，因此亟需改善形成导孔接触部件的方法。
图1A和图1B根据本发明实施例的不同面向示出形成半导体装置200的方法100。方法100仅为范例，并非用以将本发明实施例限定在相关申请文件的保护范围以外的内容。可以在方法100的步骤之前、期间、或之后执行额外的工艺步骤，并且一些工艺步骤可被替代、删减或在此方法另外的实施例中进行变动。方法100将在下文与图2A到图17C一同描述，这些图示出了在进行方法100的中间步骤时的半导体装置200的一部分。图3到图17C为图2A及/或图2B中示出的装置200沿着线AA’的剖面示意图。装置200可能为集成电路工艺期间制造的中间装置，或者上述装置的一部分，其可能包含静态随机存取存储器(static random-access memory,SRAM)及/或其他逻辑电路，无源元件像是电组器、电容器和电感器，以及主动元件像是p型场效晶体管(p-type FETs,PFETs)、n型场效晶体管(n-type FETs,NFETs)、鳍式场效晶体管、全绕式栅极晶体管、金属氧化物半导体场效晶体管(metal-oxidesemiconductor field effect transistors,MOSFETs)、互补式金属氧化物半导体(complementary metal-oxide semiconductor,CMOS)晶体管、双极性晶体管、高压晶体管、高频晶体管及/或存储元件。本发明实施例并未限定任何特定数量的装置或装置区域，或任何特定的装置构造。举例来说，虽然装置200被示出为3D鳍式场效晶体管装置，本发明实施例也可能提供制造平面式场效晶体管装置的实施例。
在工艺步骤110，参见图2A、图2B和图3，方法100提供一装置200，包含基底202，其具有3D主动区204(以下称为鳍片204)设置于其上。装置200还包括设置于鳍片204上的一高介电常数金属栅极(high-k metal gate,HKMG)结构210，设置于高介电常数金属栅极210上的栅极间隔物212，设置于鳍片204上的源极/漏极(S/D)部件214，设置于基底202之上、分隔装置200各种元件的隔离结构208，以及设置于隔离结构208和源极/漏极部件214之上的层间介电质(ILD)层218。如同图2A和图2B所绘，两个鳍片204位于装置200之中。然而，为了清楚说明，本发明实施例的方法会参考两个鳍片204中的其中一个来讨论；当然，本发明实施例也适用于两个鳍片204中的另外一个。
基底202可包含元素(单一元素)半导体，像是碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟及/或其他适合的材料；合金半导体，像是SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及/或其他适合的材料。基底202可为包含均匀组成的单层材料。或者，基底202可包含具有相似或不同组成的适合集成电路工艺的多重材料层。在一个例子中，基底202可能为一硅层形成于一氧化硅层上方的绝缘层上覆硅(silicon-on-insulator,SOI)的基底。在另一个例子中，基底202可包含导电层、半导体层、介电层、其他层或上述的组合。
在一些基底202包含场效晶体管的实施例，会在基底202中或其上形成各种掺杂区域，例如源极/漏极区域。掺杂区域可利用n型掺质做掺杂，例如磷或砷，及/或p型掺质，例如硼或BF2，取决于设计需求。掺杂区域可直接在基底202上、p型井结构中、n型井结构中、双井结构中或利用凸起的结构形成。掺杂区域可利用掺杂原子布植、原位掺杂外延成长及/或其他适合的技术来形成。
依旧参照图2A、图2B及图3，鳍片204可适用于形成p型或n型鳍式场效晶体管。鳍片204可用适合的工艺，包含光微影(photolithography)及蚀刻工艺来制造。光微影工艺可包含形成光刻胶层(光刻胶剂)覆盖在基底202上、使光刻胶剂在图案中曝光、执行曝光后烘烤工艺和使光刻胶剂显影形成包含光刻胶剂的遮蔽元件(未示出)。遮蔽元件用来将凹槽蚀刻在基底202之中，使鳍片204留在基底202上。蚀刻工艺可包含干式蚀刻、湿式蚀刻、反应离子刻蚀(reactive ion etching,RIE)及/或其他适合的工艺。
其他形成鳍片204的方法的数个实施例也可适用。举例来说，鳍片204可利用双重曝光或多重曝光进行图案化。一般来说，双重曝光或多重曝光工艺结合了光微影工艺及自我对准工艺，可创造具有例如比使用单一、直接的光微影工艺能获得的节距还要更小的节距的图案。举例来说，在一实施例中，一牺牲层在基底上形成，并且以光微影工艺进行图案化。间隔物沿着图案化的牺牲层以自我对准工艺形成。接着移除牺牲层，剩下的间隔物或心轴可能接着用来将鳍片图案化。
隔离结构208可包含氧化硅、氮化硅、氮氧化硅、掺氟硅玻璃(fluoride-dopedsilicate glass,FSG)、低介电常数材料及/或其他适合的材料。隔离结构208可包含浅沟槽隔离(shallow trench isolation,STI)部件。在一实施例中，在鳍片204的形成步骤期间，通过于基底202中蚀刻沟槽来形成隔离结构208。沟槽可接着被前文描述的隔离材料以沉积工艺填满，接着进行化学机械平坦化/研磨(chemical mechanical planarization/polishing,CMP)工艺。其他隔离结构像是场氧化层、硅局部氧化(Local oxidation ofsilicon,LOCOS)、及/或其他适合的结构也可做为隔离结构208。或者，隔离结构208也可包含一多层结构，例如有一或多个热氧化衬层。隔离结构208可用适合方法沉积，例如化学气相沉积(chemical vapor deposition,CVD)工艺、流动式化学气相沉积(flowable CVD,FCVD)工艺、旋转涂布玻璃工艺(spin-on-glass,SOG)及其他适合的方法，或是结合上述的方法。
依旧参照图2A、图2B及图3，装置200包含源极/漏极部件214设置于鳍片204之上，每个部件都设置于邻近高介电常数金属栅极结构210的位置。源极/漏极部件214可以任何适合的技术形成，像是执行蚀刻步骤以及后续的一个或多个外延工艺。例如，执行一个或多个蚀刻步骤以移除鳍片204的多个部分，分别形成凹槽(未示出)在其中。可利用氢化氟(hydrofluoric acid,HF)或其他适合的溶液以执行清洁步骤来清洁凹槽。接着，执行一个或多个外延成长步骤以在凹槽中长成外延部件。每个源极/漏极部件214可适合做为p型场效晶体管装置(例如：p型外延材料)或者n型场效晶体管装置(例如：n型外延材料)。p型外延材料可包含一个或多个硅化锗的外延层(epi SiGe)，而硅化锗中掺杂了p型掺质，像是硼、锗、铟及/或其他p型掺质。n型外延材料可包含一个或多个硅(epi Si)或碳化硅的外延层(epi SiC)，而硅或碳化硅中掺杂了n型掺质，像是砷、磷及/或其他n型掺质。
装置200还包括高介电常数金属栅极结构210设置于鳍片204的一部分之上，并且插入源极/漏极(S/D)部件214之间。高介电常数金属栅极结构210包括一高介电常数介电层(也就是说：介电常数高于氧化硅；未示出)设置于鳍片204以及一金属栅极电极(未示出)设置于高介电常数介电层之上。金属栅极电极可还包括至少一功函数金属层以及一块状导电层设置于其之上。功函数金属导电层可为p型或n型功函数金属层。功函数材料的例子包括TiN、TaN、ZrSi2、MoSi2、TaSi2、NiSi2、Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Ru、Mo、Al、WN、Mn、Zr和其他适合的功函数材料，或上述的组合。块状导电层可包含Cu、W、Ru、Al、Co和其他适合的功函数材料，或上述的组合。高介电常数金属栅极结构210可还包括其他数个层(未示出)，例如介面层(界面层，interfacial layer)设置于鳍片204与高介电常数介电层、硬式遮蔽层、盖层、阻障层及其他适合的层，或是上述的组合。高介电常数金属栅极结构210的各种层可以任何适合的方法沉积，例如化学氧化、热氧化、原子层沉积(atomic layerdeposition,ALD)、化学气相沉积、物理气相沉积(physical vapor deposition,PVD)、电镀和其他适合方法，或上述的组合。研磨工艺，例如化学机械研磨，可用于从高介电常数金属栅极结构210的顶面移除过剩的材料，以将装置200的顶面平坦化。
装置200还包括栅极间隔物212设置于高介电常数金属栅极结构210的侧壁上。栅极间隔物212可包含介电材料，例如含氧材料(例如：氧化硅、碳氧化硅、氧化铝、氮氧化铝、氧化铪、氧化钛、氧化锆铝、氧化锌、氧化钽、氧化镧、氧化钇、碳氮氧化硅等等)，含氮材料(例如：碳氮化钽、氮化硅、氮化锆、碳氮化硅等等)，含硅材料(例如：硅化铪、硅、硅化锆)和其他适合材料，或上述的组合。栅极间隔物212可为单层结构或多层结构。值得注意的是，栅极间隔物212的组成不同于周围的介电部件，因此栅极间隔物212和周围的介电部件在随后的蚀刻步骤中可存在蚀刻选择性。形成栅极间隔物212的步骤可为先沉积间隔物材料的毯覆层于装置200上，接着执行非等向性蚀刻工艺移除部分间隔材料，以在虚设栅极结构的侧壁上形成栅极间隔物212。
在一些实施例中，高介电常数金属栅极结构210形成于装置200的其他部件(例如：源极/漏极部件214)制造完成之后。这种工艺通常被称为栅极替代工艺，其包含形成作为高介电常数金属栅极结构210的占位的虚设栅极结构(未示出)，形成源极/漏极部件214，形成层间介电层218(以及选择性地形成蚀刻停止层或接触蚀刻停止层)在虚设栅极结构和源极/漏极部件214之上，通过例如化学机械研磨的方式将层间介电质层218平坦化、以暴露虚设栅极结构的顶面，移除层间介电质层218中的虚设栅极结构以形成暴露鳍片204的通道区域的沟槽，以及在沟槽中形成高介电常数金属栅极结构210以完成栅极替代工艺。在一些实施例中，层间介电质层218包含介电材料，像是四乙氧基硅烷(tetraethylorthosilicate,TEOS)、低介电常数材料、氧化硅、掺杂氧化硅像是硼磷硅酸盐玻璃(borophosphosilicateglass,BPSG)、掺氟硅玻璃(fluoride-doped silicate glass,FSG)、磷硅酸盐玻璃(phosphosilicate glass,PSG)、掺硼硅玻璃(boron doped silicon glass,BSG)和其他适合材料，或上述的组合。层间介电层218可包括含有多重介电材料的多层结构，且可通过沉积工艺形成，例如化学气相沉积、流动式化学气相沉积、旋转涂布玻璃工艺和其他适合方法，或上述的组合。接触蚀刻停止层可包含氮化硅、氮氧化硅、含氧或碳元素的氮化硅和其他适合的材料，或上述的组合，并且可通过化学气相沉积、物理气相沉积、原子层沉积和其他适合方法，或上述的组合形成。
参照图4到图6，方法100在步骤120形成一介电层232于高介电常数金属栅极结构210之上。参照图4，方法100先移除高介电常数金属栅极结构210的一部分以形成沟槽230。在一些实施例中，方法100执行一蚀刻工艺，例如干式蚀刻工艺，来形成沟槽230。蚀刻工艺相对于层间介电层218选择性地移除高介电常数金属栅极结构210，因而层间介电质层218没有被蚀刻，或只有最小限度地被蚀刻。在一些实施例中，如图中所示出，栅极间隔物212的顶部可在步骤120被移除。
参照图5到图6，方法100接着形成介电层232在沟槽230。在本实施例，参照图5，方法100通过适当的方法沉积介电层，例如化学气相沉积、原子层沉积、流动式化学气相沉积、物理气相沉积和其他适合方法，或上述的组合。介电层232可包含任何适合的材料，像是含氧材料(例如：氧化硅、碳氧化硅、氧化铝、氧氮化铝、氧化铪、氧化钛、氧化锆铝、氧化锌、氧化钽、氧化镧、氧化钇、碳氮氧化硅等等)，含氮材料(例如：碳氮化钽、氮化硅、氮化锆、碳氮化硅等等)，含硅材料(例如：硅化铪、硅、硅化锆等等)和其他适合材料，或上述的组合。之后，参照图6，方法100通过像是化学机械研磨的适合方法将装置200的顶面平坦化，以暴露层间介电层218的顶面。如此一来，介电层232设置于高介电常数金属栅极结构210上的每个部分都被配置为具有“T”形状，其顶部设置于栅极间隔物212之上。换句话说，介电层232与栅极间隔物自我对准。另外，虽然并未示出，方法100可通过选择性地沉积介电层232在高介电常数金属栅极结构210和栅极间隔物212上的沟槽230中来形成介电层232，但不将介电层232沉积在层间介电层218上。在一些例子中，选择性沉积工艺可利用像是氮化硅，氧化硅，碳化硅，碳氧化硅或碳氮氧化硅等等的材料来形成介电层232。
参照图7到图9，方法100在步骤130形成源极/漏极接触件220于源极/漏极部件214之上。参照图7，方法100移除设置于源极/漏极部件214之上的层间介电质层218的一部分以形成沟槽234。方法100可执行任何适合的蚀刻步骤(例如：干式蚀刻、湿式蚀刻、反应式离子蚀刻等等)以形成沟槽234。在一些实施例中，蚀刻工艺为利用一种或多种蚀刻剂的干式蚀刻，像是含氟气体(例如：C4F6、CF4、SF6、CH2F2、CHF3及/或C2F6)、氧气、氢气和其他适合气体，或上述的组合。在所示出的实施例中，蚀刻工艺使用C4F6、氧气和氢气的混合物作为蚀刻剂。参照图8，方法100沉积导电材料219于沟槽234之中及介电层232之上。导电材料219可包含任何适合的材料，例如W、Co、Ru、Cu、Ta、Ti、Al、Mo和其他适合材料，或上述的组合。导电材料219可以任何适合的方法沉积，例如化学气相沉积、物理气相沉积、原子层沉积、电镀和其他适合方法，或上述的组合。之后，参照图9，方法100通过例如化学机械研磨的适合方法将装置200的顶面平坦化，形成源极/漏极接触件220在源极/漏极部件214之上。在一些实施例中，利用化学机械研磨工艺移除导电材料形成于介电层232之上的部分，使源极/漏极接触件的顶面基本上与介电层232的顶面共面。
参照图10到图12，方法100在步骤140形成一介电层242于介电层232与高介电常数金属栅极结构210之上。在一些实施例中，参照图10，方法100先移除源极/漏极接触件220的多个部分以形成沟槽240，沟槽240设置于栅极间隔物212及导电层232的部分之间。方法100可通过任何适合的蚀刻工艺(例如：干式蚀刻、湿式蚀刻、反应式离子蚀刻)来形成沟槽240。在本发明实施例中，蚀刻工艺可为使用酸混合物作为蚀刻剂的湿式蚀刻，像是硫酸(H2SO4)。在一些实施例中，湿式蚀刻工艺通过控制蚀刻过程的进行时间来控制工艺。参照图11，方法100用任何适合的方法沉积导电层242在沟槽240中及导电层232之上，像是化学气相沉积、原子层沉积、流动式化学气相沉积、物理气相沉积和其他适合方法，或上述的组合。介电层242可包括任何适合的介电材料，像是含氧材料(例如：氧化硅、碳氧化硅、氧化铝、氧氮化铝、氧化铪、氧化钛、氧化锆铝、氧化锌、氧化钽、氧化镧、氧化钇、碳氮氧化硅)，含氮材料(例如：碳氮化钽、氮化硅、氮化锆、碳氮化硅)，含硅材料(例如：硅化铪、硅、硅化锆)和其他适合材料，或上述的组合。值得注意的是，在本发明实施例，介电层242的成分与介电层232不同，因而经由共同的蚀刻剂作用时两者之间存在蚀刻选择性，将在下文详细讨论。之后，参照图12，方法100将装置200的顶面平坦化，以暴露介电层232的顶面，使介电层242的顶面基本上与介电层232的顶面共面。
参照图13，方法100形成蚀刻停止层(etch-stop layer,ESL)246在装置200上，并且接着在其上方形成层间介电质层250。在一些实施例中，从装置200中省去蚀刻停止层246。在所示出的实施例中，蚀刻停止层246的成分基本上与介电层242相同。值得注意的是，类似于上文关于介电层242的讨论，蚀刻停止层246的成分与介电层232不同，因而进行蚀刻工艺时两者之间的蚀刻选择性增强，将在下文详细讨论。在一些实施例中，方法100用任何适合的方法沉积蚀刻停止层246，像是化学气相沉积、原子层沉积、流动式化学气相沉积、物理气相沉积和其他适合方法，或上述的组合。之后，方法100用任何适合的方法形成另一个层间介电质层250在蚀刻停止层246之上，像是化学气相沉积、流动式化学气相沉积、旋转涂布玻璃工艺和其他适合方法，或上述的组合。类似于层间介电质层218，层间介电层250包含介电材料，像是四乙氧基硅烷、低介电常数材料、氧化硅、掺杂氧化硅像是硼磷硅酸盐玻璃、掺氟硅玻璃、磷硅酸盐玻璃、掺硼硅玻璃和其他适合材料，或上述的组合。层间介电层250可包括具有多种介电材料的多层结构。
本发明实施例分别提供在源极/漏极接触件220以及高介电常数金属栅极结构210之上形成导孔接触部件的方法。举例来说，再次参照图1A，步骤150、152和154为针对在源极/漏极接触件220之上形成导孔接触部件的方法举例，步骤160、162、164和166为针对在高介电常数金属栅极结构210之上形成导孔接触部件的方法举例。如同本文所讨论及描述，因为装置200可包括多个源极/漏极接触件220和多个高介电常数金属栅极结构210，步骤150至154可在装置200中包含至少两个源极/漏极接触件220的200A区域执行(以下参照图14A至图14E进行讨论)，而步骤160至166可在装置200中包含至少两个高介电常数金属栅极结构210的200B区域执行(以下参照图15A至图15F进行讨论)。本发明实施例并未限制200A区域相对于200B区域的配置，他们可能彼此邻近、分隔或重叠，取决于特定的设计需求。
参照图14A，方法100在步骤150形成图案化遮蔽元件260于区域200A之上，通过在图案化遮蔽元件260之中形成的沟槽262来暴露区域200A的一部分。在一些实施例中，沟槽262随后被用以暴露设置于栅极间隔物212之间的至少两个源极/漏极接触件220(以及在其上形成的任何材料层)。在所示出的实施例中，举例来说，沟槽262设置于两个源极/漏极接触件220的上方，而一个高介电常数金属栅极结构210设置于两个接触件之间。在一些实施例中，沟槽262的宽度W1并未受限，只要其宽度足够暴露设置于至少两个源极/漏极接触件220的垂直上方的层间介电质层250、介电层242及/或蚀刻停止层246。图案化遮蔽元件260可包括一经由一个或多个微影工艺图案化的阻剂材料(例如：光刻胶材料)。
一般来说，当形成导孔接触部件于源极/漏极接触件(例如：源极/漏极接触件220)之上时，开口(例如：沟槽)只用以暴露个别的源极/漏极接触件，而不暴露设置在相邻的源极/漏极接触件之间的元件(例如：高介电常数金属栅极结构210)。换句话说，如图14A所示出，并非形成具有由宽度W1定义的开口的图案化遮蔽元件，而是形成以宽度W2定义的多个开口在装置200之上。在先进技术结点中，描述相邻开口之间间隔的节距P可降低到低于用来图案化遮蔽元件的微影光源(例如：极紫外光(extreme UV,EUV))的分辨率。在这样的例子中，可能需要执行多个图案化工艺来确保提供适当尺寸(例如：宽度W2)的开口以形成导孔接触部件，导致生产成本及复杂度增加。此外，较小的开口使图案化工艺的工艺宽裕度缩小，加剧了微影工艺中潜在的曝光覆盖误差的影响。本发明实施例结合执行单一图案化工艺(利用具有单个开口且暴露一个以上源极/漏极接触件的遮蔽元件)与相异的介电材料层(例如：介电层232和242)来加强在图案化工艺的蚀刻选择性，借此应对上述及其他的挑战。值得注意的是，若没有相异的介电材料层，形成于一个以上的源极/漏极接触件之上、且其他元件如金属栅极堆叠(例如：高介电常数金属栅极结构210)设置于其之间的单一开口将无法满足形成个别导孔接触部件在源极/漏极接触件之上的设计需求。
参照图14B，方法100在步骤152通过以图案化遮蔽元件260作为蚀刻遮罩的蚀刻工艺选择性地移除层间介电质层250和介电层242的多个部分。值得注意的是，相对于介电层232，步骤142的蚀刻工艺选择性地移除层间介电质层250及介电层242(和蚀刻终止层246)。换句话说，蚀刻工艺基本上移除了层间介电质层250和介电层242，但没有移除或者基本上没有移除层间介电层232。根据用于层间介电层250和介电层242(和蚀刻终止层246)的特定材料，蚀刻步骤可为单一步骤或多重步骤蚀刻工艺。在一些实施例中，蚀刻步骤为例用一种或多种蚀刻剂的干式蚀刻，像是含氟气体(例如：CF4、SF6、CH2F2、CHF3及/或C2F6)、含氢气体(例如H2)、含氧气体(例如O2)或上述的组合。在一例子中，蚀刻工艺利用CF4、CHF3、CH3F、H2、及/或O2的混合气体来移除通过遮蔽元件260暴露的层间介电质层250、介电层242及/或蚀刻终止层246。在执行蚀刻步骤后，图案化遮蔽元件260被任何适合方法去除，像是等离子体灰化或是光刻胶去除。
参照图14C，方法100在步骤154沉积导电材料270在沟槽264之中。导电材料270可包括任何适合材料，像是W、Co、Ru、Cu、Ta、Ti、Al、Mo和其他适合材料，或上述的组合，并且可由任何适合方式形成，像是化学气相沉积、原子层沉积、物理气相沉积、电镀和其他适合工艺，或上述的组合。
现在参照图1B、图14D和图14E，方法100在步骤170A或170B执行一个或多个平坦化步骤来形成导孔接触部件(例如：导孔接触部件272A和272B)于源极/漏极接触件220之上。值得注意的是，步骤170A和170B可作为替代实施例来执行，也就是说可根据特定设计需求选择其中任一步骤来形成导孔接触部件。
参照图14D，方法100在步骤170A执行一个或多个平坦化步骤，像是化学机械研磨工艺，来移除设置于介电层232上的蚀刻停止层246的任何剩余部分，而基本上不移除任何介电层232。在一些实施例中，也通过一个或多个化学机械研磨步骤移除设置于介电层242之上的导电材料270的一部分和层间介电质层250的一部分。换句话说，实施步骤170A后，介电层232维持(或基本上维持)“T”形状，其顶部形成于栅极间隔物212之上。因此，所形成的导孔接触部件272A的顶面在栅极间隔物212的顶面上方。
参照图14E，同样地，方法100在步骤170B执行一个或多个平坦化步骤，例如化学机械研磨工艺，来移除设置于栅极间隔物212之上的介电层232的多个部分(也就是“T”形的顶部)，借此暴露栅极间隔物212。在一些实施例中，也通过一个或多个化学机械研磨工艺移除设置于介电层232之上的部分导电材料270和部分层间介电质层250。因此，所形成的导孔接触部件272B的顶面基本上与栅极间隔物212的顶面共面。值得注意的是，步骤170A和170B的平坦化工艺范围不同，所形成的导孔接触部件的高度(或厚度)也不同。例如，导孔接触部件272A的高度H1大于导孔接触部件272B的高度H2。
再次参照图1A，方法100执行虽不完全相同但类似的步骤在区域200B中的高介电常数金属栅极结构210之上形成导孔接触部件。参照图15A，方法100在步骤160形成图案化遮蔽元件261于装置200的区域200B之上，通过在图案化遮蔽元件261之中形成的沟槽266来暴露区域200B的一部分。在一些实施例中，沟槽266被用以完全暴露至少两个高介电常数金属栅极结构210(以及在其上形成的任何材料层)。在所示出的实施例中，举例来说，沟槽266暴露两个高介电常数金属栅极结构210及设置于其之间的一个源极/漏极接触件220。在一些实施例中，沟槽266的宽度W3并未受限，只要其宽度足够完全暴露至少两个高介电常数金属栅极结构210。在一些实施例中，因本发明实施例提供导孔接触部件来连接高介电常数金属栅极结构210和随后形成的电路部件，而且因为部分的介电层232设置形成于栅极间隔物212的上方，宽度W3需要足够宽以暴露栅极间隔物212，其栅极间隔物212封端至少两个待处理的高介电常数金属栅极结构210。图案化遮蔽元件261的成分可类似于图案化遮蔽元件260，且包括一经由一个或多个微影工艺图案化的阻剂材料(例如：光刻胶材料)。
参照图15B，方法100在步骤162通过以图案化遮蔽元件261作为蚀刻遮罩的蚀刻工艺移除层间介电质层250和设置于介电层232上的介电层242的多个部分。值得注意的是，相对于介电层232，在步骤152的蚀刻工艺选择性地移除层间介电质层250及介电层242(和蚀刻终止层246)。换句话说，蚀刻工艺基本上移除了层间介电质层250和介电层242，但没有移除或者基本上没有移除层间介电层232。此外，在步骤152的蚀刻步骤可控制为只移除介电层242设置于介电层232之上的部分，基本上剩下介电层242设置于介电层232顶面之下的部分。在本发明实施例中，蚀刻工艺可通过一系列步骤来进行。例如，在第一步骤，可利用干式蚀刻移除层间介电质层250，所使用的蚀刻剂包括含氟气体(例如：C4F6、CF4、SF6、CH2F2、CHF3及/或C2F6)、氢气、氧气或上述的组合。在所示出的实施例中，干式蚀刻工艺使用C4F6、H2及/或O2的混合气体来进行。依旧参照图15B，在第二步骤，以另一个干式蚀刻工艺选择性地移除设置于介电层232上的介电层242的一部分，所使用的蚀刻剂包括含氟气体(例如：CF4、CHF3、CH3F、C4F6、SF6、CH2F2、及/或C2F6)、氢气、氧气或上述的组合。在所示出的实施例中，第二个干式蚀刻工艺利用CF4、CHF3、CH3F、H2及/或O2的混合气体。在执行蚀刻步骤后，图案化遮蔽元件261被任何适合方法去除，像是等离子体灰化或是光刻胶去除。
参照图15C，相对于介电层242的剩余部分，方法100在步骤164以蚀刻工艺选择性地移除介电层232的多个部分，使高介电常数金属栅极结构210的顶面暴露。值得注意的是，蚀刻工艺基本上移除了介电层232，但没有移除或者基本上没有移除介电层242的剩余部分。在一些实施例中，蚀刻工艺为利用一种或多种蚀刻剂的干式蚀刻，像是含氟气体(例如：C4F6、CF4、SF6、CH2F2、CHF3及/或C2F6)、氧气、氢气和其他适合气体，或上述的组合。在所示出的实施例中，干式蚀刻工艺使用C4F6、氧气和氢气的混合物以移除通过沟槽268暴露的介电层232。
参照图15D，方法100的步骤166以类似于步骤154的方法沉积导电材料270在沟槽268之中。之后，参照图1B、图15E及图15F，方法100的步骤170A或170B执行一个或多个平坦化步骤，例如化学机械研磨工艺，来分别形成导孔接触部件274A和274B。
特别是，参照图15E，类似于图14D中所示出，方法100的步骤160A移除介电层242设置于介电层232之上的部分。在一些实施例中，也以一个或多个化学研磨工艺移除导电材料270和层间介电质层250设置于介电层232之上的部分。换句话说，实施步骤170A后，每个导孔接触部件274A都被定义为“T”形状，而每个导孔接触部件的部分都设置于形成于栅极间隔物212的顶面之上。参照图15F，类似于图14E所示出，方法100的步骤170B移除设置于栅极间隔物212之上的材料层，使介电层242的剩余部分和导孔接触部件274B的顶面基本上与栅极间隔物212的顶面共面。值得注意的是，如同上文所讨论，因步骤170A和170B的平坦化工艺范围不同，所形成的导孔接触部件274A和274B的高度(或厚度)也不同。在所示出的实施例中，导孔接触部件274A的高度H3大于导孔接触部件274B的高度H4，而H3和H4的高度差别是因为导孔接触部件274A的顶部高度Hr而产生，以下称此部分为导孔接触部件274A的“屋顶(roof)”。在一些实施例中，屋顶的高度Hr并未限定为特定数值，且可能类似于、多于或少于H4。在一些实施例中，Hr对H4的比例为大约0.5到3，取决于特定设计需求和工艺变异。在一些例子中，Hr及H4可为大约5到15纳米。
如同上文所讨论，本发明实施例可补救与形成导孔接触部件的图案化工艺相关的覆盖误差。关于形成导孔接触部件(例如：导孔接触部件272A和272B)于源极/漏极接触件(例如：源极/漏极接触件220)之上，参照图16A，如果遮蔽元件260从原本预期的位置位移，因而沟槽263自沟槽262偏移，这里提供的实施例可确保至少一导孔接触部件的位置完全落在其中一个源极/漏极接触件220之上，因而装置效能可不受覆盖误差的影响。特别是，参照图16B，当通过沟槽263暴露的部分层间介电质层250和部分介电层242被类似于上述讨论到的步骤152的蚀刻工艺选择性地移除，部分介电层242因遮蔽元件260的对准失误而残留在其中一个源极/漏极接触件220之上(比较图16B与图14A)。于是，参照图16C，当沟槽263在类似先前讨论的步骤156被导电材料270填满，其中一个源极/漏极接触件220的顶面可被导电材料270的一部分和介电层242的剩余部分定义。参照图16D，在执行一个或多个类似先前讨论的步骤170A的化学机械研磨工艺之后，所形成的导孔接触部件273A在其中一个源极/漏极接触件220上方，且包括介电层242的剩余部分，而在另一个源极/漏极接触件220上方形成的导孔接触部件272A仅包括导电材料270(比较图16D和图14D)。同样地，参照图16E，其示出一类似于上文讨论的步骤170B的实施例，所形成的导孔接触部件273B包括导电材料270和介电层242的剩余部分的混合，而导孔接触部件272B只包含导电材料270(比较图16E和图14E)。
图17A至图17C示出当图案化工艺出现覆盖误差时，形成导孔接触部件于高介电常数金属栅极结构210之上的实施例。制造步骤类似于先前关于图16A至图16E的讨论，且将会在下文简短描述。参照图17A，在执行类似先前讨论的步骤162和164的蚀刻工艺之后，覆盖误差造成介电层232的一部分残留在其中一个高介电常数金属栅极结构210之上，因而在执行类似步骤166的沉积步骤以沉积导电材料270之后，高介电常数金属栅极结构210的顶面被导电材料270的一部分和介电层232的剩余部分定义。参照图17B，在执行类似先前讨论的步骤170A的化学机械研磨工艺之后，所形成的导孔接触部件275A位于其中一个高介电常数金属栅极结构210之上，且包括介电层232的剩余部分，而形成于其中一个高介电常数金属栅极结构210之上的导孔接触部件274A只包括导电材料270(比较图17B和图15E)。同样地，参照图17C，其示出一类似于先前讨论的步骤170B的实施例，所形成的导孔接触部件275B包括导电材料270和介电层242的剩余部分的混合，而导孔接触部件274B只包括导电材料270(比较图17C和图15F)。
尽管并未限制，本发明的一个或多个实施例为半导体装置及其形成提供了许多益处。例如，本发明实施例提供形成导孔接触部件以连接装置层级部件(例如：源极/漏极接触件、金属栅极堆叠等等)和额外的互连部件的方法。在一些实施例中，其提供的方法为利用一图案化遮蔽元件用以暴露至少两个装置层级部件，紧接着蚀刻和沉积工艺，以确保基本上能建立足够的接触面积在导孔接触部件和层级部件之间。在一些实施例中，于蚀刻工艺中利用相异的介电材料层以增强蚀刻选择性，使导孔接触部件以自我对准的方式形成。
另一方面，本发明实施例提供一方法，一开始提供一半导体结构，其具有金属栅极结构、栅极间隔物设置于金属栅极的侧壁、以及源极/漏极部件设置邻近于栅极间隔物。接着，本方法形成第一介电层于金属栅极之上，以及形成源极/漏极接触件在源极/漏极部件之上。之后，本方法形成第二介电层在第一介电层之上，其中第二介电层的部分和源极/漏极接触件接触，并且第二介电层的组成和第一介电层不同。接着，移除第二介电层与源极/漏极接触件接触的部分。之后，本方法形成一导电层位于源极/漏极接触件及第一介电层之上，接着移除导电层的多个部分以形成在源极/漏极接触件之上的导电部件。
另一方面，本发明实施例提供一方法，一开始提供一半导体结构，其具有金属栅极结构、栅极间隔物设置于金属栅极的侧壁、以及源极/漏极部件设置邻近于栅极间隔物。接着，本方法凹蚀金属栅极的多个部分，并且沉积第一介电层于凹蚀后的金属栅极之上，其中第一介电层与栅极间隔物自我对准。之后，本方法形成源极/漏极接触件在源极/漏极部件之上，并且凹蚀源极/漏极接触件的多个部分。接着，沉积第二介电层在凹蚀后的源极/漏极接触件及第一介电层之上。之后，本方法形成一层间介电质层于第二介电层之上，形成一沟槽在层间介电质层之中以露出金属栅极，并且移除第一介电层通过沟槽露出的多个部分。本方法接着沉积一金属层于金属栅极及第二介电层之上，并且平坦化金属层的顶面以形成多个导电部件于金属栅极之上。
在另一方面，本发明实施例提供一半导体结构，包括一金属栅极结构设置于一半导体基底之上，多个栅极间隔物设置于金属栅极的多个侧壁上，一源极/漏极接触件设置于半导体基底之上，并且通过栅极间隔物与金属栅极分隔，以及一导电部件设置于金属栅极之上，其中导电部件的顶部设置于栅极间隔物之上，并且其中该导电部件的底部包括通过栅极间隔物所定义的多个侧壁。
以上概述数个实施例，以便在本发明所属技术领域中技术人员可以更理解本发明实施例的观点。在本发明所属技术领域中技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应该理解到，此类等效的工艺和结构并无悖离本发明的构思与范围，且他们能在不违背本发明的构思和范围之下，做各式各样的改变、取代和替换。

Claims (1)

1.一种半导体结构的制造方法，包括：
提供一半导体结构，具有多个金属栅极结构、多个栅极间隔物设置于所述多个金属栅极的多个侧壁、以及多个源极/漏极部件设置邻近于所述多个栅极间隔物；
形成一第一介电层于所述多个金属栅极之上；
形成多个源极/漏极接触件于所述多个源极/漏极部件之上，其中所述多个源极/漏极接触件设置于该第一介电层的多个部分之间；
形成一第二介电层于该第一介电层之上，其中该第二介电层的多个部分与所述多个源极/漏极接触件接触，并且该第二介电层的组成与该第一介电层的组成不同；
移除该第二介电层与所述多个源极/漏极接触件接触的多个部分；
形成一导电层位于所述多个源极/漏极接触件及该第一介电层之上；以及
移除该导电层的多个部分以形成在所述多个源极/漏极接触件之上的多个导电部件。
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