KR101747530B1 - ＦｉｎＦＥＴ을 위한 방법 및 구조물 - Google Patents

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Abstract

반도체 디바이스 및 이의 형성 방법이 개시된다. 방법은, 활성 핀을 갖는 기판, 활성 핀 위의 산화물 층, 산화물 층 위의 더미 게이트 스택, 및 산화물 층 위의 그리고 더미 게이트 스택의 측벽 상의 스페이서 특징부를 수용하는 단계를 포함한다. 방법은, 제1 트렌치가 생기도록, 더미 게이트 스택을 제거하는 단계; 스페이서 특징부 아래에 캐비티가 생기도록, 제1 트렌치에서 산화물 층을 에칭하는 단계; 제1 트렌치에 그리고 캐비티에 유전체 재료를 성막하는 단계; 및 활성 핀을 노출시키며 캐비티에 유전체 재료의 제1 부분을 남기도록, 제1 트렌치에서 에칭하는 단계를 더 포함한다.

Description

ＦｉｎＦＥＴ을 위한 방법 및 구조물{METHOD AND STRUCTURE FOR FINFET}
본 발명은 "Method and Structure for FinFET"이란 명칭으로 2014년 10월 17일 출원된 미국 가출원 번호 제62/065,149호의 우선권을 주장하며, 이는 그 전체가 참조에 의해 여기에 포함된다.
반도체 집적 회로(IC; integrated circuit) 산업은 급격한 성장을 경험하였다. IC 재료 및 설계에 있어서의 기술 발전은 IC 세대들을 만들었으며, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 발전 동안, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 전반적으로 증가한 반면에, 기하학적 크기(즉, 제조 프로세스를 사용하여 만들어질 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이 스케일링 다운(scaling down) 프로세스는 일반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 스케일링 다운은 또한, IC의 프로세싱 및 제조 복잡도를 증가시켰다.
예를 들어, FinFET(fin-like FET)과 같은 전계 효과 트랜지스터(FET; field effect transistor)를 제조할 때, 통상적으로 폴리실리콘 게이트 전극 대신에 금속 게이트 전극을 사용함으로써 디바이스 성능이 개선될 수 있다. 금속 게이트 스택을 형성하는 하나의 프로세스는, 최종 게이트 스택이 "마지막에(last)" 제조되는 교체-게이트(replacement-gate) 또는 "게이트-라스트(gate-last)" 프로세스라 불리며, 이는 게이트의 형성 후에 수행되는 고온 프로세싱을 비롯하여 감소된 수의 후속 프로세스를 가능하게 한다. 그러나, 이러한 IC 제조 프로세스를 구현하는 데에 난제가 존재하는데, 특히 N20, N16 및 그 이상과 같은 진보된 프로세스 노드에서 스케일링 다운된 IC 특징부의 경우 그러하다. 하나의 난제는 금속 게이트로부터 근방의 소스/드레인 영역으로의 금속 압출(extrusion)이다.
반도체 디바이스 및 이의 형성 방법이 개시된다. 방법은, 활성 핀을 갖는 기판, 활성 핀 위의 산화물 층, 산화물 층 위의 더미 게이트 스택, 및 산화물 층 위의 그리고 더미 게이트 스택의 측벽 상의 스페이서 특징부를 수용하는 단계를 포함한다. 방법은, 제1 트렌치가 생기도록, 더미 게이트 스택을 제거하는 단계; 스페이서 특징부 아래에 캐비티가 생기도록, 제1 트렌치에서 산화물 층을 에칭하는 단계; 제1 트렌치에 그리고 캐비티에 유전체 재료를 성막하는 단계; 및 활성 핀을 노출시키며 캐비티에 유전체 재료의 제1 부분을 남기도록, 제1 트렌치에서 에칭하는 단계를 더 포함한다.
본 개시는 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아니며 단지 설명을 위한 목적으로 사용된 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1a 및 도 1b는 본 개시의 다양한 양상에 따라 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다.
도 2a, 도 2b, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 6c, 도 6d, 도 7a, 도 7b, 도 8a, 도 8b, 도 8c, 도 9, 도 10a, 도 10b, 도 11, 도 12, 및 도 13은 일부 실시예에 따라 도 1a 및 도 1b의 방법에 따라 반도체 디바이스를 형성하는 사시도 및 단면도이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이, 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
본 개시는 일반적으로 반도체 디바이스에 관한 것으로, 보다 상세하게는 FinFET을 갖는 반도체 디바이스에 관한 것이다. 본 개시의 목적은, FinFET "게이트-라스트" 프로세스에서 금속 압출을 효과적으로 막기 위한 방법 및 구조물을 제공하는 것이다. 게이트-라스트 프로세스에서, 실제 게이스 스택에 대한 플레이스홀더(placeholder)로서 기판 위에 더미 게이트 스택이 형성된다. 그 다음, 더미 게이트 스택을 둘러싸는 스페이서 특징부(spacer feature)가 형성된다. 스페이서 특징부에 인접한 소스/드레인 특징부가 형성된 후에, 더미 게이트 스택이 제거되며, 스페이서에 의해 둘러싸인 개구를 남긴다. 마지막으로, 개구에 금속 게이트가 형성된다. 더미 게이트 스택이 제거될 때, 오버에칭(over-etching) 문제가 발생할 수 있는데, 그 결과 금속 게이트와 소스/드레인 특징부 사이에 얇은 격리 층이 되거나 격리 층이 아예 없게 된다. 결과적으로, 금속 재료는 금속 게이트로부터 소스/드레인 특징부로 확산하며, 제조 결함을 야기한다. 본 개시는 상기 문제에 대처하는 방법 및 구조물을 제공한다.
이제 도 1a 및 도 1b를 참조하면, 본 개시의 다양한 양상에 따라 반도체 디바이스를 형성하는 방법(10)의 흐름도가 예시된다. 방법(10)은 단지 예이며, 청구항에 명시적으로 인용된 바 외에는 본 개시를 한정하고자 하는 것이 아니다. 방법(10) 전에, 방법(10) 동안 그리고 방법(10) 후에 추가의 동작들이 제공될 수 있고, 방법의 추가적인 실시예에 대하여, 기재된 일부 동작들이 교체되거나 제거되거나 뒤바뀔 수 있다. 방법(10)은 다양한 제조 단계에서 반도체 디바이스(10)의 일부를 예시한 도 2a 내지 도 13과 함께 아래에 기재된다. 디바이스(100)는, SRAM 및/또는 기타 로직 회로, 저항, 커패시터 및 인덕터와 같은 수동 컴포넌트, 및 PFET(p-type FET), NFET(n-type FET), FinFET, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal-oxide semiconductor field effect transistor), 상보형 금속 산화물 반도체(CMOS; complementary metal-oxide semiconductor) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 기타 메모리 셀과 같은 능동 컴포넌트, 및 이들의 조합을 포함할 수 있는 IC 및 이의 일부의 프로세싱 동안 제조되는 중간 디바이스일 수 있다.
동작 12에서, 방법(10)(도 1a)은 다양한 구조물들이 안에 그리고/또는 위에 형성되어 있는 기판(102)을 수용한다. 도 2a 및 도 2b를 함께 참조하자. 도 2a는 반도체 디바이스(100)의 전면 사시도이며, 도 2b는 도 2a의 "1-1" 라인을 따라 반도체 디바이스(100)의 측면 사시도이다. 디바이스(100)는 기판(102) 및 기판(102) 위의 격리(isolation) 구조물(106)을 포함한다. 기판(102)은 격리 구조물(106)을 통해 위로 돌출하는 활성 핀(active fin)(104)을 포함한다. 디바이스(100)는 산화물 층(108), 더미 게이트 스택(110), 및 스페이서 특징부(112)를 더 포함한다. 산화물 층(108)은 활성 핀(104)을 덮는다. 더미 게이트 스택(110)은 격리 구조물(106) 및 산화물 층(108) 위에 있으며, 핀의 폭 방향을 따라 활성 핀(104)의 일부와 맞물린다(engage). 스페이서 특징부(112)는 격리 구조물(106) 및 산화물 층(108) 위에 그리고 더미 게이트 스택(110)의 측벽 상에 있다. 디바이스(100)의 다양한 전술한 구조물들은 아래에 더 기재될 것이다.
본 실시예에서 기판(102)은 실리콘 기판이다. 대안으로서, 기판(102)은, 게르마늄과 같은 또다른 원소 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물과 같은 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 또 다른 대안에서, 기판(102)은 매립 유전체 층과 같은 SOI(semiconductor-on-insulator)이다.
핀(104)은 p 타입 FinFET 또는 n 타입 FinFET을 형성하기에 적합하다. 핀(104)은 포토리소그래피 및 에칭 프로세스를 포함한 적합한 프로세스를 사용하여 제조될 수 있다. 포토리소그래피 프로세스는, 기판(102) 위에 포토레지스트 층(레지스트)을 형성하고, 레지스트를 패턴에 노출시키며, 포스트-노광 베이크 프로세스를 수행하고, 레지스트를 포함한 마스킹 요소를 형성하도록 레지스트를 현상하는 것을 포함할 수 있다. 그 다음, 기판(102) 안으로 리세스를 에칭하도록 마스킹 요소가 사용되며, 기판(102) 상에 핀(104)을 남긴다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(RIE; reactive ion etching), 및/또는 기타 적합한 프로세스를 포함할 수 있다. 대안으로서, 핀(104)은 만드렐-스페이서 이중 패터닝 리소그래피를 사용하여 형성될 수 있다. 핀(104)을 형성하기 위한 방법의 다수의 다른 실시예가 적합할 수도 있다.
격리 구조물(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FSG(fluoride-doped silicate glass), 로우 k(low-k) 유전체 재료 및/또는 기타 적합한 절연 재료로 형성될 수 있다. 격리 구조물(106)은 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 특징부일 수 있다. 실시예에서, 격리 구조물(106)은, 예를 들어 핀(104) 형성 프로세스의 일부로서, 기판(102)에 트렌치를 에칭함으로써 형성된다. 그 다음, 트렌치는 절연 재료로 채워질 수 있으며, 그 다음에 화학 기계적 평탄화(CMP; chemical mechanical planarization) 프로세스가 이어질 수 있다. 필드 산화물(field oxide), LOCOS(LOCal Oxidation of Silicon), 및/또는 기타 적합한 구조물과 같은 다른 격리 구조물이 가능하다. 격리 구조물(106)은, 예를 들어 하나 이상의 열 산화물 라이터 층을 갖는 다층 구조물을 포함할 수 있다.
산화물 층(108)은 실리콘 산화물(SiO2) 또는 질소(N) 도핑된 SiO2과 같은 유전체 재료를 포함할 수 있고, 화학적 산화, 열 산화, 원자층 증착(ALD; atomic layer deposition), 화학적 기상 증착(CVD; chemical vapor deposition), 및/또는 기타 적합한 방법에 의해 형성될 수 있다. 예를 들어, 산화물 층(108)은 급속 열 산화(RTO; rapid thermal oxidation) 프로세스에 의해 또는 산소를 포함하는 어닐링 프로세스로 성장될 수 있다.
본 실시예에서 더미 게이트 스택(110)은 핀의 3면에서 핀(104)과 맞물린다(engage). 대안으로서, 더미 게이트 스택(110)은 핀의 두 면에서만(상부 면은 아님) 핀(104)과 맞물릴 수 있다. 이는 나중의 단계에서 제거될 것이고 "게이트-라스트" 프로세스에서 하이 k(high-k) 금속 게이트와 같은 "실제" 게이트 스택으로 교체될 것이기 때문에, "더미(dummy)"라 불린다. 더미 게이트 스택(110)은 폴리실리콘 층, 하드 마스크 층, 캡핑 층, 및 기타 적합한 층과 같은 하나 이상의 재료 층을 포함할 수 있다. 실시예에서, 더미 게이트 스택(110)은 폴리실리콘을 포함한다. 더미 게이트 스택(110)은, 저압 화학적 기상 증착(LPCVD; low-pressure chemical vapor deposition) 및 플라즈마 강화 CVD(PECVD; plasma-enhanced CVD)와 같은 적합한 성막 프로세스에 의해 형성될 수 있다. 실시예에서, 더미 게이트 스택은 먼저 격리 구조물(106) 위에 전면(blanket) 층으로서 성막된다. 그 다음, 전면 층은 포토리소그래피 프로세스 및 에칭 프로세스를 포함한 프로세스를 통해 패터닝되며, 그에 의해 전면 층의 일부를 제거하고 격리 구조물(106) 및 산화물 층(108) 위의 나머지 부분을 더미 게이트 스택(110)으로서 유지한다.
더미 게이트 스택(110)의 측벽 상에 스페이서 특징부(112)가 형성된다. 스페이서 특징부(112)는 더미 게이트 스택(110)에 대한 재료(들)와 상이한 재료를 포함한다. 실시예에서, 스페이서 특징부(112)는 실리콘 질화물 또는 실리콘 산질화물과 같은 유전체 재료를 포함한다. 예에서, 스페이서 특징부(112)는, 더미 게이트 스택(110)에 인접한 시일(seal) 층 및 시일 층에 인접한 메인 스페이서 층과 같은 복수의 층을 포함한다. 실시예에서, 더미 게이트 스택(110)이 형성된 후에, 디바이스(100) 위에 스페이서 재료를 전면 성막함으로써 하나 이상의 스페이서 층이 형성된다. 그 다음, 도 2a 및 도 2b에 예시된 바와 같이 스페이서 특징부(112)를 형성하기 위해 스페이서 층의 일부를 제거하도록 이방성 에칭 프로세스가 수행된다.
동작 14에서, 방법(10)(도 1a)은 스페이서 특징부(112)에 인접한 핀(104) 내에 그리고/또는 핀(104) 상에, 도핑된 소스/드레인 특징부(116)를 형성한다. 탄소 주입 다음의 레이저 어닐링과 같이, 다양한 기술이 동작 14에 사용될 수 있다. 실시예에서, 동작 14는 에칭 프로세스에 이어서 하나 이상의 에피텍시 프로세스를 포함하며, 에칭 프로세스는 핀(104)에 리세스(114)를 형성하고, 에피텍시 프로세스는 리세스에 도핑된 소스/드레인 특징부(116)를 형성하며, 이는 각각 도 3 및 도 4에 예시된다.
도 3을 참조하면, 에칭 프로세스에 의해 핀(104)의 소스/드레인 영역에 2개의 리세스(114)가 형성되며, 에칭 프로세스는 건식(플라즈마) 에칭, 습식 에칭 등일 수 있다. 실시예에서, 디바이스(100)의 나머지 영역이 에칭 프로세스로부터 보호되도록 마스킹 요소를 형성하는 데에 하나 이상의 포토리소그래피 프로세스가 사용되고, 그 다음 리세스(114)를 형성하기 위해 산화물 층(108) 및 핀(104)의 일부를 제거하도록 에칭 프로세스 중의 하나 이상이 수행된다. 에칭 프로세스 후에, 불산(HF) 용액 및 기타 적합한 용액으로 리세스(114)를 세척하는 세척 프로세스가 수행될 수 있다. 도 3에 도시된 바와 같이, 실시예에서, 리세스(114)에 근접한 산화물 층(108)은 에칭 프로세스 동안 부분적으로 소비될 수 있다.
도 4를 참조하면, 하나 이상의 에피텍셜 성장 프로세스에 의해 도핑된 소스/드레인 특징부(116)가 리세스(114)(도 3)에 형성된다. 실시예에서, 에피텍셜 성장 프로세스는 실리콘계 전구체 가스를 사용하는 저압 화학적 기상 증착(LPCVD) 프로세스이다. 예에서, 에피텍셜 성장 프로세스는 성장된 실리콘을, p 타입 FinFET을 형성하기 위한 p 타입 도펀트 또는 n 타입 FinFET을 형성하기 위한 n 타입 도펀트로 인시추(in-situ) 도핑한다. 실시예에서, 그 안의 도펀트(들)를 활성화하도록, 급속 열 어닐링(RTA; rapid thermal annealing) 프로세스와 같은 어닐링 프로세스가 도핑된 소스/드레인 특징부(116)에 적용된다.
도 4는 소스/드레인 특징부(116) 위에 형성된 유전체 층(118)을 더 도시한다. 유전체 층(118)은 하나 이상의 재료 층을 포함할 수 있다. 실시예에서, 유전체 층(118)은 컨택 에칭 정지 층(CESL; contact etch stop layer) 위의 층간 유전체(ILD; inter-layer dielectric) 층을 포함한다. 예를 들어, CESL은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 및/또는 기타 재료의 층을 포함할 수 있다. CESL은 PECVD 프로세스 및/또는 기타 적합한 성막 또는 산화 프로세스에 의해 형성될 수 있다. ILD 층은 TEOS(tetraethylorthosilicate) 산화물, 미도핑 실리케이트 글래스, 또는 BPSG(borophosphosilicate glass)와 같은 도핑된 실리콘 산화물, FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass), 및/또는 기타 적합한 유전체 재료와 같은 재료를 포함할 수 있다. 일부 실시예에서, ILD 층은 고밀도 플라즈마(HDP; high density plasma) 유전체 재료(예를 들어, HDP 산화물) 및/또는 HARP(high aspect ratio process) 유전체 재료(예를 들어, HARP 산화물)를 포함할 수 있다. ILD 층은 PECVD 프로세스 또는 기타 적합한 성막 기술에 의해 성막될 수 있다. 실시예에서, ILD 층은 유동 CVD(FCVD; flowable CVD) 프로세스에 의해 형성된다. FCVD 프로세스는, 트렌치를 채우도록 기판(102) 상에 (액체 화합물과 같은) 유동성 재료를 성막하고, 하나의 예에서 어닐링과 같은 적합한 기술에 의해 유동성 재료를 고체 재료로 변환하는 것을 포함한다. 다양한 성막 프로세스 후에, 유전체 층(118)의 상부 표면을 평탄화하고 후속 제조 단계에 대하여 더미 게이트 스택(110)의 상부 표면을 노출시키도록 화학 기계적 평탄화(CMP) 프로세스가 수행된다.
동작 16에서, 방법(10)(도 1a)은 더미 게이트 스택(110)을 제거한다. 도 5를 참조하면, 그에 의해 트렌치(120)가 디바이스(100)에 형성되며, 그를 통해 산화물 층(108)을 노출시킨다. 트렌치(120)는 스페이서(112), 산화물 층(108), 및 격리 구조물(106)(도 5에는 도시되지 않음)에 의해 부분적으로 둘러싸인다. 실시예에서, 동작 16은, 스페이서 특징부(112) 및 유전체 층(118)은 실질적으로 남으면서 더미 게이트 스택(110)(도 4)을 제거하도록 선택적으로 조정되는 하나 이상의 에칭 프로세스를 포함한다. 에칭 프로세스는 적합한 습식 에칭, 건식(플라즈마) 에칭, 및/또는 기타 프로세스를 포함할 수 있다. 예를 들어, 건식 에칭 프로세스는, 염소 함유 가스, 불소 함유 가스, 기타 에칭 가스, 또는 이들의 조합을 사용할 수 있다. 습식 에칭 용액은 NH4OH, 희석 HF, 탈이온수, TMAH(tetramethylammonium hydroxide), 기타 적합한 습식 에칭 용액, 또는 이들의 조합을 포함할 수 있다.
동작 18에서, 방법(10)(도 1a)은 트렌치(120)를 통해 산화물 층(108)을 에칭한다. 실시예에서, 동작 18(예를 들어, 동작 18a)은 산화물 층(108)을 부분적으로 제거하며, 핀(104) 위의 얇은 산화물 층을 남긴다. 다른 실시예에서, 동작 18(예를 들어, 동작 18b)은 트렌치(120)를 통해 핀(104)을 노출시키도록 산화물 층(108)을 에칭한다. 도 6a 내지 도 6d는 동작 18 후의 디바이스(100)의 다양한 실시예를 예시한다. 이들 실시예에서 공통적인 것은, 에칭 프로세스에 의해 형성되는, 스페이서 특징부(112) 아래의 캐비티(cavity)(122)이다. 보다 구체적으로, 도 6a는, 동작 18에서 트렌치(120)에서 산화물 층(108)을 부분적으로 제거하며 핀(104) 위에 얇은 산화물 층을 남긴 것을 도시한다. 또한, 캐비티(122)는 산화물 층(108) 및 스페이서 특징부(112)에 의해 부분적으로 둘러싸인다. 또다른 실시예에서, 도 6b는, 동작 18에서 트렌치(120)를 통해 산화물 층(108)을 부분적으로 제거하며 핀(104) 위에 얇은 산화물 층을 남긴 것을 도시한다. 또한, 산화물 층(108)이 측방으로 에칭되었고, 캐비티(122)는 산화물 층(108), 유전체 층(118) 및 스페이서 특징부(112)에 의해 부분적으로 둘러싸인다. 또 다른 실시예에서, 도 6c는, 동작 18에서 산화물 층(108)을 통해 수직으로 에칭하였고 그에 의해 트렌치(120)를 통해 핀(104)을 노출시킨 것을 도시한다. 또한, 캐비티(122)는 핀(104), 산화물 층(108)의 일부, 및 스페이서 특징부(112)에 의해 부분적으로 둘러싸인다. 또 다른 실시예에서, 도 6d는, 동작 18에서 트렌치(120)를 통해 산화물 층(108)을 제거한 것을 도시한다. 또한, 캐비티(122)는 핀(104), 유전체 층(118), 및 스페이서 특징부(112)에 의해 부분적으로 둘러싸인다. 도 6a 내지 도 6d에는 도시되지 않았지만, 다양한 실시예에서 캐비티(122)는 또한 격리 구조물(106)의 일부에 의해 둘러싸인다.
실시예에서, 산화물 층(108)은 적합한 습식 에칭 프로세스, 건식(플라즈마) 에칭 프로세스, 및/또는 기타 프로세스를 사용하여 에칭된다. 예를 들어, 습식 에칭 용액은 NH4OH, HF, TMAH, 기타 적합한 습식 에칭 용액, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 건식 에칭 프로세스는 염소 함유 가스, 불소 함유 가스, 기타 에칭 가스, 또는 이들의 조합을 사용할 수 있다. 실시예에서, 산화물 층(108)은 에칭 가스로서 수소, 산소, 질소, 또는 이들의 혼합물을 이용해 약 20 내지 약 80 ℃의 온도에서 수행되는 건식 에칭 프로세스를 사용하여 에칭된다. 또한, 에칭 시간에 의해 산화물 층(108)의 부분 제거가 제어될 수 있다.
동작 20에서, 방법(10)(도 1b)은 트렌치(120)에 그리고 캐비티(122)에 유전체 재료를 성막한다. 도 7a 및 도 7b를 참조하자. 도 7a는 동작 20 후의 디바이스(100)의 단순화된 사시도이며, 도 7b는 도 7a의 "3-3" 라인을 따라 디바이스(100)의 단면도이다. 단순화를 돕기 위해, 도 7a는 소스/드레인 특징부(116) 및 유전체 층(118)을 도시하지 않는다. 대신, 이는 핀(104) 및 격리 구조물(106) 안으로 에칭된 리세스(114)(도 3 참조)를 예시한다. 특히, 도 7a는, 스페이서 특징부(112)에 인접하게, 격리 구조물(106)의 일부가 도 3에 관련한 동작 14에서의 하나 이상의 에칭 프로세스로 인해 리세싱된 표면(126)을 갖는 것을 도시한다.
도 7a 및 도 7b를 함께 참조하면, 동작 20은 트렌치(120)의 다양한 하부 및 측벽 상에 유전체 층(124)을 형성한다. 도 7b에 도시된 실시예에서, 산화물 층(108)의 일부는 동작 18(도 6a 참조)에서 이의 부분 제거로 인해 핀(104) 위에 남아 있다. 따라서, 유전체 층(124)이 산화물 층(108)의 일부 위에, 격리 구조물(106)의 일부 위에(도 7a 참조), 스페이서 특징부(112)의 측벽 상에, 그리고 특히 도 6a의 캐비티(122)에 형성된다. 설명의 편의상, 캐비티(112) 안의 유전체 층(124)의 부분은 유전체 층(124a)으로 지칭한다. 실시예에서, 유전체 층(124)은 산화물 층(108)의 재료와 상이한 재료를 포함한다. 실시예에서, 유전체 층(124)은 SixNy(예를 들어, Si3N4)와 같은 실리콘 질화물을 포함한다. 실시예에서, 유전체 층(124)은 실리콘, 질소, 그리고 산소, 탄소, 수소 및 이들의 조합 중의 하나를 포함한다. 예를 들어, 유전체 층(124)은 SiCON, SiON, 또는 SiNH를 포함한다. 실시예에서, 유전체 층(124)은 화학적 기상 증착(CVD) 프로세스에 의해 형성된다. 다른 실시예에서, 유전체 층(124)은 원자층 증착(ALD) 프로세스에 의해 형성된다. 예를 들어, 유전체 층(124)을 형성하는 성막 프로세스는, 약 20 내지 약 500 ℃의 온도에서, 약 0.1 내지 약 150 Torr의 압력 하에, 전구체 가스로서 실리콘, 탄소, 산소, 질소, 헬륨, 아르곤, 염소, 또는 기타 적합한 가스를 함유한 하나 이상의 가스를 이용해 수행될 수 있다. 16 nm FinFET 프로세스에 대한 실시예에서, 유전체 층(124)은 약 10 내지 100 Å의 두께를 갖도록 성막된다. 이 실시예에 더하여, 유전체 층(124)의 두께를 정확하게 제어하도록 ALD 프로세스가 사용된다.
동작 22에서, 방법(10)(도 1b)은 핀(104)을 노출시키도록 트렌치(120)를 에칭한다. 도 8a, 도 8b, 및 도 8c를 참조하면, 하나 이상의 에칭 프로세스를 수반하는 동작 22의 다양한 단계에서의 디바이스(100)의 실시예가 도시되어 있다. 도 6a 및 도 6b에 도시된 바와 같이 핀(104) 위에 산화물 층(108)의 얇은 층이 있는 실시예에서, 동작 22는 2개의 에칭 프로세스를 포함한다. 제1 에칭 프로세스는, 트렌치(120)에서 유전체 층(124)을 제거하며 그 아래의 산화물 층(108)을 노출시키도록 조정된다(예를 들어, 도 8a). 제2 에칭 프로세스는, 얇은 산화물 층(108)을 제거하며 그 아래의 핀(104)을 노출시키도록 조정된다(예를 들어, 도 8b). 제1 및 제2 에칭 프로세스는 상이한 에칭 레시피를 사용한다. 실시예에서, 제1 에칭 프로세스는 약 50 내지 약 1,500 W의 소스 전력 하에, 약 20 내지 약 80 ℃의 온도에서, 약 1 내지 약 100 mTorr의 압력 하에, 그리고 에칭 가스로서 하나 이상의 가스 CF4, CH3F, CH2F2, CHF3, O2, HBr, He, Cl2, Ar 및 N2를 이용해 수행된다. 실시예에서, 제2 에칭 프로세스는 약 50 내지 약 1,500 W의 소스 전력 하에, 약 20 내지 약 80 ℃의 온도에서, 약 1 내지 약 100 mTorr의 압력 하에, 그리고 에칭 가스로서 하나 이상의 가스 H2, CH4, Cl2, HBr, NF3, He, Ar, N2, CF4, CH3F, CH2F2, CHF3, 및 O2를 이용해 수행된다. 도 6c 및 도 6d에 도시된 바와 같이 동작 18에서 핀(104)이 노출되는 실시예에서, 동작 22는 스페이서 특징부(112)의 측벽 상의 그리고 핀(104) 위의 유전체 층(124)을 제거한다. 다양한 실시예에서, 유전체 층(124a)은 캐비티(122)에 남아 있다(도 6a 내지 도 6d). 따라서, 도 8b에 도시된 실시예에서, 동작 22 후에, 산화물 층(108)의 제1 부분은 유전체 층(124a) 아래에 있고, 산화물 층(108)의 제2 부분은 스페이서 특징부(112) 아래에 그리고 유전체 층(124a)에 인접하게 있다. FinFET(100)의 더 많은 프로파일이 도 11 내지 도 13에 도시되어 있고 나중에 설명될 것이다.
도 8c는 동작 22 후의 디바이스(100)의 사시도를 도시한다. 도 8c를 도 7a와 비교하면, 동작 22에서 유전체 층(124)의 일부가 제거되었고 트렌치(120)에서 격리 구조물(106)의 상부 표면(128) 및 핀(104)을 노출시킨다. 유전체 층(124a)은 스페이서 특징부(112) 아래에 남아 있으며 캐비티(122)를 채운다(예를 들어, 도 6a 내지 도 6d). 산화물 층(108)의 일부(예를 들어, 도 6a 및 도 6c 참조)는, 유전체 층(124a)에 인접한, 스페이서 특징부(112) 아래에 남아있다.
동작 24에서, 방법(10)(도 1b)은 트렌치(120)를 통해 격리 구조물(106)을 에칭한다. 도 9를 참조하면, 격리 구조물(106)은 상부 표면(128) 아래에 있는 상부 표면(128')을 갖도록 에칭되며, 그리하여 핀(104)의 높이를 격리 구조물(106) 위로 증가시킨다. 다양한 실시예에서, FinFET의 일함수(work function)를 미세 조정하기 위해 원하는 핀 높이를 달성하도록 격리 구조물(106)의 에칭은 잘 제어된다. 이는 디바이스 성능의 부스팅(boosting) 또는 미세 조정에 유용하다. 실시예에서, 표면(128')은 표면(126) 아래로, 예를 들어 약 5 내지 약 1,500 Å만큼 에칭된다. 이는 또다시, 디바이스 성능의 부스팅 또는 미세 조정의 이점을 제공한다. 예를 들어, 이는 소스/드레인 특징부(116)(예를 들어 도 8b)에 의해 적용되는 변형(strain) 효과를 증가시킬 수 있다. 다양한 실시예에서, 에칭 프로세스는 격리 구조물(106)에 대한 재료를 제거하도록 조정되지만, 유전체 층(124a)은 실질적으로 남는다. 실시예에서, 동작 24는 약 50 내지 약 1,500 W의 소스 전력 하에 약 20 내지 약 80 ℃의 온도에서 약 1 내지 약 100 mTorr의 압력 하에 그리고 에칭 가스로서 하나 이상의 가스 Cl2, HBr, NF3, He, Ar, 및 N2를 이용해 수행된다.
동작 26에서, 방법(10)(도 1b)은 트렌치(120)에 게이트 스택(130)을 형성한다. 도 10a 및 도 10b를 참조하자. 도 10a는 디바이스(100)의 개략 사시도를 도시하며, 도 10b는 도 10a의 "4-4" 라인을 따라 디바이스(100)의 단면도를 도시한다. 게이트 스택(130)이 격리 구조물(106)의 표면(128') 위에 형성되며 이의 3면에서 핀(104)과 맞물린다. 게이트 스택(130)의 측벽은 스페이서 특징부(112) 및 유전체 층(124a)에 인접한다. 도 10b에 도시된 실시예에서, 게이트 스택(130)의 측벽은 또한 산화물 층(108)의 일부에 인접한다. 다양한 실시예에서, 게이트 스택(130)은 하나 이상의 금속 층을 포함한다. 스페이서 특징부(112), 유전체 층(124a), 및 산화물 층(108)은 함께 소스/드레인 특징부(116)와 같은 근방의 영역 또는 특징부 안으로 금속 재료가 확산하는 것을 막는다. 실시예에서, 게이트 스택(130)은 하이 k 유전체 층 및 일함수 금속 층을 포함한다. 실시예에서, 게이트 스택(130)은 계면 층, 유전체 층, 일함수 금속 층, 및 층전(fill) 층을 포함한다. 계면 층은, 실리콘 산화물 층(SiO2) 또는 실리콘 산질화물(SiON)과 같은 유전체 재료를 포함할 수 있고, 화학적 산화, 열 산화, 원자층 증착(ALD), CVD, 및/또는 기타 적합한 유전체에 의해 형성될 수 있다. 유전체 층은 HfO2, Al2O3, 란탄 산화물, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합, 또는 기타 적합한 재료와 같은 하이 k 유전체 재료를 포함할 수 있다. 유전체 층은 ALD 및/또는 기타 적합한 방법에 의해 형성될 수 있다. 일함수 금속 층은 p 타입 또는 n 타입 일함수 층일 수 있다. 예시적인 p 타입 일함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 기타 적합한 p 타입 일함수 재료, 또는 이들의 조합을 포함한다. 예시적인 n 타입 일함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 기타 적합한 n 타입 일함수 재료, 또는 이들의 조합을 포함한다. 일함수 금속 층은 복수의 층을 포함할 수 있고, CVD, PVD, 및/또는 기타 적합한 프로세스에 의해 성막될 수 있다. 충전 층은 알루미늄(Al), 텅스텐(W), 코발트(Co), 구리(Cu), 및/또는 기타 적합한 재료를 포함할 수 있다. 충전 층은 CVD, PVD, 도금, 및/또는 기타 적합한 프로세스에 의해 형성될 수 있다. 디바이스(100)의 상부 표면을 평탄화하도록 게이트 스택(130)으로부터 과도한 재료를 제거하기 위해 CMP 프로세스가 수행될 수 있다.
도 11 내지 도 13은 동작 26 후의 디바이스(100)의 다양한 프로파일을 예시한다. 도 11을 참조하면, 도 6b에 도시된 바와 같은 디바이스(100)의 실시예가 상기 설명된 동작 20 내지 26에 의해 처리되었다. 게이트 스택(130)은 핀(104)과 맞물린다. 게이트 스택(130)의 측벽은 스페이서 특징부(112), 유전체 층(124a), 및 산화물 층(108)의 일부에 인접한다. 구체적으로, 유전체 층(124a)은 핀(104) 위에 있는 산화물 층(108)의 일부 위에 있다. 유전체 층(124a)과 산화물 층(108)의 일부 둘 다는 스페이서 특징부(112) 아래에 있다.
도 12를 참조하면, 도 6c에 도시된 바와 같은 디바이스(100)의 실시예가 상기 설명된 동작 20 내지 26에 의해 처리되었다. 게이트 스택(130)은 핀(104)과 맞물린다. 게이트 스택(130)의 측벽은 스페이서 특징부(112) 및 유전체 층(124a)에 인접한다. 산화물 층(108)의 일부는 스페이서 특징부(112) 아래에 있고 유전체 층(124a)에 인접한다.
도 13을 참조하면, 도 6d에 도시된 바와 같은 디바이스(100)의 실시예가 상기 설명된 동작 20 내지 26에 의해 처리되었다. 게이트 스택(130)은 핀(104)과 맞물린다. 게이트 스택(130)의 측벽은 스페이서 특징부(112) 및 유전체 층(124a)에 인접한다.
도 10a 내지 도 13에 도시된 다양한 실시예에서, 디바이스(100)는, 게이트 스택(130)의 금속 재료가, 소스/드레인 특징부(116)와 같은 근방의 영역 안으로 확산하는 것을 효과적으로 막는 FinFET 프로파일을 갖는다. 유전체 층(124a)은, 일부 경우에 산화물 층(108)의 일부와 함께, 금속 확산 차단 층으로서 작용한다.
동작 28에서, 방법(10)(도 1b)은 최종 디바이스를 형성하기 위한 부가의 동작을 수행한다. 예를 들어, 동작 28은 소스/드레인 특징부(116)와 게이트 스택(130)을 전기적으로 접속시키는 컨택 및 비아를 형성하고 FinFET을 디바이스(100)의 다른 부분에 접속시키는 금속 상호접속부를 형성하여 완전한 IC를 형성할 수 있다.
한정하는 것으로 의도되지 않지만, 본 개시의 하나 이상의 실시예는 반도체 디바이스 및 이의 형성에 많은 이점을 제공한다. 예를 들어, 본 개시의 실시예는, 게이트 금속 재료가 소스/드레인 영역 안으로 침투하는 것을 효과적으로 차단하는 FinFET 프로파일을 형성하기 위한 방법을 제공한다. FinFET 프로파일의 실시예는, 프로세스 윈도우를 확장하고 디바이스 성능을 부스팅하도록 조정될 수 있다. 본 개시의 다양한 실시예는 16 nm 및 더 작은 프로세스 노드에 대해 기존의 FinFET 제조 흐름으로 쉽게 통합될 수 있다.
하나의 예시적인 양상에서, 본 개시는 반도체 디바이스를 형성하는 방법에 관한 것이다. 방법은, 활성 핀을 갖는 기판, 활성 핀 위의 산화물 층, 산화물 층 위의 더미 게이트 스택, 및 산화물 층 위의 그리고 더미 게이트 스택의 측벽 상의 스페이서 특징부를 수용하는 단계를 포함한다. 방법은, 제1 트렌치가 생기도록, 더미 게이트 스택을 제거하는 단계를 더 포함한다. 방법은, 스페이서 특징부 아래에 캐비티가 생기도록, 제1 트렌치에서 산화물 층을 에칭하는 단계를 더 포함한다. 방법은, 제1 트렌치에 그리고 캐비티에 유전체 재료를 성막하는 단계를 더 포함한다. 방법은, 활성 핀을 노출시키며 캐비티에 유전체 재료의 제1 부분을 남기도록, 제1 트렌치에서 에칭하는 단계를 더 포함한다. 실시예에서, 방법은 제1 트렌치에 활성 핀과 맞물리는 게이트 스택을 형성하는 단계를 더 포함한다.
다른 예시적인 양상에서, 본 개시는 반도체 디바이스를 형성하는 방법에 관한 것이다. 방법은, 기판 위의 격리 구조물을 통해 위로 돌출한 활성 핀을 갖는 기판, 활성 핀 위의 산화물 층, 격리 구조물과 산화물 층 위의 더미 게이트 스택, 및 격리 구조물과 산화물 층 위의 그리고 더미 게이트 스택의 측벽 상의 스페이서 특징부를 수용하는 단계를 포함한다. 방법은, 더미 게이트 스택을 제거함으로써 제1 트렌치 - 상기 제1 트렌치는 산화물 층을 노출시킴 - 를 형성하는 단계를 더 포함한다. 방법은, 활성 핀 위의 산화물 층의 일부 및 스페이서 특징부 아래에 캐비티가 생기도록, 제1 트렌치에서 산화물 층을 부분적으로 제거하는 단계를 더 포함한다. 방법은, 제1 트렌치에 그리고 캐비티에 유전체 재료를 성막하는 단계, 및 활성 핀을 노출시키며 스페이서 특징부 아래에 유전체 재료의 제1 부분을 남기도록, 제1 트렌치에서 에칭하는 단계를 더 포함한다. 방법은, 제1 트렌치에 활성 핀과 맞물리는 게이트 스택을 형성하는 단계를 더 포함한다.
또 다른 예시적인 양상에서, 본 개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 기판 위의 격리 구조물을 통해 위로 돌출한 활성 핀을 갖는 기판, 격리 구조물 위의, 그리고 활성 핀과 맞물리는 게이트 스택, 활성 핀 위의, 그리고 게이트 스택에 인접한 실리콘 질화물 층, 및 격리 구조물 위의, 실리콘 질화물 층 위의, 그리고 게이트 스택의 측벽 상의 스페이서 특징부를 포함한다. 실시예에서, 반도체 디바이스는, 스페이서 특징부 아래의, 활성 핀 위의, 그리고 실리콘 질화물 층에 인접한 실리콘 산화물 층을 더 포함한다. 실시예에서, 반도체 디바이스는 활성 핀과 실리콘 질화물 층 사이의 실리콘 산화물 층을 더 포함한다. 반도체 디바이스의 일부 실시예에서, 게이트 스택은 격리 구조물의 제1 표면 위에 형성되고, 스페이서 특징부는 격리 구조물의 제2 표면 위에 형성되며, 단면도로 볼 때 제1 표면은 제2 표면 아래에 있다. 반도체 디바이스의 실시예에서, 게이트 스택은 하이 k 유전체 층 및 일함수 금속 층을 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    활성 핀(active fin)을 갖는 기판, 상기 활성 핀 위의 산화물 층, 상기 산화물 층 위의 더미 게이트 스택, 및 상기 산화물 층 위의 그리고 상기 더미 게이트 스택의 측벽 상의 두 개의 스페이서 특징부들(spacer features)을 수용하는 단계로서, 상기 두 개의 스페이서 특징부들은 상기 더미 게이트 스택을 사이에 끼우고 있고(sandwich), 상기 산화물 층은 상기 더미 게이트 스택 및 상기 두 개의 스페이서 특징부들 모두에 물리적으로 접촉하는 것인, 수용 단계;
    제1 트렌치가 생기도록, 상기 더미 게이트 스택을 제거하는 단계;
    상기 스페이서 특징부 아래에 캐비티(cavity)가 생기도록, 상기 제1 트렌치에서 상기 산화물 층을 에칭하는 단계;
    상기 제1 트렌치에 그리고 상기 캐비티에 유전체 재료를 성막하는 단계; 및
    상기 활성 핀을 노출시키며 상기 캐비티에 상기 유전체 재료의 제1 부분을 남기도록, 상기 제1 트렌치에서 에칭하는 단계
    를 포함하는, 반도체 디바이스의 형성 방법.
  2. 청구항 1에 있어서, 상기 산화물 층의 에칭은 상기 활성 핀을 노출시키는 것인 반도체 디바이스의 형성 방법.
  3. 청구항 1에 있어서, 상기 산화물 층의 에칭은, 상기 산화물 층을 부분적으로 제거하며, 상기 제1 트렌치에서 상기 활성 핀 위의 상기 산화물 층의 일부를 남기는 것인, 반도체 디바이스의 형성 방법.
  4. 청구항 3에 있어서, 상기 제1 트렌치에서의 에칭은 제1 및 제2 에칭 프로세스를 포함하며, 상기 제1 에칭 프로세스는 상기 유전체 재료를 에칭하도록 조정되고, 상기 제2 에칭 프로세스는 상기 산화물 층의 일부를 에칭하도록 조정되는 것인, 반도체 디바이스의 형성 방법.
  5. 청구항 1에 있어서, 상기 유전체 재료의 성막은, 원자층 증착 및 화학적 기상 증착 중의 하나를 사용하는 것인, 반도체 디바이스의 형성 방법.
  6. 청구항 1에 있어서, 상기 유전체 재료는 실리콘 질화물을 포함하는 것인, 반도체 디바이스의 형성 방법.
  7. 청구항 1에 있어서, 상기 더미 게이트 스택은 상기 기판 위의 격리 구조물(isolation structure) 위에 형성되고, 상기 방법은, 상기 게이트 스택의 형성 전에,
    상기 제1 트렌치에서 상기 격리 구조물을 에칭하는 단계를 더 포함하는, 반도체 디바이스의 형성 방법.
  8. 청구항 1에 있어서,
    상기 제1 트렌치에 게이트 스택을 형성하는 단계를 더 포함하고, 상기 게이트 스택은 상기 활성 핀과 맞물리는(engage) 것인, 반도체 디바이스의 형성 방법.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위의 격리 구조물을 통해 위로 돌출한 활성 핀을 갖는 상기 기판, 상기 활성 핀 위의 산화물 층, 상기 격리 구조물과 상기 산화물 층 위의 더미 게이트 스택, 및 상기 격리 구조물과 상기 산화물 층 위의 그리고 상기 더미 게이트 스택의 측벽 상의 두 개의 스페이서 특징부들을 수용하는 단계로서, 상기 두 개의 스페이서 특징부들은 상기 더미 게이트 스택을 사이에 끼우고 있고, 상기 산화물 층은 상기 더미 게이트 스택 및 상기 두 개의 스페이서 특징부들 모두에 물리적으로 접촉하는 것인, 수용 단계;
    상기 더미 게이트 스택을 제거함으로써 제1 트렌치 - 상기 제1 트렌치는 상기 산화물 층을 노출시킴 - 를 형성하는 단계;
    상기 활성 핀 위의 상기 산화물 층의 일부 및 상기 스페이서 특징부 아래에 캐비티가 생기도록, 상기 제1 트렌치에서 상기 산화물 층을 부분적으로 제거하는 단계;
    상기 제1 트렌치에 그리고 상기 캐비티에 유전체 재료를 성막하는 단계;
    상기 활성 핀을 노출시키며 상기 스페이서 특징부 아래에 상기 유전체 재료의 제1 부분을 남기도록, 상기 제1 트렌치에서 에칭하는 단계; 및
    상기 제1 트렌치에 게이트 스택 - 상기 게이트 스택은 상기 활성 핀과 맞물림 - 을 형성하는 단계
    를 포함하는, 반도체 디바이스의 형성 방법.
  10. 반도체 디바이스에 있어서,
    기판 위의 격리 구조물을 통해 위로 돌출한 활성 핀을 갖는 상기 기판;
    상기 격리 구조물 위의, 그리고 상기 활성 핀과 맞물리는 게이트 스택;
    상기 활성 핀 위의, 그리고 상기 게이트 스택에 인접한 실리콘 질화물 층; 및
    상기 격리 구조물 위의, 상기 실리콘 질화물 층 위의, 그리고 상기 게이트 스택의 측벽 상에서 상기 게이트 스택을 사이에 끼우고 있는, 두 개의 스페이서 특징부들로서, 상기 실리콘 질화물 층은 상기 게이트 스택 및 상기 두 개의 스페이서 특징부들 모두에 물리적으로 접촉하는, 두 개의 스페이서 특징부들
    을 포함하는 반도체 디바이스.
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