DE102015112267A1 - Verfahren und struktur für finfet - Google Patents

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Abstract

Eine Halbleitervorrichtung und ein Verfahren zu deren Bildung wird offenbart. Das Verfahren umfasst das Aufnehmen eines Substrates, das eine aktive Finne aufweist, eine Oxidschicht über der aktiven Finne, einen Dummygatestapel über der Oxidschicht und ein Abstandselementmerkmal über der Oxidschicht und an Seitenwänden des Dummygatestapels. Das Verfahren umfasst weiter das Entfernen des Dummygatestapels, was in einem ersten Graben resultiert; das Ätzen der Oxidschicht in dem ersten Graben, was in einem Hohlraum unter dem Abstandselementmerkmal resultiert; das Abscheiden eines Dielektrikums in dem ersten Graben und in dem Hohlraum; und das Ätzen in dem ersten Graben, um die aktive Finne freizulegen, was einen ersten Abschnitt des Dielektrikums in dem Hohlraum hinterlässt.

Description

  • VERFAHREN UND STRUKTUR FÜR FINFET
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung Nr. 62/065,149 mit dem Titel „Method and Structure for FinFET” eingereicht am 17. Oktober 2014, die hierin durch Bezugnahme vollständig aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Die Industrie für integrierte Schaltungen (IC) ist exponentiell gewachsen. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltungen aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die geometrische Größe (d. h. die kleinste Komponente (oder Leitung), die sich mit einem Herstellungsprozess erreichen lässt) abgenommen hat. Dieser Abwärtsskalierungsprozess bietet allgemein Vorteile durch Steigerung der Produktionseffizienz und Senkung der zugehörigen Kosten. Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht.
  • Wenn beispielsweise Feldeffekttransistoren (FETs), wie finnenartige FETs (FinFETs) hergestellt werden, kann das Betriebsverhalten der Vorrichtung unter Verwendung einer Metallgateelektrode anstatt einer üblichen Polysiliziumgateelektrode verbessert werden. Ein Prozess, um einen Metallgatestapel zu bilden, wird Austauschgate- oder „Gate-Last-”-Prozess genannt, bei dem der endgültige Gatestapel als „letztes” hergestellt wird, was eine verminderte Anzahl an anschließenden Prozessen einschließlich Hochtemperaturverarbeitung, die nach dem Bilden des Gates erfolgt, ermöglicht. Es besteht jedoch die Herausforderung des Implementierens solcher IC-Fertigungsprozesse, speziell mit verkleinerten IC-Merkmalen in fortschrittlichen Verfahrensknoten wie N20, N16 und darüber hinaus. Eine Herausforderung ist Metallextrusion von dem Metallgate zu in der Nähe befindlichen Source-/Drain-Regionen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Offenbarung wird aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß der üblichen Praxis in der Branche verschiedene Merkmale nicht maßstäblich gezeichnet sind und nur für Veranschaulichungszwecke verwendet werden. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder reduziert sein.
  • Die 1A und 1B zeigen ein Flussdiagramm eines Verfahrens zur Herstellung einer Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • Die 2A, 2B, 3, 4, 5, 6A, 6B, 6C, 6D, 7A, 7B, 8A, 8B, 8C, 9, 10A, 10B, 11, 12 und 13 sind Perspektiv- und Querschnittansichten des Bildens einer Halbleitervorrichtung gemäß dem Verfahren der 1A und 1B gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele bereit, um unterschiedliche Merkmale des bereitgestellten Gegenstandes zu implementieren. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht begrenzen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „darunter”, „unter”, „untere”, „obere” und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
  • Die vorliegende Offenbarung betrifft generell Halbleitervorrichtungen und insbesondere Halbleitervorrichtungen mit FinFETs. Es ist eine Aufgabe der vorliegenden Offenbarung, Verfahren und Strukturen bereitzustellen, um Metallextrusion bei FinFET-„Gate-Last-”-Prozessen effektiv vorzubeugen. In einem Gate-Last-Prozess wird ein Dummygatestapel über einem Substrat als ein Platzhalter für einen tatsächlichen Gatestapel gebildet. Dann wird ein Abstandselementmerkmal gebildet, das den Dummygatestapel umgibt. Nachdem die Source-/Drain-Merkmale neben dem Abstandselementmerkmal gebildet sind, wird der Dummygatestapel entfernt, was eine Öffnung hinterlässt, die von dem Abstandselement umgeben ist. Letztendlich wird ein Metallgate in der Öffnung gebildet. Wenn der Dummygatestapel entfernt wird, kann ein Überätzproblem auftreten, was in einer dünnen oder in keiner Isolierungsschicht zwischen dem Metallgate und den Source-/Drain-Merkmalen resultiert. Daher diffundieren metallische Materialien von dem Metallgate in die Source-/Drain-Merkmale, was Herstellungsfehler verursacht. Die vorliegende Offenbarung stellt Verfahren und Strukturen bereit, die das vorstehende Problem adressieren.
  • Bezug nehmend auf die 1A und 1B ist ein Flussdiagramm eines Verfahrens 10 zum Bilden einer Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung veranschaulicht. Das Verfahren 10 ist lediglich ein Beispiel und nicht dazu beabsichtigt, die vorliegende Offenbarung über das hinaus, was explizit in den Ansprüchen angeführt ist, zu begrenzen. Zusätzliche Arbeitsvorgänge können vor, während und nach dem Verfahren 10 vorgesehen sein und einige beschriebene Arbeitsvorgänge können für zusätzliche Ausführungsformen des Verfahrens ausgetauscht, eliminiert oder verschoben werden. Das Verfahren 10 wird nachfolgend in Verbindung mit den 2A bis 13 beschrieben, die einen Abschnitt einer Halbleitervorrichtung 100 bei verschiedenen Herstellungsstufen veranschaulichen. Die Vorrichtung 100 kann eine Zwischenvorrichtung sei die während des Verarbeitens eines ICs oder eines Abschnitts davon hergestellt wird, die einen SRAM und/oder andere Logikschaltungen, passive Bauelemente, wie Widerstände, Kondensatoren und Induktoren, und aktive Bauelemente wie p-FETs (PFETs), n-FETs (NFETs), FinFETs, Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET), Komplementär-Metalloxid-Halbleiter-(CMOS)-Transistoren, Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und Kombinationen davon umfassen kann.
  • Bei Arbeitsvorgang 12 nimmt das Verfahren 10 (1A) ein Substrat 102 mit verschiedenen Strukturen auf, die darin und/oder darauf gebildet sind. Siehe die 2A und 2B gemeinsam. 2A ist eine perspektivische Vorderansicht der Halbleitervorrichtung 100 während 2B eine perspektivische Seitenansicht der Halbleitervorrichtung 100 entlang der Linie „1-1” von 2A ist. Die Vorrichtung 100 umfasst das Substrat 102 und eine Isolierungsstruktur 106 über dem Substrat 102. Das Substrat 102 umfasst eine aktive Finne 104, die nach oben durch die Isolierungsstruktur 106 hervorsteht. Die Vorrichtung 100 umfasst weiter eine Oxidschicht 108, einen Dummygatestapel 110 und ein Abstandselementmerkmal 112. Die Oxidschicht 108 deckt die aktive Finne 104 ab. Der Dummygatestapel 110 befindet sich über der Isolierungsstruktur 106 und der Oxidschicht 108 und greift in einen Abschnitt der aktiven Finne 104 entlang einer Breitenrichtung der Finne ein. Das Abstandselementmerkmal 112 befindet sich über der Isolierungsstruktur 106 und der Oxidschicht 108 und an Seitenwänden des Dummygatestapels 110. Die verschiedenen vorstehend genannten Strukturen der Vorrichtung 100 werden nachfolgend ausführlicher beschrieben.
  • Das Substrat 102 ist in der vorliegenden Ausführungsform ein Siliziumsubstrat. Alternativ kann das Substrat 102 einen weiteren Elementhalbleiter wie Germanium; einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon umfassen. Bei noch einer weiteren Alternative ist das Substrat 102 ein Halbleiter auf Isolator (SOI) wie eine vergrabene Dielektrikumschicht.
  • Die Finne 104 ist geeignet, um einen p-FinFET oder einen n-FinFET zu bilden. Die Finne 104 kann unter Verwendung von geeigneten Prozessen einschließlich Fotolithografie und Ätzverfahren hergestellt werden. Der Fotolithografieprozess kann das Bilden einer Fotoresistschicht (Resist) umfassen, die dem Substrat 102 überlagert ist, das Aussetzen des Resist gegenüber einer Struktur, das Ausführen von Prozessen zum Einbrennen nach dem Aussetzen und Entwickeln des Resist, um ein Maskierelement zu bilden, das den Resist umfasst. Das Maskierelement wird dann für das Ätzen von Aussparungen in das Substrat 102 verwendet, was die Finne 104 auf dem Substrat 102 hinterlässt. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Prozesse umfassen. Alternativ kann die Finne 104 unter Verwendung von Dornabstandselement-Doppelstrukturierungslithografie gebildet werden. Viele andere Ausführungsformen von Verfahren zum Bilden der Finnen 104 können geeignet sein.
  • Die Isolierungsstruktur 106 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, fluoriddotiertem Silikatglas (FSG), einem Low-k-Dielektrikum und/oder einem anderen geeigneten Isoliermaterial gebildet sein. Die Isolierungsstruktur 106 kann flache Grabenisolation-(STI)-Merkmale sein. Bei einer Ausführungsform wird die Isolierungsstruktur 106 durch Ätzen von Gräben im Substrat 102 gebildet, wie z. B. als Teil des Bildungsprozesses der Finne 104. Die Gräben können dann mit Isoliermaterial gefüllt werden gefolgt von einem chemisch mechanischen Planarisierungs-(CMP)-Prozess. Eine andere Isolierungsstruktur wie Feldoxid, lokale Oxidation von Silizium (LOCOS) und/oder andere geeignete Strukturen sind möglich. Die Isolierungsstruktur 106 kann eine mehrschichtige Struktur umfassen, die beispielsweise eine oder mehrere Auskleidungsschichten aus thermischem Oxid aufweist.
  • Die Oxidschicht kann ein Dielektrikum wie Siliziumoxid (SiO2) oder Stickstoff-(N)-dotiertes SiO2 umfassen und kann durch chemische Oxidation, Thermooxidation, Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD) und/oder andere geeignete Verfahren gebildet sein. Beispielsweise kann die Oxidschicht 108 durch einen schnellen Thermooxidations-(RTO)-Prozess oder in einem Glühprozess gewachsen werden, der Sauerstoff umfasst.
  • Der Dummygatestapel 110 greift in der vorliegenden Ausführungsform in die Finne 104 an drei Seiten der Finne ein. Alternativ kann er in die Finne 104 auf nur zwei Seiten (nicht auf der oberen Seite) der Finne eingreifen. Er wird „Dummy” genannt, weil er in einem späteren Schritt entfernt wird und mit einem „wirklichen” Gatestapel wie einem High-k-Metallgate in einem „Gate-Last”-Prozess ersetzt wird. Der Dummygatestapel 110 kann eine oder mehrere Materialschichten, wie eine Polysiliziumschicht, eine Hartmaskenschicht, eine Verkappungsschicht und andere geeignete Schichten umfassen. Bei einer Ausführungsform umfasst der Dummygatestapel 110 Polysilizium. Der Dummygatestapel 110 kann durch geeignete Abscheidungsprozesse wie chemische Niederdruck-Gasphasenabscheidung (LPCVD) und plasmaverstärkte CVD (PECVD) gebildet werden. Bei einer Ausführungsform wird der Dummygatestapel zuerst als Deckschichten über der Isolierungsstruktur 106 abgeschieden. Dann werden die Deckschichten durch einen Prozess gebildet, der Fotolithografieprozesse und Ätzprozesse umfasst, wodurch Abschnitte der Deckschichten entfernt und die verbleibenden Abschnitte über der Isolierungsstruktur 106 und der Oxidschicht 108 als der Dummygatestapel bewahrt werden.
  • Das Abstandselementmerkmal 112 wird an Seitenwänden des Dummygatestapels 110 gebildet. Das Abstandselementmerkmal 112 umfasst ein Material, das sich von dem bzw. den Materialien für den Dummygatestapel 110 unterscheidet. Bei einer Ausführungsform umfasst das Abstandselementmerkmal 112 ein Dielektrikum wie Siliziumnitrid oder Siliziumoxinitrid. Bei einem Beispiel umfasst das Abstandselementmerkmal 112 mehrfache Schichten wie eine Siegelschicht neben dem Dummygatestapel 110 und eine Hauptabstandselementschicht neben der Siegelschicht. Bei einer Ausführungsform werden eine oder mehrere Abstandselementschichten durch ganzflächiges Abscheiden von Abstandselementmaterialien über der Vorrichtung 100 gebildet, nachdem der Dummygatestapel 110 gebildet wurde. Dann wird ein Prozess des anisotropischen Ätzens ausgeführt, um Abschnitte der Abstandselementschichten zu entfernen und das Abstandselementmerkmal 112 wie veranschaulicht in den 2A und 2B zu bilden.
  • Bei Arbeitsvorgang 14 bildet das Verfahren 10 (1A) dotierte Source-/Drain-Merkmale 116 in und/oder auf der Finne 104 neben dem Abstandselementmerkmal 112. Verschiedene Techniken wie Kohlenstoffimplantation gefolgt von Ausheilen durch Laserstrahlen können für Arbeitsvorgang 14 verwendet werden. Bei einer Ausführungsform umfasst der Arbeitsvorgang 14 einen Ätzprozess gefolgt von einem oder mehreren Epitaxieprozessen, wobei der Ätzprozess Aussparungen 114 in der Finne 104 bildet und die Epitaxieprozesse die dotierten Source-/Drain-Merkmale 116 in den Aussparungen bilden, die in den 3 und 4 entsprechend veranschaulicht sind.
  • Unter Bezugnahme auf 3 werden zwei Aussparungen 114 in Source-/Drain-Regionen der Finne 104 durch einen Ätzprozess wie Trocken-(Plasma)-Ätzen, Nassätzen und dergleichen gebildet. Bei einer Ausführungsform werden ein oder mehrere Fotolithografieprozesse verwendet, um Maskierelemente zu bilden, sodass die verbleibenden Regionen der Vorrichtung 100 vor dem Ätzprozess geschützt sind; und dann werden ein oder mehrere von den Ätzprozessen ausgeführt, um Abschnitte der Oxidschicht 108 und der Finne 104 zu entfernen, um die Aussparungen 114 zu bilden. Nach dem Ätzprozess kann ein Reinigungsverfahren ausgeführt werden, das die Aussparungen 114 mit einer Fluorwasserstoffsäure-(HF)-Lösung oder einer anderen geeigneten Lösung reinigt. Wie gezeigt in 3 kann bei einer Ausführungsform die Oxidschicht 108 nahe der Aussparung 114 während des Ätzprozesses teilweise verbraucht werden.
  • Unter Bezugnahme auf 4 werden die dotierten Source-/Drain-Merkmale 116 in den Aussparungen 114 (3) durch ein oder mehrere Aufwachsprozesse gebildet. Bei einer Ausführungsform ist das Aufwachsverfahren ein chemischer Niderdruck-Gasphasenabscheidungs-(LECVD)-Prozess unter Verwendung eines siliziumbasierten Vorläufergases. Bei einem Beispiel dotiert das Aufwachsverfahren in-situ das gewachsene Silizium mit einem p-Dotierstoff, um einen p-FinFET zu bilden, oder einem n-Dotierstoff, um einen n-FinFET zu bilden. Bei einer Ausführungsform wird ein Glühprozess, wie ein schnelles thermisches Glühen-(RTA)-Prozess auf den dotierten Source-/Drain-Merkmalen 116 angewandt, um den bzw. die Dotierstoffe davon zu aktivieren.
  • 4 zeigt weiter eine Dielektrikumschicht 118, die über den Source-/Drain-Merkmalen 116 gebildet ist. Die Dielektrikumschicht 118 kann eine oder mehrere Materialschichten umfassen. Bei einer Ausführungsform umfasst die Dielektrikumschicht 118 eine Zwischenschicht-Dielektrikum-(ILD)-Schicht über einer Kontaktätzstoppschicht (CESL). Beispielsweise kann die CESL eine Schicht aus Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid und/oder anderen Materialien umfassen. Die CESL kann durch einen PECVD-Prozess und/oder andere geeignete Abscheidungs- oder Oxidationsprozesse gebildet werden. Die ILD-Schicht kann Materialien wie Tetraethylorthosilicat-(TEOS)-Oxid, undotiertes Silikatglas oder dotiertes Siliziumoxid wie Borophosphosilikatglas (BPSG), synthetisches Quarzglas (FSG), Phosphorsilikatglas (PSG), bordotiertes Siliziumglas (BSG) und/oder andere geeignete Dielektrika umfassen. Bei einigen Ausführungsformen kann die ILD-Schicht ein hochdichtes Plasma-(HDP)-Dielektrikum (z. B. HDP-Oxid) und/oder ein Prozess mit hohem Aspektverhältnis-(HARP)-Dielektrikum (wie z. B. HARP-Oxid) umfassen. Die ILD-Schicht kann durch einen PECVD-Prozess oder eine andere geeignete Abscheidungstechnik abgeschieden werden. Bei einer Ausführungsform wird die ILD-Schicht durch einen fließfähige CVD-(FCVD)-Prozess gebildet. Der FCVD-Prozess umfasst das Abscheiden eines fließfähigen Materials (wie eine flüssige Verbindung) auf dem Substrat 102, um Gräben zu füllen, und das Umwandeln des fließfähigen Materials in einen Feststoff durch eine geeignete Technik wie beispielsweise Glühen. Nach verschiedenen Abscheidungsprozessen wird ein chemisch mechanischer Planarisierungs-(CMP)-Prozess ausgeführt, um eine obere Fläche der Dielektrikumschicht 118 zu planarisieren und eine obere Fläche des Dummygatestapels 110 für nachfolgende Herstellungsschritte freizulegen.
  • Bei Arbeitsvorgang 16 entfernt das Verfahren 10 (1A) den Dummygatestapel 110. Unter Bezugnahme auf 5 wird dabei ein Graben 120 in der Vorrichtung 100 gebildet, der die Oxidschicht 108 dort hindurch freilegt. Der Graben 120 ist teilweise von dem Abstandselement 112, der Oxidschicht 108 und der Isolierungsstruktur 106 (nicht dargestellt in 5) umgeben. Bei einer Ausführungsform umfasst der Arbeitsvorgang 16 einen oder mehrere Ätzprozesse, die selektiv abgestimmt sind, um den Dummygatestapel 110 (4) zu entfernen, während die Abstandselementmerkmale 112 und die Dielektrikumschicht 118 im Wesentlichen verbleiben. Die Ätzprozesse können einen geeigneten Nassätz-, Trocken-(Plasma)-Ätzprozess und/oder andere Prozesse umfassen. Beispielsweise kann ein Trockenätzprozess chlorhaltige Gase, fluorhaltige Gase, andere Ätzgase oder eine Kombination davon verwenden. Die Nassätzlösungen können NH4OH, verdünnte HF (Fluorwasserstoffsäure), vollentsalztes Wasser, TMAH (Tetramethylammoniumhydroxid), andere geeignete Nassätzlösungen oder Kombinationen davon umfassen.
  • Bei Arbeitsvorgang 18 ätzt das Verfahren 10 (1A) die Oxidschicht 108 durch den Graben 120. Bei einer Ausführungsform entfernt der Arbeitsvorgang 18 (z. B. Arbeitsvorgang 18a) teilweise die Oxidschicht 108, was eine dünne Schicht aus Oxid über der Finne 104 hinterlässt. Bei einer weiteren Ausführungsform ätzt der Arbeitsvorgang 18 (z. B. Arbeitsvorgang 18b) die Oxidschicht 108, um die Finne 104 durch den Graben 120 freizulegen. Die 6A bis 6D veranschaulichen verschiedene Ausführungsformen der Vorrichtung 100 nach dem Arbeitsvorgang 18. Diese Ausführungsformen haben einen Hohlraum 122 unter dem Abstandselementmerkmal 112 gemeinsam, der durch den Ätzprozess gebildet wird. Insbesondere zeigt 6A, dass der Arbeitsvorgang 18 die Oxidschicht 108 in dem Graben 120 teilweise entfernt, was eine dünne Schicht von Oxid über der Finne 104 hinterlässt. Weiter ist der Hohlraum 122 teilweise von der Oxidschicht 108 und dem Abstandselementmerkmal 112 umgeben. Bei einer weiteren Ausführungsform zeigt 6B, dass der Arbeitsvorgang 18 die Oxidschicht 108 durch den Graben 120 teilweise entfernt, was eine dünne Schicht von Oxid über der Finne 104 hinterlässt. Weiter wurde die Oxidschicht 108 seitlich durchgeätzt und der Hohlraum 122 ist teilweise von der Oxidschicht 108, der Dielektrikumschicht 118 und dem Abstandselementmerkmal 112 umgeben. Bei noch einer weiteren Ausführungsform zeigt 6C, dass der Arbeitsvorgang 18 vertikal durch die Oxidschicht 108 geätzt hat und dadurch die Finne 104 durch den Graben 120 freigelegt hat. Weiter ist der Hohlraum 122 teilweise von der Finne 104, einem Abschnitt der Oxidschicht 108 und dem Abstandselementmerkmal 112 umgeben. Bei noch einer weiteren Ausführungsform zeigt 6D, dass der Arbeitsvorgang 18 die Oxidschicht 108 durch den Graben 120 entfernt. Weiter ist der Hohlraum 122 teilweise von der Finne 104, der Dielektrikumschicht 118 und dem Abstandselementmerkmal 112 umgeben. Obwohl dies in den 6A bis 6D nicht dargestellt ist, ist der Hohlraum 122 bei verschiedenen Ausführungsformen auch teilweise von einem Abschnitt der Isolierungsstruktur 106 umgeben.
  • Bei einer Ausführungsform wird die Oxidschicht 108 unter Verwendung eines geeigneten Nassätzprozesses, eines Trocken-(Plasma)-Ätzprozesses und/oder anderer Prozesse geätzt. Nassätzlösungen können beispielsweise NH4OH, HF (Fluorwasserstoffsäure), TMAH (Tetramethylammoniumhydroxid), andere geeignete Nassätzlösungen oder Kombinationen davon umfassen. Beispielsweise kann ein Trockenätzprozess chlorhaltige Gase, fluorhaltige Gase, andere Ätzgase oder eine Kombination davon verwenden. Bei einer Ausführungsform wird die Oxidschicht 108 unter Verwendung eines Trockenätzprozesses, der bei einer Temperatur von ungefähr 20 bis zu ungefähr 80 Grad Celsius mit Wasserstoff, Sauerstoff, Stickstoff oder einer Mischung davon als Ätzgase ausgeführt wird, geätzt. Des Weiteren kann die teilweise Entfernung der Oxidschicht 108 durch die Ätzzeit gesteuert werden.
  • Bei Arbeitsvorgang 20 scheidet das Verfahren 10 (1B) ein Dielektrikum in dem Graben 120 und in dem Hohlraum 122 ab. Siehe die 7A und 7B. 7A ist eine vereinfachte perspektivische Ansicht der Vorrichtung 100 nach dem Arbeitsvorgang 20, während 7B eine Querschnittansicht der Vorrichtung 100 entlang der Linie „3-3” von 7A ist. Der Einfachheit halber zeigt 7A die Source-/Drain-Merkmale 116 und die Dielektrikumschicht 118 nicht. Sondern sie veranschaulicht die Aussparung 114 (siehe 3), die in die Finne 104 und die Isolierungsstruktur 106 geätzt ist. Insbesondere zeigt 7A, dass angrenzend an das Abstandselementmerkmal 112 ein Abschnitt der Isolierungsstruktur 106 unter Bezugnahme auf 3 aufgrund von einem oder mehreren Ätzprozessen in Arbeitsvorgang 14 eine ausgesparte Fläche 126 aufweist.
  • Unter Bezugnahme auf die 7A und 7B bildet der Arbeitsvorgang 20 kollektiv eine Dielektrikumschicht 124 auf verschiedenen Unterseiten- und Seitenwänden des Grabens 120. Bei der gezeigten Ausführungsform in 7B verbleibt aufgrund eines teilweisen Entfernens der Oxidschicht 108 in Arbeitsvorgang 18 ein Abschnitt davon über der Finne 104 (siehe 6A). Daher wird die Dielektrikumschicht 124 über dem Abschnitt der Oxidschicht 108, über einem Abschnitt der Isolierungsstruktur 106 (siehe 7A), an Seitenwänden des Abstandselementmerkmals 112 und insbesondere in dem Hohlraum 122 von 6A gebildet. Zur Erleichterung der Beschreibung wird der Abschnitt der Dielektrikumschicht 124 innerhalb des Hohlraums 122 als die Dielektrikumschicht 124a bezeichnet. Bei einer Ausführungsform umfasst die Dielektrikumschicht 124 ein Material, das sich von dem der Oxidschicht 108 unterscheidet. Bei einer Ausführungsform umfasst die Dielektrikumschicht 124 ein Siliziumnitrid, wie SixNy (z. B. Si3N4). Bei einer Ausführungsform umfasst die Dielektrikumschicht 124 Silizium, Stickstoff und eines aus: Sauerstoff, Kohlenstoff, Wasserstoff und einer Kombination davon. Als Beispiel umfasst die Dielektrikumschicht 124 SiCON, SiON oder SiNH. Bei einer Ausführungsform wird die Dielektrikumschicht 124 durch einen chemische Gasphasenabscheidungs-(CVD)-Prozess gebildet. Bei einer weiteren Ausführungsform wird die Dielektrikumschicht 124 durch einen Atomlagenabscheidungs-(ALD)-Prozess gebildet. Beispielsweise kann ein Abscheidungsprozess, der die Dielektrikumschicht 124 bildet, bei einer Temperatur von ungefähr 20 bis zu ungefähr 500 Grad Celsius unter einem Druck von ungefähr 0,1 bis zu ungefähr 150 Torr und mit einem oder mehreren Gasen ausgeführt werden, die Silizium, Kohlenstoff, Sauerstoff, Stickstoff, Helium, Argon, Chlor oder andere geeignete Gase als Vorläufergase enthalten. Bei einer Ausführungsform für einen 16-nm-FinFET-Prozess wird die Dielektrikumschicht 124 derart abgeschieden, dass sie eine Dicke von ungefähr 10 bis zu ungefähr 100 A aufweist. Um diese Ausführungsform weiter auszuführen, wird ein ALD-Prozess verwendet, um die Dicke der Dielektrikumschicht 124 präzise zu steuern.
  • Bei Arbeitsvorgang 22 ätzt das Verfahren 10 (1B) in dem Graben 120, um die Finne 104 freizulegen. Unter Bezugnahme auf die 8A, 8B und 8C ist eine Ausführungsform der Vorrichtung 100 bei verschiedenen Stufen des Arbeitsvorgangs 22 gezeigt, der einen oder mehrere Ätzprozesse einbezieht. Bei Ausführungsformen, bei denen es eine dünne Schicht der Oxidschicht 108 über der Finne 104 gibt, wie gezeigt in den 6A und 6B, umfasst der Arbeitsvorgang 22 zwei Ätzprozesse. Der erste Ätzprozess wird derart abgestimmt, dass er die Dielektrikumschicht 124 in dem Graben 120 entfernt, was die Oxidschicht 108 darunter freilegt (z. B. 8A). Der zweite Ätzprozess wird derart abgestimmt, dass die dünne Oxidschicht 108 entfernt wird, was die Finne 104 darunter freilegt (z. B. 8B). Die ersten und zweiten Ätzprozesse verwenden unterschiedliche Ätzrezepte. Bei einer Ausführungsform wird der erste Ätzprozess bei einer Quellenleistung von ungefähr 50 bis zu ungefähr 1.500 W, bei einer Temperatur von ungefähr 20 bis zu ungefähr 80 Grad Celsius, unter einem Druck von ungefähr 1 bis zu ungefähr 100 mTorr und mit einem oder mehreren Gasen CF4, CH3F, CH2F2, CHF3, O2, HBr, He, Cl2, Ar und N2 als Ätzgase ausgeführt. Bei einer Ausführungsform wird der zweite Ätzprozess bei einer Quellenleistung von ungefähr 50 bis zu ungefähr 1.500 W, bei einer Temperatur von ungefähr 20 bis zu ungefähr 80 Grad Celsius, unter einem Druck von ungefähr 1 bis zu ungefähr 100 mTorr und mit einem oder mehreren Gasen H2, CH4, Cl2, HBr, NF3, He, Ar, N2, CF4, CH3F, CH2F2, CHF3 und O2 als Ätzgase ausgeführt. Bei Ausführungsformen, bei denen die Finne 104 in Arbeitsvorgang 18 wie gezeigt in den 6C und 6D freigelegt wird, entfernt der Arbeitsvorgang 22 die Dielektrikumschicht 124 an Seitenwänden des Abstandselementmerkmals 112 und über der Finne 104. Bei verschiedenen Ausführungsformen verbleibt die Dielektrikumschicht 124a in dem Hohlraum 122 (6A bis 6D). Daher befindet sich in der gezeigten Ausführungsform in 8B nach dem Arbeitsvorgang 22 ein erster Abschnitt der Oxidschicht 108 unter der Dielektrikumschicht 124a und ein zweiter Abschnitt der Oxidschicht 108 unter dem Abstandselementmerkmal 112 und neben der Dielektrikumschicht 124a. Mehr Profile des FinFET 100 sind in den 11 bis 13 gezeigt und werden später beschrieben.
  • 8C zeigt eine perspektivische Ansicht der Vorrichtung 100 nach dem Arbeitsvorgang 22. Ein Vergleich der 8C bis 7A zeigt, dass Abschnitte der Dielektrikumschicht 124 in Arbeitsvorgang 22 entfernt wurden, was die Finne 104 und eine obere Fläche 128 der Isolierungsstruktur 106 in dem Graben 120 freigelegt hat. Die Dielektrikumschicht 124a verbleibt unter dem Abstandselementmerkmal 112 und füllt den Hohlraum 122 (z. B. die 6A bis 6D). Ein Abschnitt der Oxidschicht 108 (siehe z. B. die 6A und 6C) verbleibt unter dem Abstandselementmerkmal 112, neben der Dielektrikumschicht 124a.
  • Bei Arbeitsvorgang 24 ätzt das Verfahren 10 (1B) die Isolierungsstruktur 106 durch den Graben 120. Unter Bezugnahme auf 9 wird die Isolierungsstruktur 106 derart geätzt, dass sie eine obere Fläche 128' aufweist, die sich unter der oberen Fläche 128 befindet, wodurch eine Höhe der Finne 104 über die Isolierungsstruktur 106 erhöht wird. Bei verschiedenen Ausführungsformen wird das Ätzen der Isolierungsstruktur 106 genau gesteuert, um eine wünschenswerte Finnenhöhe zu erreichen und die Arbeitsfunktion des FinFET fein abzustimmen. Dies ist für eine Anhebung oder Feinabstimmung der Vorrichtungsleistung nützlich. Bei einer Ausführungsform wird die Fläche 128' beispielsweise um ungefähr 5 bis zu ungefähr 1.500 Å unter die Fläche 126 geätzt. Dies stellt wiederum Vorteile für Anhebung oder Feinabstimmung der Vorrichtungsleistung bereit. Beispielsweise kann dies die Verzerrungseffekte erhöhen, die durch die Source-/Drain-Merkmale 116 (z. B. 8B) ausgeübt werden. Bei verschiedenen Ausführungsformen wird der Ätzprozess derart abgestimmt, dass das Material für die Isolierungsstruktur 106 entfernt wird, aber die Dielektrikumschicht 124a im Wesentlichen verbleibt. Bei einer Ausführungsform wird der Arbeitsvorgang 24 bei einer Quellenleistung von ungefähr 50 bis zu ungefähr 1.500 W, bei einer Temperatur von ungefähr 20 bis zu ungefähr 80 Grad Celsius, unter einem Druck von ungefähr 1 bis zu ungefähr 100 mTorr und mit einem oder mehreren Gasen Cl2, HBr, NF3, He, Ar und N2 als Ätzgase ausgeführt.
  • Bei Arbeitsvorgang 26 bildet das Verfahren 10 (1B) einen Gatestapel 130 in dem Graben 120. Siehe die 10A und 10B. 10A zeigt eine schematische perspektivische Ansicht der Vorrichtung 100, während 10B eine Querschnittansicht der Vorrichtung 100 entlang der Linie „4-4” von 10A zeigt. Der Gatestapel 130 wird über der Fläche 128' von der Isolierungsstruktur 106 gebildet und greift in die Finne 104 auf drei Seiten davon ein. Die Seitenwände des Gatestapels 130 grenzen an das Abstandselementmerkmal 112 und die Dielektrikumschicht 124a an. Bei der gezeigten Ausführungsform in 10B grenzen die Seitenwände des Gatestapels 130 auch an einen Abschnitt der Oxidschicht 108 an. Bei verschiedenen Ausführungsformen umfasst der Gatestapel 130 eine oder mehrere Metallschichten. Das Abstandselementmerkmal 112, die Dielektrikumschicht 124a und die Oxidschicht 108 halten gemeinsam metallische Materialien davon ab, in in der Nähe befindliche Regionen oder Merkmale wie die Source-/Drain-Merkmale 116 zu diffundieren. Bei einer Ausführungsform umfasst der Gatestapel 130 eine High-k-Dielektrikumschicht und eine Arbeitsfunktionsmetallschicht. Bei einer Ausführungsform umfasst der Gatestapel 130 eine Zwischenschicht, eine Dielektrikumschicht, eine Arbeitsfunktionsmetallschicht und eine Füllschicht. Die Zwischenschicht kann ein Dielektrikum wie eine Siliziumoxidschicht (SiO2) oder ein Siliziumoxinitrid (SiON) umfassen und kann durch chemische Oxidation, Thermooxidation, Atomlagenabscheidung (ALD), CVD und/oder ein anderes geeignetes Dielektrikum gebildet sein. Die Dielektrikumschicht kann ein High-k-Dielektrikum-Material wie Hafniumoxid (HfO2), Al2O3, Lanthanidoxide, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, Kombinationen davon oder ein anderes geeignetes Material umfassen. Die Dielektrikumschicht kann durch ALD und/oder andere geeignete Verfahren gebildet sein. Die Arbeitsfunktionsmetallschicht kann eine p- oder eine n-Arbeitsfunktionsschicht sein. Beispielhafte p-Arbeitsfunktionsmetalle umfassen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete p-Arbeitsfunktionsmaterialien oder Kombinationen davon. Beispielhafte n-Arbeitsfunktionsmetalle schließen Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-Arbeitsfunktionsmaterialien oder Kombinationen davon ein. Die Arbeitsfunktionsmetallschicht kann mehrere Schichten umfassen und kann durch CVD, PVD und/oder einen anderen geeigneten Prozess abgeschieden sein. Die Füllschicht kann Aluminium (Al), Wolfram (W), Cobalt (Co), Kupfer (Cu) und/oder andere geeignete Materialien umfassen. Die Füllschicht kann mittels CVD, PVD, Plattieren und/oder anderer geeigneter Prozesse gebildet sein. Ein CMP-Prozess kann ausgeführt werden, um überschüssige Materialien von dem Gatestapel 130 zu entfernen und eine obere Fläche der Vorrichtung 100 zu planarisieren.
  • Die 11 bis 13 veranschaulichen verschiedene Profile der Vorrichtung 100 nach dem Arbeitsvorgang 26. Unter Bezugnahme auf 11 wurde eine Ausführungsform der Vorrichtung 100 wie gezeigt in 6B durch die Arbeitsvorgänge 20 bis 26 wie vorstehend beschrieben verarbeitet. Der Gatestapel 130 greift in die Finne 104 ein. Die Seitenwände des Gatestapels 130 grenzen an das Abstandselementmerkmal 112, die Dielektrikumschicht 124a und einen Abschnitt der Oxidschicht 108 an. Speziell befindet sich die Dielektrikumschicht 124a über dem Abschnitt der Oxidschicht 108, die sich über der Finne 104 befindet. Sowohl die Dielektrikumschicht 124a als auch der Abschnitt der Oxidschicht 108 befinden sich unter dem Abstandselementmerkmal 112.
  • Unter Bezugnahme auf 12 wurde eine Ausführungsform der Vorrichtung 100 wie gezeigt in 6C durch die Arbeitsvorgänge 20 bis 26 wie vorstehend beschrieben verarbeitet. Der Gatestapel 130 greift in die Finne 104 ein. Die Seitenwände des Gatestapels 130 grenzen an das Abstandselementmerkmal 112 und die Dielektrikumschicht 124a an. Ein Abschnitt der Oxidschicht 108 befindet sich unter dem Abstandselementmerkmal 112 und neben der Dielektrikumschicht 124a.
  • Unter Bezugnahme auf 13 wurde eine Ausführungsform der Vorrichtung 100 wie gezeigt in 6D durch die Arbeitsvorgänge 20 bis 26 wie vorstehend beschrieben verarbeitet. Der Gatestapel 130 greift in die Finne 104 ein. Die Seitenwände des Gatestapels 130 grenzen an das Abstandselementmerkmal 112 und die Dielektrikumschicht 124a an.
  • Bei verschiedenen Ausführungsformen, die in den 10A–13 gezeigt sind, weist die Vorrichtung 100 ein FinFET-Profil auf, welches das Diffundieren metallischer Materialien des Gatestapels 130 in in der Nähe befindliche Regionen wie die Source-/Drain-Merkmale 116 effektiv verhindert. Die Dielektrikumschicht 124a, in einigen Fällen mit einem Abschnitt der Oxidschicht 108, dient als eine Metalldiffundierungssperrschicht.
  • Bei Arbeitsvorgang 28 führt das Verfahren 10 (1B) weitere Arbeitsvorgänge aus, um eine endgültige Vorrichtung zu bilden. Beispielsweise kann der Arbeitsvorgang 28 Kontakte und Durchkontaktierungen bilden, die elektrisch die Source-/Drain-Merkmale 116 und den Gatestapel 130 verbinden, und metallische Kopplungsstrukturen bilden, die den FinFET mit anderen Abschnitten der Vorrichtung 100 verbinden, um eine komplette IC zu bilden.
  • Obwohl sie nicht dazu beabsichtigt sind, zu begrenzen, stellen eine oder mehrere Ausführungsformen der vorliegenden Offenbarung viele Vorteile an eine Halbleitervorrichtung und deren Bildung bereit. Beispielsweise stellen Ausführungsformen der vorliegenden Offenbarung Verfahren bereit, um ein FinFET-Profil zu bilden, das Gatemetallmaterialien effektiv daran hindert, in Source-/Drain-Regionen einzudringen. Ausführungsformen des FinFET-Profils können abgestimmt werden, sodass sie Prozessfenster vergrößern und die Leistung der Vorrichtung anzuheben. Verschiedene Ausführungsformen der vorliegenden Offenbarung können leicht in den vorhandenen FinFET-Herstellungsablauf für 16 nm und kleinere Prozessknoten integriert werden.
  • Bei einem beispielhaften Aspekt ist die vorliegende Offenbarung an ein Verfahren zur Bildung einer Halbleitervorrichtung gerichtet. Das Verfahren umfasst das Aufnehmen eines Substrates, das eine aktive Finne aufweist, eine Oxidschicht über der aktiven Finne, einen Dummygatestapel über der Oxidschicht und ein Abstandselementmerkmal über der Oxidschicht und an Seitenwänden des Dummygatestapels. Das Verfahren umfasst weiter das Entfernen des Dummygatestapels, was in einem ersten Graben resultiert. Das Verfahren umfasst weiter das Ätzen der Oxidschicht in dem ersten Graben, was in einem Hohlraum unter dem Abstandselementmerkmal resultiert. Das Verfahren umfasst weiter das Abscheiden eines Dielektrikums in dem ersten Graben und in dem Hohlraum. Das Verfahren umfasst weiter das Ätzen in dem ersten Graben, um die aktive Finne freizulegen, was einen ersten Abschnitt des Dielektrikums in dem Hohlraum hinterlässt. Bei einer Ausführungsform umfasst das Verfahren weiter das Bilden eines Gatestapels in dem ersten Graben, wobei der Gatestapel in die aktive Finne eingreift.
  • Bei einem weiteren beispielhaften Aspekt ist die vorliegende Offenbarung an ein Verfahren zur Bildung einer Halbleitervorrichtung gerichtet. Das Verfahren umfasst das Aufnehmen eines Substrates, das eine aktive Finne aufweist, die nach oben durch eine Isolierungsstruktur über das Substrat hervorsteht, eine Oxidschicht über der aktiven Finne, einen Dummygatestapel über der Isolierungsstruktur und der Oxidschicht und ein Abstandselementmerkmal über der Isolierungsstruktur und der Oxidschicht und an Seitenwänden des Dummygatestapels. Das Verfahren umfasst weiter das Entfernen des Dummygatestapels, wodurch ein erster Graben gebildet wird, wobei der erste Graben die Oxidschicht freilegt. Das Verfahren umfasst weiter das teilweise Entfernen der Oxidschicht in dem ersten Graben, was in einem Hohlraum unter dem Abstandselementmerkmal und einem Abschnitt der Oxidschicht über der aktiven Finne resultiert. Das Verfahren umfasst weiter das Abscheiden eines Dielektrikums im ersten Graben und im Hohlraum und das Ätzen in dem ersten Graben, um die aktive Finne freizulegen, was einen ersten Abschnitt des Dielektrikums unter dem Abstandselementmerkmal hinterlässt. Das Verfahren umfasst weiter das Bilden eines Gatestapels in dem ersten Graben, wobei der Gatestapel in die aktive Finne eingreift.
  • Bei einem weiteren beispielhaften Aspekt ist die vorliegende Offenbarung an eine Halbleitervorrichtung gerichtet. Die Halbleitervorrichtung umfasst ein Substrat, das eine aktive Finne aufweist, die nach oben durch eine Isolierungsstruktur über das Substrat hervorsteht; einen Gatestapel über der Isolierungsstruktur, der in die aktive Finne eingreift; eine Siliziumnitridschicht über der aktiven Finne und neben dem Gatestapel; und ein Abstandselementmerkmal über der Isolierungsstruktur, über der Siliziumnitridschicht und an Seitenwänden des Gatestapels. Bei einer Ausführungsform umfasst die Halbleitervorrichtung weiter eine Siliziumoxidschicht unter dem Abstandselementmerkmal, über der aktiven Finne und neben der Siliziumnitridschicht. Bei einer Ausführungsform umfasst die Halbleitervorrichtung weiter eine Siliziumoxidschicht zwischen der aktiven Finne und der Siliziumnitridschicht. Bei einigen Ausführungsformen der Halbleitervorrichtung wird der Gatestapel über einer ersten Fläche der Isolierungsstruktur gebildet, das Abstandselementmerkmal wird über einer zweiten Fläche der Isolierungsstruktur gebildet und von einer Querschnittansicht befindet sich die erste Fläche unter der zweiten Fläche. Bei einer Ausführungsform der Halbleitervorrichtung umfasst der Gatestapel eine High-k-Dielektrikumschicht und eine Arbeitsfunktionsmetallschicht.
  • Das Vorhergehende beschreibt Merkmale von mehreren Ausführungsformen, sodass der Durchschnittsfachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Durchschnittsfachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Prozesse und Strukturen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Durchschnittsfachmann sollte realisieren, dass solche äquivalenten Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Bilden einer Halbleitervorrichtung, umfassend: Aufnehmen eines Substrates, das eine aktive Finne aufweist, eine Oxidschicht über der aktiven Finne, einen Dummygatestapel über der Oxidschicht und ein Abstandselementmerkmal über der Oxidschicht und an Seitenwänden des Dummygatestapels; Entfernen des Dummygatestapels, was in einem ersten Graben resultiert; Ätzen der Oxidschicht in dem ersten Graben, was in einem Hohlraum unter dem Abstandselementmerkmal resultiert; Abscheiden eines Dielektrikums in dem ersten Graben und in dem Hohlraum; und Ätzen in dem ersten Graben, um die aktive Finne freizulegen, was einen ersten Abschnitt des Dielektrikums in dem Hohlraum hinterlässt.
  2. Verfahren nach Anspruch 1, wobei das Ätzen der Oxidschicht die aktive Finne freilegt.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Ätzen der Oxidschicht die Oxidschicht teilweise entfernt, was einen Abschnitt der Oxidschicht über der aktiven Finne im ersten Graben hinterlässt.
  4. Verfahren nach Anspruch 3, wobei das Ätzen in dem ersten Graben einen ersten und einen zweiten Ätzprozess umfasst und der erste Ätzprozess abgestimmt ist, um das Dielektrikum zu ätzen, und der zweite Ätzprozess abgestimmt ist, um den Abschnitt der Oxidschicht zu ätzen.
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei das Abscheiden des Dielektrikums eines verwendet aus: Atomlagenabscheidung und chemischer Gasphasenabscheidung.
  6. Verfahren nach einem der vorstehenden Ansprüche, wobei das Dielektrikum ein Siliziumnitrid umfasst.
  7. Verfahren nach Anspruch 6, wobei das Dielektrikum eines umfasst aus: Sauerstoff, Kohlenstoff, Wasserstoff und einer Kombination davon.
  8. Verfahren nach einem der vorstehenden Ansprüche, wobei der Dummygatestapel über einer Isolierungsstruktur über dem Substrat gebildet wird, weiter umfassend, vor dem Bilden des Gatestapels: Ätzen der Isolierungsstruktur in dem ersten Graben.
  9. Verfahren nach einem der vorstehenden Ansprüche, weiter umfassend: Bilden eines Gatestapels in dem ersten Graben, wobei der Gatestapel in die aktive Finne eingreift.
  10. Verfahren nach Anspruch 9, wobei der Gatestapel eine High-k-Dielektrikumschicht und eine Arbeitsfunktionsmetallschicht umfasst.
  11. Verfahren zum Bilden einer Halbleitervorrichtung, umfassend: Aufnehmen eines Substrates, das eine aktive Finne aufweist, die nach oben durch eine Isolierungsstruktur über das Substrat hervorsteht, eine Oxidschicht über der aktiven Finne, einen Dummygatestapel über der Isolierungsstruktur und der Oxidschicht und ein Abstandselementmerkmal über der Isolierungsstruktur und der Oxidschicht und an Seitenwänden des Dummygatestapels; Entfernen des Dummygatestapels, wodurch ein erster Graben gebildet wird, wobei der erste Graben die Oxidschicht freilegt; teilweises Entfernen der Oxidschicht in dem ersten Graben, was in einem Hohlraum unter dem Abstandselementmerkmal und einem Abschnitt der Oxidschicht über der aktiven Finne resultiert; Abscheiden eines Dielektrikums in dem ersten Graben und in dem Hohlraum; Ätzen in dem ersten Graben, um die aktive Finne freizulegen, was einen ersten Abschnitt des Dielektrikums unter dem Abstandselementmerkmal hinterlässt; und Bilden eines Gatestapels in dem ersten Graben, wobei der Gatestapel in die aktive Finne eingreift.
  12. Verfahren nach Anspruch 11, wobei das Ätzen in dem ersten Graben einen ersten und einen zweiten Ätzprozess umfasst und der erste Ätzprozess das Dielektrikum in dem ersten Graben entfernt, der zweite Ätzprozess die aktive Finne in dem ersten Graben freilegt und der erste und der zweite Ätzprozess unterschiedliche Ätzrezepte verwenden.
  13. Verfahren nach Anspruch 11 oder 12, wobei sich ein erster Abschnitt der Oxidschicht unter dem Dielektrikum in dem Hohlraum befindet und sich ein zweiter Abschnitt der Oxidschicht unter dem Abstandselementmerkmal und neben dem Dielektrikum befindet.
  14. Verfahren nach einem der Ansprüche 11 bis 13, weiter umfassend, vor dem Bilden des Gatestapels: Ätzen der Isolierungsstruktur in dem ersten Graben.
  15. Verfahren nach Anspruch 14, wobei: das Abstandselementmerkmal zwischen dem ersten Graben und einem ersten Abschnitt der Isolierungsstruktur liegt; und die Isolierungsstruktur im ersten Graben derart geätzt wird, dass sie eine obere Fläche unter einer weiteren oberen Fläche des ersten Abschnitts der Isolierungsstruktur aufweist.
  16. Halbleitervorrichtung, umfassend: ein Substrat, das eine aktive Finne aufweist, die nach oben durch eine Isolierungsstruktur über das Substrat hervorsteht; einen Gatestapel über der Isolierungsstruktur, der in die aktive Finne eingreift; eine Siliziumnitridschicht über der aktiven Finne und neben dem Gatestapel; und ein Abstandselementmerkmal über der Isolierungsstruktur, über der Siliziumnitridschicht und an Seitenwänden des Gatestapels.
  17. Halbleitervorrichtung nach Anspruch 16, weiter umfassend: eine Siliziumoxidschicht unter dem Abstandselementmerkmal, über der aktiven Finne und neben der Siliziumnitridschicht.
  18. Halbleitervorrichtung nach Anspruch 16 oder 17, weiter umfassend: eine Siliziumoxidschicht zwischen der aktiven Finne und der Siliziumnitridschicht.
  19. Halbleitervorrichtung nach einem der Ansprüche 16 bis 18, wobei: der Gatestapel über einer ersten Fläche der Isolierungsstruktur gebildet ist; das Abstandselementmerkmal über einer zweiten Fläche der Isolierungsstruktur gebildet ist; und die erste Fläche sich von einer Querschnittansicht unter der zweiten Fläche befindet.
  20. Halbleitervorrichtung nach einem der Ansprüche 16 bis 19, wobei der Gatestapel eine High-k-Dielektrikumschicht und eine Arbeitsfunktionsmetallschicht umfasst.
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