DE102012107496B4 - Metallgate-FINFET-Bauelement und Verfahren zu seiner Herstellung - Google Patents

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Abstract

Verfahren, das Folgendes umfasst: Bereitstellen eines Substrats (102) mit einer Finne, die sich von dem Substrat (102) erstreckt, wobei ein Shallow Trench Isolation(STI)-Strukturelement (106) neben der Finne angeordnet wird und die Finne eine Finnenhöhe (Hfin) aufweist, die über das STI-Strukturelement (106) hinausragt; und Ausbilden einer Metallgatestruktur (108) auf der Finne, wobei das Ausbilden der Metallgatestruktur Folgendes enthält: Ausbilden einer Verspannungsmetallschicht (110) auf der Finne (104) dergestalt, dass sich die Verspannungsmetallschicht (110) auf eine erste Höhe (Hsm) oberhalb des STI-Strukturelements (106) erstreckt, wobei die erste Höhe (Hsm) größer ist als die Finnenhöhe (Hfin) und die Finnenhöhe (Hfin) kleiner ist als eine Dicke der Verspannungsmetallschicht (110), die auf dem STI-Strukturelement (106) angeordnet ist; und Ausbilden einer Leitungsmetallschicht (112) auf der Verspannungsmetallschicht (110).

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die Industrie der integrierten Halbleiterschaltkreise (IC) ist bis heute exponentiell gewachsen. Technische Fortschritte bei den IC-Materialien und den IC-Entwurf haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise hat als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Bauelemente pro Chip-Fläche) allgemein zugenommen, während die geometrische Größe (d. h. die kleinste Komponente (oder Leitung), die sich mit einem Fertigungsprozess erreichen lässt) abgenommen hat. Dieser Abwärtsskalierungsprozess erbringt allgemein Nutzeffekte durch Steigerung der Produktionseffizienz und die Senkung der zugehörigen Kosten. Eine solche Abwärtsskalierung hat aber auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, werden ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung benötigt.
  • Eine Weiterentwicklung, die implementiert worden ist, um die kleinere Strukturelementgröße zu realisieren, ist die Verwendung von Mehrgate-Bauelementen wie zum Beispiel Fin-Feldeffekttransistor(finFET)-Bauelementen. FinFETs heißen so, weil ein Gate auf einer, und um eine Finne („fin”), die sich von dem Substrat erstreckt, gebildet wird. Im Sinne der vorliegenden Offenbarung ist ein finFET-Bauelement jeder auf einer „Finne” (fin) basierende Mehrgate-Transistor. FinFET-Bauelemente können ein Schrumpfen der Gate-Breite des Bauelements erlauben und gleichzeitig ein Gate auf den Seiten und/oder der Oberseite der Finne, einschließlich der Kanalregion, bereitstellen. Ein weiterer Fortschritt, der dank des Schrumpfens der Technologieknoten in einigen IC-Entwürfen implementiert werden kann, ist der Austausch der in der Regel aus Polysilicium bestehenden Gateelektrode gegen eine Metall-Gateelektrode, um die Leistung des Bauelements mit den verkleinerten Strukturelementgrößen zu verbessern. Ein Verfahren zum Ausbilden der Metall-Gateelektrode ist eine „Gate-last”- oder „Austauschgate”-Methodologie, wobei ein Dummy-Gate, in der Regel aus Polysilicium, durch ein Metallgate ersetzt wird. Das Bereitstellen des Metallgates zu einem späteren Zeitpunkt im Prozess kann Probleme bei der Stabilität des Arbeitsfunktionsmetalls während der Verarbeitung vermeiden.
  • Jedoch bleiben als Herausforderungen das Herstellen der richtigen mechanischen Spannung und/oder des richtigen Gate-Widerstandes in Bauelementen wie zum Beispiel Metallgate-finFETs. Zum Beispiel können eine geringe mechanische Spannung an dem Gate und/oder ein hoher Gate-Widerstand zu einer Verschlechterung der Leistung des Bauelements führen.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Die vorliegende Erfindung betrifft ein Verfahren gemäß dem unabhängigen Anspruch 1, ein Bauelement gemäß dem unabhängigen Anspruch 9 und ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß dem unabhängigen Anspruch 13. Vorteilhafte Ausführungsformen werden in den abhängigen Ansprüchen beschrieben
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den begleitenden Figuren gelesen wird. Es wird darauf hingewiesen, dass im Einklang mit der normalen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale willkürlich vergrößert oder verkleinert sein, wenn es der Klarheit der Besprechung dient.
  • 1 ist eine perspektivische Ansicht einer Ausführungsform eines finFET-Bauelements gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • 2 ist eine Querschnittsansicht einer Ausführungsform eines finFET-Bauelements gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • 3 ist ein Flussdiagramm eines Verfahrens zur Herstellung eines finFET-Bauelements gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • 4a–13b veranschaulichen Querschnittsansichten einer Ausführungsform eines finFET-Bauelements gemäß einem oder mehreren Schritten des Verfahren von 3. 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a und 13a sind neben Querschnittsansichten angeordnet, die im Wesentlichen dem Schnitt AA von 1 ähneln. 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b und 13b sind neben Querschnittsansichten angeordnet, die im Wesentlichen dem Schnitt BB von 1 ähneln.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Konkrete Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich lediglich Beispiele, die nicht als einschränkend zu verstehen sind. Darüber hinaus kann das Ausbilden eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, in denen die ersten und zweiten Merkmale in direktem Kontakt ausgebildet sind, und kann außerdem Ausführungsformen enthalten, in denen weitere Merkmale ausgebildet sein können, die zwischen den ersten und zweiten Merkmalen angeordnet sind, so dass die ersten und zweiten Merkmale möglicherweise nicht in direktem Kontakt stehen. Verschiedene Merkmale können willkürlich in verschiedenen Maßstäben gezeichnet sein, wenn der Einfachheit und Klarheit dient.
  • Es wird außerdem angemerkt, dass die vorliegende Offenbarung Ausführungsformen in Form von Mehrgatetransistoren oder finnenartigen Mehrgatetransistoren vorstellt, die im vorliegenden Text als finFET-Bauelemente bezeichnet werden. Ein solches Bauelement kann ein Metalloxidhalbleiter-finFET-Bauelement vom p-Typ oder ein Metalloxidhalbleiter-finFET-Bauelement vom n-Typ enthalten. Das finFET-Bauelement kann ein Dual-Gate-Bauelement, ein Tri-Gate-Bauelement und/oder eine sonstige Konfiguration sein. Der Durchschnittsfachmann kann noch weitere Ausführungsformen von Halbleiter-Bauelementen erkennen, in denen Aspekte der vorliegenden Offenbarung nutzbringend Anwendung finden können.
  • In 1 ist ein finFET-Bauelement 100 veranschaulicht. Das finFET-Bauelement 100 enthält einen oder mehrere Finnenbasierte Mehrgate-Feldeffekttransistoren. Das finFET-Bauelement 100 enthält ein Substrat 102, ein Finnenelement 104, das sich von dem Substrat 102 erstreckt, Isolationsregionen 106 und eine Gatestruktur 108, die auf dem und um das Finnenelement 104 angeordnet sind. Das Substrat 102 kann ein Halbleitersubstrat wie zum Beispiel ein Silicium-Substrat sein. Das Substrat kann verschiedene Schichten enthalten, einschließlich leitfähiger oder isolierender Schichten, die auf einem Halbleitersubstrat ausgebildet sind. Das Substrat kann in Abhängigkeit von den Entwurfsanforderungen verschiedene Dotierungskonfigurationen enthalten, wie dem Fachmann bekannt ist. Das Substrat kann außerdem weitere elementare Halbleiter enthalten, wie zum Beispiel Germanium und Diamant. Alternativ kann das Substrat einen Verbundhalbleiter und/oder einen Legierungshalbleiter enthalten. Des Weiteren kann das Substrat optional eine Epitaxialschicht (epi-Schicht) enthalten, kann zur Leistungssteigerung mechanisch vorbelastet sein, kann eine Silicon-on-Insulator(SOI)-Struktur enthalten und/oder kann sonstig geeignete Optimierungsmerkmale enthalten.
  • Das Finnenelement 104 kann, wie das Substrat 102, Folgendes umfassen: Silicium oder einen anderen elementaren Halbleiter, wie zum Beispiel Germanium; einen Verbundhalbleiter, der Siliciumcarbid, Gallium-Arsen, Gallium-Phosphid, Indium-Phosphid, Indium-Arsenid und/oder Indium-Antimonid enthält; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP enthält; oder Kombinationen davon. Die Finnen 102 können unter Verwendung geeigneter Prozesse hergestellt werden, einschließlich Photolithographie und Ätzprozesse. Der Photolithographie-Prozess kann Folgendes enthalten: Ausbilden einer Photoresistschicht (Resist) über dem Substrat (zum Beispiel auf einer Silicium-Schicht), Belichten des Resists mit einer Struktur, Ausführen von Brennprozessen nach der Belichtung, und Entwickeln des Resists, um ein Maskierungselement zu bilden, das den Resist enthält. Das Maskierungselement kann dann verwendet werden, um Regionen des Substrats zu schützen, während ein Ätz-Prozess Aussparungen in der Silicium-Schicht bildet, wodurch eine lange Finne zurückbleibt. Die Aussparungen können mittels reaktiver Ionenätz(RIE)- und/oder sonstiger geeigneter Prozesse geätzt werden. Es kommen noch zahlreiche andere Ausführungsformen von Verfahren zum Bilden der Finnen 104 auf dem Substrat 102 in Frage.
  • Jede der mehreren Finnen 104 enthält eine Quellen-Abzugsregion, wobei ein Quellen- oder Abzugsstrukturelement in der, auf der und/oder um die Finne 104 ausgebildet ist. Eine Kanalregion eines Transistors ist in der Finne 104 angeordnet und befindet sich unter der Gatestruktur 108.
  • Bei den Isolationsregionen 106 kann es sich um Shallow Trench Isolation(STI)-Merkmale handeln. Alternativ können Feldoxid, ein LOCOS-Strukturelement und/oder sonstige geeignete Isolationsstrukturelemente auf dem Substrat 102 implementiert sein. Die Isolationsregionen 106 können aus Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid, Fluorid-dotiertem Silikatglas (FSG), einem Dielektrikum mit kleinem k-Wert, Kombinationen davon und/oder sonstigen geeigneten Materialien gebildet werden, die dem Fachmann bekannt sind. In einer Ausführungsform sind die Isolationsstrukturen STI-Strukturelemente und werden durch Ätzen von Gräben in dem Substrat 102 ausgebildet. Die Gräben können dann mit Isoliermaterial gefüllt werden, gefolgt von einem chemisch-mechanischen Polieren (CMP). Es sind aber auch andere Ausführungsformen möglich. Die Isolationsregionen 106 können eine Mehrschichtstruktur enthalten, die beispielsweise eine oder mehrere Liner-Schichten aufweist.
  • Die Gatestruktur 108 enthält eine erste Metallschicht 110 und eine zweite Metallschicht 112. Die erste Metallschicht 110 kann eine Verspannungsmetallschicht sein. Die zweite Metallschicht 112 kann eine Leitungsmetallschicht sein. Die erste Metallschicht 110 wird über die Finnenhöhe gefüllt, dergestalt, dass sie sich auf und über eine Oberseite der Finne 104 erstreckt. Dies wird in größerer Detailliertheit mit Bezug auf 2 beschrieben. Die erste Metallschicht 110 kann eine mechanische Spannung an das Gate anlegen. Die zweite Metallschicht 112 kann einen niedrigeren Gate-Widerstand bewirken (zum Beispiel niedriger als eine Gatestruktur mit ausschließlich einer Zusammensetzung der ersten Metallschicht 110).
  • Der Widerstand des Gates des Bauelements 100 kann dargestellt werden als
    Figure DE102012107496B4_0002
    wobei ρsm » ρcm·ρsm ist der spezifische Widerstand der ersten Metallschicht 110. ρcm ist der spezifische Widerstand der zweiten Metallschicht 112. Lg ist die Länge des Gates, wie in 1 veranschaulicht. Hsm, Hfin, Hcm sind unten mit Bezug auf 2 beschrieben.
  • Beispielhafte Zusammensetzungen für die erste Metallschicht 110 enthalten W, TiN, TaN, WN, Re, Ir, Ru, Mo, Kombinationen davon und/oder sonstige geeignete Zusammensetzungen. Die erste Metallschicht 110 kann mittels chemischer Dampfabscheidung, Atomschichtabscheidung und/oder sonstiger geeigneter Prozesse ausgebildet werden. In einer Ausführungsform enthält die erste Metallschicht 110W mit einem Young-Modul von ungefähr 400–410 GPa, das beispielsweise durch CVD abgeschieden wird. In einer Ausführungsform enthält die erste Metallschicht 110 TiN mit einem Young-Modul von ungefähr 251–550 GPa, das beispielsweise durch Atomschichtabscheidung (ALD) abgeschieden wird. In einer Ausführungsform enthält die erste Metallschicht 110 TaN, das durch ALD abgeschieden wird. In einer Ausführungsform enthält die erste Metallschicht 110 WN, das durch CVD abgeschieden wird. In anderen Ausführungsformen enthält die erste Metallschicht 110 Re mit einem Young-Modul von ungefähr 463 GPa; Ir mit einem Young-Modul von ungefähr 528 GPa; Ru mit einem Young-Modul von ungefähr 447 GPa; oder Mo mit einem Young-Modul von ungefähr 329 GPa.
  • Beispielhafte Zusammensetzungen für die zweite Metallschicht 112 enthalten Al, Cu, CO, Ni, Kombinationen davon und/oder sonstige geeignete Zusammensetzungen. Die zweite Metallschicht 112 kann mittels physikalischer Dampfabscheidung und/oder sonstiger geeigneter Prozesse ausgebildet werden. In einer Ausführungsform enthält die zweite Metallschicht 112 Al mit einem spezifischen Widerstand von 2,7E10–8 Ωm, das beispielsweise durch physikalische Dampfabscheidung (PVD) abgeschieden wird. In einer Ausführungsform enthält die zweite Metallschicht 112 Cu mit einem spezifischen Widerstand von 1,72·10–8 Ωm, das beispielsweise durch PVD abgeschieden wird. In einer Ausführungsform enthält die zweite Metallschicht 112 Co mit einem spezifischen Widerstand von 6·10–8 Ωm, das beispielsweise durch PVD abgeschieden wird. In einer Ausführungsform enthält die zweite Metallschicht 112 Ni mit einem spezifischen Widerstand von 7,2·10–8 Ωm, das beispielsweise durch PVD abgeschieden wird.
  • Die Gatestruktur 108 kann des Weiteren eine Grenzschicht und/oder eine Gate-Dielektrikum-Schicht enthalten. Die Grenzschicht kann ein Dielektrikum-Material wie zum Beispiel eine Siliciumdioxidschicht (SiO2) oder Siliciumoxynitrid (SiON) enthalten. Die Grenzschicht kann durch chemische Oxidation, thermische Oxidation, Atomschichtabscheidung (ALD), chemische Dampfabscheidung (CVD) und/oder sonstige geeignete Verfahren ausgebildet werden. Die Gate-Dielektrikum-Schicht kann eine Dielektrikum-Schicht mit hohem k-Wert enthalten, wie zum Beispiel Hafniumoxid (HfO2). Alternativ kann die Dielektrikum-Schicht mit hohem k-Wert optional andere Dielektrika mit hohem k-Wert enthalten, wie zum Beispiel TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, Kombinationen davon, oder sonstige geeignete Materialien. In weiteren Ausführungsformen kann die Gate-Dielektrikum-Schicht Siliciumdioxid oder ein sonstiges geeignetes Dielektrikum enthalten. Die Dielektrikum-Schicht kann durch Atomschichtabscheidung (ALD), Oxidation und/oder sonstige geeignete Verfahren ausgebildet werden. Die eine oder die mehreren Dielektrikum-Schichten können unter der ersten und/oder der zweiten Metallschicht 110, 112 angeordnet sein. In einer Ausführungsform wird die erste Metallschicht 110 direkt auf der Gate-Dielektrikum-Schicht ausgebildet.
  • Wenden wir uns nun den 1 und 2 zu, wo die Gatestruktur 108 in größerer Detailliertheit beschrieben ist. 2 zeigt eine Querschnittsansicht des Bauelements 100 bei A-A. Die Gatestruktur 108 hat eine Gatehöhe (Hgate), die sich von einer Oberseite der Gatestruktur (zum Beispiel auf dem zweiten Metall 112) zu der Oberseite der Finne 104 erstreckt. Hgate kann beispielsweise zwischen ungefähr 20 Nanometern (nm) und ungefähr 60 nm liegen. Die Finne 104 kann sich um eine Höhe Hfin über die Isolationsregion 106 erstrecken. Hfin kann beispielsweise zwischen ungefähr 10 nm und ungefähr 40 nm liegen. Die erste Metallschicht 110 (zum Beispiel Verspannungsmetall) hat eine Höhe Hsm. Hsm ist größer als Hfin. Hsm kann beispielsweise zwischen ungefähr 20 nm und ungefähr 70 nm liegen.
  • Allgemeiner ausgedrückt, kann das Bauelement 100 folgende Beziehung verkörpern: Hfin < Hsm < (Hfin + (Hgate/2)) oder Hfin kann kleiner sein als Hsm (Höhe des ersten Metalls); Hsm (Höhe des ersten Metalls) ist kleiner als Hfin + die Hälfte von Hgate, wie in 2 veranschaulicht.
  • Das heißt, das Bauelement 100 veranschaulicht ein finFET-Bauelement (z. B. ein Halbleiter-Bauelement, das einen oder mehrere Finnen-basierte Transistoren enthält) mit einer (ersten) Verspannungsmetallschicht und einer (zweiten) Leitungsmetallschicht, die in seiner Gatestruktur enthalten sind. Dies kann eine stärkere mechanische Spannung bewirken als ein planarer Transistor. Das Bauelement 100 kann ein Zwischenbauelement sein, das während der Verarbeitung eines integrierten Schaltkreises, oder eines Abschnitts davon, hergestellt wird und das einen statischen Direktzugriffsspeicher (SRAM) und/oder sonstige Logikschaltkreise, passive Komponenten, wie zum Beispiel Widerstände, Kondensatoren und Induktionsspulen, und aktive Komponenten, wie zum Beispiel P-Kanal-Feldeffekttransistoren (PFET), N-Kanal-FET (NFET), Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metalloxidhalbleiter(CMOS)-Transistoren, Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und Kombinationen davon umfassen kann.
  • Wenden wir uns nun 3 zu, wo ein Verfahren 300 zur Herstellung eines Halbleiterbauelements veranschaulicht ist, das ein finFET-Bauelement enthält. Das Verfahren 300 kann zum Implementieren einer Metallgatestruktur auf einem Finnenbasierten Halbleiter-Bauelement verwendet werden. Zum Beispiel kann das Verfahren 300 zum Herstellen des Bauelements 100 verwendet werden, das oben mit Bezug auf die 1 und 2 beschrieben wurde. Das heißt, ein oder mehrere oben besprochene Aspekte können auch auf das Verfahren 300 angewendet werden. Des Weiteren sind die 4–12 Querschnittsansichten eines beispielhaften Bauelements 400, das gemäß einem oder mehreren Schritten des Verfahrens 300 von 3 hergestellt wird.
  • Es versteht sich, dass Teile des Verfahren 300 und/oder das Halbleiter-Bauelement 400 durch einen Komplementären-Metalloxid-Halbleiter(CMOS)-Technologieprozessfluss hergestellt werden können, so dass einige Prozesse im vorliegenden Text nur kurz angerissen werden. Des Weiteren kann das Halbleiter-Bauelement 400 verschiedene andere Bauelemente und Strukturelemente enthalten, wie zum Beispiel weitere Transistoren, Bipolartransistoren, Widerstände, Kondensatoren, Dioden, Sicherungen usw.; es wird aber für ein besseres Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung vereinfacht. Das Halbleiter-Bauelement 400 enthält mehrere Halbleiter-Bauelemente (zum Beispiel Transistoren), die miteinander verbunden sein können.
  • Das Bauelement 400 kann ein Zwischenbauelement sein, das während der Verarbeitung eines integrierten Schaltkreises, oder eines Abschnitts davon, hergestellt wird und das einen statischen Direktzugriffsspeicher (SRAM) und/oder sonstige Logikschaltkreise, passive Komponenten, wie zum Beispiel Widerstände, Kondensatoren und Induktionsspulen, und aktive Komponenten, wie zum Beispiel P-Kanal-Feldeffekttransistoren (PFET), N-Kanal-FET (NFET), Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metalloxidhalbleiter(CMOS)-Transistoren, Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und Kombinationen davon umfassen kann.
  • Das Verfahren 300 beginnt bei Block 302, wo ein Substrat bereitgestellt wird. Das Substrat hat eine oder mehrere Finnen, die sich von dem Substrat erstrecken. Isolationsregionen (zum Beispiel STI-Strukturelemente) können zwischen den Finnen angeordnet sein. Das Substrat kann im Wesentlichen dem Substrat ähneln (einschließlich der Finnen und Isolationsregionen), das oben mit Bezug auf die 1 und/oder 2 besprochen wurde.
  • In dem Beispiel der 4a/4b ist ein Halbleiter-Bauelement 400 veranschaulicht. Das Halbleiter-Bauelement 400 enthält ein Halbleitersubstrat 102, mehrere Finnen 104, die sich von dem Substrat 102 erstrecken, und Isolationsregionen 106. Die Isolationsregionen 106 sind STI-Strukturelemente. Das Halbleiter-Bauelement 400 enthält des Weiteren Quellen-/Abzugsregionen 402, die auf/in der Finne 104 ausgebildet sind. In einer Ausführungsform enthalten die Quellen-/Abzugsregionen 402 epitaxial gewachsene Regionen, beispielsweise SiGe-Regionen, die in einer Silicium-Finne 104 ausgebildet sind. Die Quellen-/Abzugsregionen 402 können zweckmäßig dotiert sein, so dass N-Typ- oder P-Typ-Regionen entstehen. Die Quellen-/Abzugsregionen 402 können nach dem Ausbilden der Dummy-Gatestrukturen ausgebildet werden, die unten mit Bezug auf den Block 304 besprochen werden.
  • Das Verfahren 300 schreitet dann zu Block 304 voran, wo eine Dummy-Gatestruktur auf einer oder mehreren der Finnen ausgebildet wird. Die Dummy-Gatestruktur enthält eine oder mehrere Opferschichten, die anschließend von dem Substrat entfernt werden, wie bevor mit Bezug auf Block 308 besprochen wurde. Die Dummy-Gatestrukturen können Polysilicium, amorphes Silicium und/oder sonstige geeignete Materialien enthalten. Die Dummy-Gatestruktur kann Schichten enthalten, die nicht von dem Substrat entfernt werden, beispielsweise Gate-Dielektrikum-Schichten, Arbeitsfunktionsschichten, Grenzschichten und/oder sonstige geeignete Schichten. In anderen Ausführungsformen ist die anfangs ausgebildete Gate-Dielektrikum-Schicht (zum Beispiel SiO2), die mit der Dummy-Gatestruktur ausgebildet wird, eine Opferschicht und wird anschließend durch ein End-Gatedielektrikum ersetzt.
  • Die Polysiliciumschicht der Dummy-Gatestruktur kann durch geeignete Abscheidungsprozesse ausgebildet werden, wie zum Beispiel chemische Niederdruck-Dampfabscheidung (LPCVD) und plasmaverstärkte CVD (PECVD). In einer Ausführungsform wird eine Hartmaskenschicht auf den Gatestrukturen angeordnet. Beispielhafte Hartmaskenzusammensetzungen enthalten Siliciumnitrid, Oxid und/oder sonstige geeignete Zusammensetzungen.
  • In dem Beispiel der 4a/4b wird eine Dummy-Gatestruktur 404 auf den Finnen 104 angeordnet. Die Dummy-Gatestruktur 404 enthält eine Dummyschicht 406. In einer Ausführungsform ist die Dummyschicht 406 Polysilicium. Eine Hartmaskenschicht 408 wird auf der Dummyschicht 406 angeordnet. Abstandshalterelemente 410 liegen an den Seitenwänden der Dummy-Gatestruktur 404 an.
  • Die Abstandshalterelemente 410 können so ausgebildet werden, dass sie an den Seitenwänden der Gatestrukturen vor oder nach dem Ausbilden der Quellen-/Abzugsregionen (oder Abschnitten davon) anliegen. Die Abstandshalterelemente 410 können durch Abscheiden eines Dielektrikum-Materials ausgebildet werden, gefolgt von einem isotropen Ätzprozess; es sind jedoch auch andere Ausführungsformen möglich. In einer Ausführungsform enthalten die Abstandshalterelemente 410 Siliciumoxid, Siliciumnitrid und/oder sonstige geeignete Dielektrika. Die Abstandshalterelemente 410 können mehrere Schichten wie zum Beispiel Hauptabstandshalterwände, Liner-Schichten und dergleichen enthalten.
  • In Ausführungsformen kann eine Hartmaskenschicht, die auf der Dummy-Gatestruktur (zum Beispiel für Strukturierungszwecke) ausgebildet wird, anschließend entfernt werden. Wenden wir uns dem Beispiel von 5 zu, wo die Hartmaskenschicht 408 von dem Substrat entfernt wurde. Die Hartmaskenschicht kann mittels geeigneter Nass- oder Trockenätztechniken entfernt werden.
  • Das Verfahren 300 schreitet dann zu Block 306 voran, wo Dielektrikum-Schichten auf dem Substrat um die Dummy-Gatestruktur ausgebildet werden. Die Dielektrikum-Schichten können eine Kontakt-Ätzstoppschicht (CESL) und/oder eine Zwischenschicht-Dielektrikum(ILD)-Schicht enthalten. Zu Beispielen von Materialien, die zum Bilden der CESL verwendet werden können, gehören Siliciumnitrid, Siliciumoxid, Siliciumoxynitrid und/oder sonstige Materialien, die dem Fachmann bekannt sind. Die CESL kann durch einen plasmaverstärkten chemischen Dampfabscheidungs(PECVD)-Prozess und/oder sonstige geeignete Abscheidungs- oder Oxidationsprozesse ausgebildet werden. Die ILD-Schicht kann Materialien wie zum Beispiel, Tetraethylorthosilikat(TEOS)-Oxid, undotiertes Silikatglas oder dotiertes Siliciumoxid wie zum Beispiel Borphosphosilikatglas (BPSG), synthetisches Quarzglas (FSG), Phosphosilikatglas (PSG), Bor-dotiertes Siliciumglas (BSG) und/oder sonstige geeignete Dielektrikum-Materialien enthalten. Die ILD-Schicht kann durch einen PECVD-Prozess oder sonstige geeignete Abscheidungstechniken abgeschieden werden. In dem Beispiel der 6a/6b werden eine CESL 602 und eine ILD-Schicht 604 auf dem Substrat 102 ausgebildet.
  • Nach dem Ausbilden der CESL und/oder der ILD-Schicht wird ein Planarisierungsprozess ausgeführt, um eine Oberseite einer Gatestruktur beispielsweise durch Entfernen von Abschnitten der CESL und der ILD-Schicht über der Dummy-Gatestruktur freizulegen. Der Planarisierungsprozess kann eine chemisch-mechanische Planarisierung (CMP) enthalten. In dem Beispiel der 7a/7b wurde ein Planarisierungsprozess ausgeführt, um die Fläche 702 zu bilden und die Dummyschicht 406 (zum Beispiel Polysilicium) der Gatestrukturen 404 freizulegen.
  • Das Verfahren 300 schreitet dann zu Block 308 voran, wo eine Dummy-Gatestruktur, oder ein Abschnitt davon, von dem Substrat entfernt wird. Das Entfernen der Dummy-Gatestruktur, oder eines Abschnitts davon, kann einen Graben zum Ergebnis haben. Eine Gatestruktur (zum Beispiel eine Metallgatestruktur) kann anschließend in dem Graben ausgebildet werden. Das Entfernen der Dummy-Gatestruktur kann einen selektiven Ätz-Prozess, wie zum Beispiel ein Nassätzen, enthalten.
  • In dem Beispiel der 8a/8b wurde die Dummyschicht 406 von dem Substrat 102 entfernt, wodurch ein Graben 802 entstand. Der Graben 802 kann eine Region definieren, in der eine Metallgatestruktur ausgebildet sein kann, wie unten noch ausführlicher beschrieben wird.
  • Wie oben besprochen, wird in Ausführungsformen außerdem ein darunterliegendes Gate-Dielektrikum, eine Grenzschicht und/oder eine sonstige geeignete Schicht von dem Substrat entfernt, wenn der Graben gebildet wird. In anderen Ausführungsformen wird hingegen eine Qualitäts-Gate-Dielektrikum-Schicht unter einer Dummyschicht (zum Beispiel der Dummyschicht 406) ausgebildet, die auf dem Substrat 102 unter den auszubildenden Metall-Gateelektroden-Schichten verbleibt.
  • Das Verfahren 300 schreitet dann zu Block 310 voran, wo eine erste Metallschicht einer Gatestruktur auf dem Substrat ausgebildet wird. Die erste Metallgateschicht wird in dem Graben ausgebildet, der durch das Entfernen der Dummy-Gatestruktur entstanden ist. Die erste Metallgateschicht kann ein Metall mit hoher mechanischer Spannung sein. Oder anders ausgedrückt: Die erste Metallschicht kann eine Zusammensetzung haben, die dafür ausgewählt ist, eine mechanische Spannung an das Gate anzulegen.
  • Die erste Metallgateschicht füllt den Graben in einer solchen Weise, dass sie über der Finnenhöhe angeordnet wird, da sie sich auf und über eine Oberseite der Finne erstreckt. Die Finne kann sich auf eine Höhe Hfin über der Isolationsregion erstrecken. Hfin kann beispielsweise zwischen ungefähr 10 nm und ungefähr 40 nm betragen. Die erste Metallschicht (zum Beispiel ein Verspannungsmetall) hat eine Höhe Hsm. Hsm ist größer als Hfin. Hsm kann beispielsweise zwischen ungefähr 20 nm und ungefähr 70 nm betragen. Hsm kann kleiner sein als (Hfin + (Hgate/2)). Diese Beziehung wird ausführlicher mit Bezug auf 2 beschrieben, deren Besprechung ebenfalls für das Halbleiter-Bauelement 400 und das Verfahren 300 gilt.
  • Beispielhafte Zusammensetzungen für die erste Metallgateschicht enthalten W, TiN, TaN, WN, Re, Ir, Ru, Mo, Kombinationen davon und/oder sonstige geeignete Zusammensetzungen. Die erste Metallgateschicht kann mittels chemischer Dampfabscheidung, Atomschichtabscheidung und/oder sonstiger geeigneter Prozesse ausgebildet werden. In einer Ausführungsform enthält die erste Metallgateschicht W mit einem Young-Modul von ungefähr 400–410 GPa, das beispielsweise durch CVD abgeschieden wird. In einer Ausführungsform enthält die erste Metallgateschicht TiN mit einem Young-Modul von ungefähr 251–550 GPa, das beispielsweise durch Atomschichtabscheidung (ALD) abgeschieden wird. In einer Ausführungsform enthält die erste Metallgateschicht TaN, das durch ALD abgeschieden wird. In einer Ausführungsform enthält die erste Metallschicht WN, das durch CVD abgeschieden wird. In anderen Ausführungsformen enthält die erste Metallgateschicht Re mit einem Young-Modul von ungefähr 463 GPa; Ir mit einem Young-Modul von ungefähr 528 GPa; Ru mit einem Young-Modul von ungefähr 447 GPa; oder Mo mit einem Young-Modul von ungefähr 329 GPa.
  • Eine lichtempfindliche Schicht (zum Beispiel Photoresist) kann auf der ersten Metallgateschicht ausgebildet werden. Die Photoresistschicht kann zum Schutz einer oder mehrerer Regionen der ersten Metallschicht während der anschließenden Verarbeitung dienen.
  • In dem Beispiel der 9a/9b werden eine erste Metallschicht (zum Beispiel eine Verspannungsmetallschicht) 902 und eine Photoresistschicht 904 auf dem Substrat ausgebildet. Wie oben beschrieben wurde, hat die erste Metallschicht 902 eine Höhe, die sich über die Finne 104 erstreckt. Als solches wird die erste Metallschicht 902 auf der Oberseite der Finne 104 angeordnet.
  • Das Verfahren 300 schreitet dann zu Block 312 voran, wo ein chemisch-mechanischer Polier(CMP)-Prozess ausgeführt wird. Der CMP-Prozess kann einen Abschnitt des lichtempfindlichen Materials entfernen. Zum Beispiel kann der CMP-Prozess das lichtempfindliche Material über der ersten Metallschicht auf den ILD-Regionen des Substrats entfernen. Das CMP kann einen Endpunkt bei der ersten Metallschicht haben. In dem Beispiel der 10a/10b wird ein Planarisierungsprozess ausgeführt, der Abschnitte der Photoresistschicht 904 entfernt. Siehe 9a/9b. Zum Beispiel wird die Photoresistschicht 904 über der ILD-Schicht 604, der CESL 602 und den Abstandshaltern 410 durch CMP entfernt. Die lichtempfindliche Schicht 904 verbleibt und füllt den Rest des Grabens 802. Es ist anzumerken, dass in einigen Ausführungsformen keine Strukturierung mittels Photolithographie auf der lichtempfindlichen Schicht ausgeführt wird.
  • Das Verfahren 300 schreitet dann zu Block 314 voran, wo die erste Metallschicht geätzt wird. Die Metallschicht kann mittels geeigneter Trockenätz-, Plasmaätz-, Nassätz- und/oder sonstiger geeigneter Techniken geätzt werden. Die verbleibende lichtempfindliche Schicht kann ein Maskierungselement bereitstellen, das Abschnitte der ersten Metallschicht vor dem Ätz-Prozess schützt. In einer Ausführungsform bildet die lichtempfindliche Schicht ein Maskierungselement, dergestalt, dass die erste Metallschicht nicht von einer unteren Region des Grabens entfernt wird. Das lichtempfindliche Material kann von dem Substrat beispielsweise nach dem Metall-Ätzen abgezogen werden. In dem Beispiel der 11a/11b wird eine geätzte erste Metallschicht 1102 auf dem Substrat 102 angeordnet. Die geätzte erste Metallschicht 1102 entsteht durch die Verarbeitung der ersten Metallschicht 902.
  • Das Verfahren 300 schreitet dann zu Block 316 voran, wo eine zweite Metallschicht der Gatestruktur ausgebildet wird. Die zweite Metallschicht kann direkt auf der ersten Metallschicht ausgebildet werden. Die zweite Metallschicht kann eine Zusammensetzung enthalten, die ein Leitungsmetall bereitstellt, wie zum Beispiel einen widerstandsarmen Pfad. Beispielhafte Zusammensetzungen für die zweite Metallschicht enthalten Al, Cu, CO, Ni, Kombinationen davon und/oder sonstige geeignete Zusammensetzungen. Die zweite Metallschicht kann mittels physikalischer Dampfabscheidung und/oder sonstiger geeigneter Prozesse ausgebildet werden. In einer Ausführungsform enthält die zweite Metallschicht Al mit einem spezifischen Widerstand von 2,7E10–8 Ωm, das beispielsweise durch physikalische Dampfabscheidung (PVD) abgeschieden wird. In einer Ausführungsform enthält die zweite Metallschicht Cu mit einem spezifischen Widerstand von 1,72·10–8 Ωm, das beispielsweise durch PVD abgeschieden wird. In einer Ausführungsform enthält die zweite Metallschicht Co mit einem spezifischen Widerstand von 6·10–8 Ωm, das beispielsweise durch PVD abgeschieden wird. In einer Ausführungsform enthält die zweite Metallschicht Ni mit einem spezifischen Widerstand von 7,2·10–8 Ωm, das beispielsweise durch PVD abgeschieden wird.
  • In dem Beispiel der 12a/12b wird eine zweite Metallschicht (zum Beispiel Leitungsmetallschicht) 1202 auf dem Substrat 102 ausgebildet.
  • Nach dem Ausbilden der zweiten Metallschicht kann ein chemisch-mechanischer Polier(CMP)-Prozess ausgeführt werden, um Abschnitte der zweiten Metallschicht (zum Beispiel über den ILD- und CESL-Regionen) zu entfernen. In dem Beispiel der 13a/13b wurde die zweite Metallschicht 1202 so planarisiert, dass die planarisierte Schicht 1302 entsteht. Die zweite Metallschicht 1202 wird von der CESL 620 und der ILD-Schicht 604 entfernt. Die planarisierte Schicht 1302 verbleibt und füllt den Graben 802 aus. Auf diese Weise entsteht eine Gatestruktur 1304. Die Gatestruktur 1304 kann des Weiteren eine Gate-Dielektrikum-Schicht, eine Grenzschicht und/oder eine sonstige geeignete Schicht, einschließlich wie oben beschrieben, enthalten. In einer weiteren Verarbeitung kann ein Kontaktelement ausgebildet werden, das an die Gatestruktur 1304 gekoppelt ist.
  • Die Gatestruktur 1304, die die erste Metallschicht 1102 und die zweite Metallschicht 1302 enthält, kann eine Gatehöhe (Hgate) haben, die sich von einer Oberseite der Gatestruktur (zum Beispiel von der Oberseite des zweiten Metalls) zu der Oberseite der Finne 104 erstreckt. Hgate kann beispielsweise zwischen ungefähr 20 Nanometern (nm) und ungefähr 60 nm betragen. Die Finne 104 kann sich auf eine Höhe Hfin über eine Oberseite der benachbarten Isolationsregion erstrecken. Hfin kann beispielsweise zwischen ungefähr 10 nm und ungefähr 40 nm betragen. Die zweite Metallschicht (zum Beispiel Leitungsmetall) 1302 kann eine Höhe Hcm haben.
  • Allgemeiner ausgedrückt, kann die Gatestruktur, die die erste und die zweite Metallschicht enthält, die in den Blöcken 310 bzw. 316 beschrieben wurden, folgende Beziehung bilden: Hfin < Hsm < (Hfin + (Hgate/2)) oder Hfin kann kleiner sein als Hsm (Höhe des ersten Metalls); Hsm (Höhe des ersten Metalls) ist kleiner als Hfin + die Hälfte von Hgate. Diese Abmessungen sind auch in 2 veranschaulicht.
  • Der Widerstand des Gates des Bauelements (zum Beispiel der Gatestruktur 1304) kann dargestellt werden als
    Figure DE102012107496B4_0003
    wobei ρsm » ρcm. ρsm ist der spezifische Widerstand der ersten Metallschicht 110. ρcm ist der spezifische Widerstand der zweiten Metallschicht 1302. Lg ist die Länge des Gates.
  • Das Verfahren 300 kann dann um weitere Prozesse ergänzt werden, einschließlich Prozesse, die für einen CMOS-Fertigungsprozess typisch sind. Zum Beispiel kann das Verfahren 300 enthalten, Kontakte an einem oder mehreren Elementen des Bauelements, Multi-Layer Interconnect(MLI)-Strukturen und dergleichen auszubilden.
  • Zusammenfassend ausgedrückt, stellen die im vorliegenden Text offenbarten Verfahren und Bauelemente in einigen Ausführungsformen finFET-Bauelemente mit einer hohen mechanischen Spannung und geringem Gate-Widerstand bereit.

Claims (17)

  1. Verfahren, das Folgendes umfasst: Bereitstellen eines Substrats (102) mit einer Finne, die sich von dem Substrat (102) erstreckt, wobei ein Shallow Trench Isolation(STI)-Strukturelement (106) neben der Finne angeordnet wird und die Finne eine Finnenhöhe (Hfin) aufweist, die über das STI-Strukturelement (106) hinausragt; und Ausbilden einer Metallgatestruktur (108) auf der Finne, wobei das Ausbilden der Metallgatestruktur Folgendes enthält: Ausbilden einer Verspannungsmetallschicht (110) auf der Finne (104) dergestalt, dass sich die Verspannungsmetallschicht (110) auf eine erste Höhe (Hsm) oberhalb des STI-Strukturelements (106) erstreckt, wobei die erste Höhe (Hsm) größer ist als die Finnenhöhe (Hfin) und die Finnenhöhe (Hfin) kleiner ist als eine Dicke der Verspannungsmetallschicht (110), die auf dem STI-Strukturelement (106) angeordnet ist; und Ausbilden einer Leitungsmetallschicht (112) auf der Verspannungsmetallschicht (110).
  2. Verfahren nach Anspruch 1, wobei die Verspannungsmetallschicht (110) auf einer Oberseite der Finne (104) ausgebildet wird, wobei die Oberseite im Wesentlichen parallel zu einer Oberseite des Substrats (102) verläuft, und/oder wobei die Verspannungsmetallschicht (110) direkt auf einer Gate-Dielektrikum-Schicht ausgebildet wird.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Verspannungsmetallschicht (110) und die Leitungsmetallschicht (112) in einem Graben (802) ausgebildet werden, wobei der Graben (802) durch Entfernen einer Dummy-Gatestruktur (404) gebildet wird.
  4. Verfahren nach Anspruch 3, wobei das Ausbilden der Verspannungsmetallschicht (110) Folgendes enthält: Abscheiden eines Verspannungsmetalls (902) auf dem Substrat (102); Ausbilden einer lichtempfindlichen Schicht (904) auf dem abgeschiedenen Verspannungsmetall (902); Ausführen eines Polierprozesses, um einen ersten Abschnitt der lichtempfindlichen Schicht (904) zu entfernen, die außerhalb des Grabens (802) angeordnet ist; und Ätzen des abgeschiedenen Verspannungsmetalls unter Verwendung eines zweiten Abschnitts der lichtempfindlichen Schicht (904) als ein Maskierungselement.
  5. Verfahren nach Anspruch 4, wobei das Ätzen des abgeschiedenen Verspannungsmetalls (902) das Entfernen des Verspannungsmetalls, das außerhalb des Grabens (802) angeordnet ist, umfasst.
  6. Verfahren nach Anspruch 4, umfassend des Weiteren das Abziehen des zweiten Abschnitts der lichtempfindlichen Schicht (904) vor dem Ausbilden der Leitungsmetallschicht (112).
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Verspannungsmetallschicht (110) ein Metall enthält, das ausgewählt ist aus der Gruppe bestehend aus W, TiN, TaN, WN, Re, Ir, Ru, Mo und Kombinationen davon.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Letungsmetallschicht (112) ein Metall enthält, das ausgewählt ist aus der Gruppe bestehend aus Al, Cu, CO, Ni und Kombinationen davon.
  9. Bauelement, das Folgendes umfasst: ein Substrat (102) mit einer ersten und einer zweiten Finne (104), wobei zwischen den Finnen ein Shallow Trench Isolation(STI)-Strukturelement (106) angeordnet ist, wobei sich die erste Finne (104) um eine erste Höhe (Hfin) oberhalb einer Oberfläche des STI-Strukturelements (106) erstreckt und in einer Oberseite der ersten Finne (104) endet; eine Verspannungsmetallschicht (110), die auf der ersten und der zweiten Finne (104) ausgebildet ist, wobei die Verspannungsmetallschicht (110) an den Seitenwänden der ersten und der zweiten Finne (104) ausgebildet ist und sich über die Oberseite der ersten Finne (104) erstreckt; und eine Leitungsmetallschicht (112), die auf der Verspannungsmetallschicht (110) ausgebildet ist, wobei die erste Höhe (Hfin) geringer ist als eine Dicke der Verspannungsmetallschicht, die auf dem STI-Strukturelement (106) angeordnet ist.
  10. Bauelement nach Anspruch 9, wobei die Verspannungsmetallschicht (110) auf einer Gatedielektrikum-Schicht ausgebildet ist, und/oder wobei die Verspannungsmetallschicht (110) eine mechanische Spannung an eine Kanalregion, die zwischen der ersten und der zweite Finne (104) angeordnet ist, anlegt.
  11. Bauelement nach Anspruch 9 oder 10, wobei die Verspannungsmetallschicht (110) ein Metall enthält, das aus der Gruppe bestehend aus W, TiN, TaN, WN, Re, Ir, Ru, Mo und Kombinationen davon ausgewählt ist.
  12. Bauelement nach einem der Ansprüche 9 bis 11, wobei eine Dicke (Hsm) der Verspannungsmetallschicht (110), die auf dem STI-Strukturelement (106) angeordnet ist, geringer als eine Summe der ersten Höhe (Hfin) und der Hälfte einer Summe der Dicke der Verspannungsmetallschicht, die auf der ersten Finne (104) angeordnet ist, und einer Dicke der Leitungsmetallschicht (112), die auf der ersten Finne (104) angeordnet ist.
  13. Verfahren zur Herstellung eines Halbleiterbauelements (100), das Folgendes umfasst: Bereitstellen eines Substrats (102), das ein Finnenelement (104) und ein Isolationsstrukturelement (106) aufweist, wobei sich das Finnenelement (104) um eine Höhe von Hfin über eine Oberseite des Isolationsstrukturelements (106) erstreckt; Ausbilden einer Metallgatestruktur (108) in einem Graben (802), der durch Entfernen einer Dummy-Gatestruktur (404) gebildet wird, die auf dem Finnenelement (104) ausgebildet wird, wobei das Ausbilden der Metallgatestruktur Folgendes enthält: Ausbilden einer Verspannungsmetallschicht (902) in dem Graben (802), wobei die Verspannungsmetallschicht (902) eine Höhe Hsm über der Oberseite des Isolationsstrukturelements (106) hat; Ausbilden einer lichtempfindlichen Schicht (904) auf der Verspannungsmetallschicht (902); Ausführen eines chemisch-mechanischen Polier(CMP)-Prozesses zum Entfernen der lichtempfindlichen Schicht (904), die außerhalb des Grabens (802) angeordnet ist, und zum Bilden einer polierten lichtempfindlichen Schicht (904), die in dem Graben (802) angeordnet ist; Ätzen der Verspannungsmetallschicht unter Verwendung der polierten lichtempfindlichen Schicht (904) als ein Maskierungselement; und Ausbilden einer Leitungsmetallschicht (1202) in dem Graben (802) auf der geätzten Verspannungsmetallschicht (1102), wobei die Finnenhöhe (Hfin) kleiner ist als eine Dicke der Verspannungsschicht (902), die auf dem STI-Strukturelement (106) angeordnet ist.
  14. Verfahren nach Anspruch 13, wobei die Leitungsmetallschicht (112, 1302) eine Dicke Hcon hat, wobei Hfin < Hsm < (Hfin + (Hgate/2)); wobei Hgate eine Summe von Hcon und (Hsm – Hfin) ist.
  15. Verfahren nach Anspruch 13 oder 14 umfasst des Weiteren Folgendes: Ausbilden der Dummy-Gatestruktur (404), die eine Dummy-Polysiliciumschicht (406) auf der Finne (104) enthält; Ausbilden einer Dielektrikum-Schicht (602, 604) neben der Polysiliciumschicht (406); und Ätzen der Polysiliciumschicht (406) zum Bilden des Grabens (802)
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei das Ätzen der Verspannungsmetallschicht (902) unter Verwendung der polierten lichtempfindlichen Verspannungsschicht als ein Maskierungselement das Entfernen der Verspannungsmetallschicht von einer Region außerhalb des Grabens (802); und nach dem Ätzen, Abziehen der polierten lichtempfindlichen Schicht (904) vor dem Ausbilden der Leitungsmetallschicht, umfasst.
  17. Verfahren nach einem der Ansprüche 13 bis 16, wobei das Ausbilden der Verspannungsmetallschicht (902) das Ausbilden einer konformen Schicht eines Metalls enthält, das ausgewählt ist aus der Gruppe bestehend aus W, TiN, TaN, WN, Re, Ir, Ru, Mo und Kombinationen davon.
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