DE102019127997A1 - Verfahren zum herstellen von halbleitervorrichtungen und halbleitervorrichtungen - Google Patents

Verfahren zum herstellen von halbleitervorrichtungen und halbleitervorrichtungen Download PDF

Info

Publication number
DE102019127997A1
DE102019127997A1 DE102019127997.6A DE102019127997A DE102019127997A1 DE 102019127997 A1 DE102019127997 A1 DE 102019127997A1 DE 102019127997 A DE102019127997 A DE 102019127997A DE 102019127997 A1 DE102019127997 A1 DE 102019127997A1
Authority
DE
Germany
Prior art keywords
layer
gate
structures
fin
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102019127997.6A
Other languages
English (en)
Other versions
DE102019127997B4 (de
Inventor
Cheng-Yi Peng
Wen-Yuan Chen
Wen-Hsing Hsieh
Yi-Ju Hsu
Jon-Hsu Ho
Song-Bor Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019127997A1 publication Critical patent/DE102019127997A1/de
Application granted granted Critical
Publication of DE102019127997B4 publication Critical patent/DE102019127997B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Ein Verfahren zur Herstellung einer Halbleitervorrichtung, in dem mehrere Finnenstrukturen über einem Halbleitersubstrat gebildet sind. Die Finnenstrukturen erstrecken sich entlang einer ersten Richtung und sind in einer zweiten Richtung angeordnet, die die erste Richtung kreuzt. Mehrere Opfer-Gate-Strukturen, die sich in der zweiten Richtung erstrecken, sind über den Finnenstrukturen gebildet. eine Zwischendielektrikumschicht ist über den mehreren Finnenstrukturen zwischen benachbarten Opfer-Gate-Strukturen gebildet. Die Opfer-Gate-Strukturen sind durch Bilden von Gate-Endräumen entlang der zweiten Richtung in mehrere Stücke von Opfer-Gate-Strukturen geschnitten. Gate-Trenn-Plugs werden durch Füllen der Gate-Endräume mit zwei oder mehr dielektrischen Materialien gebildet. Die zwei oder mehr dielektrischen Materialien enthalten eine erste Schicht und eine zweite Schicht, die auf der ersten Schicht gebildet ist, und eine dielektrische Konstante der zweiten Schicht ist kleiner als eine dielektrische Konstante der ersten Schicht.

Description

  • VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der Vorläufigen US-Patentanmeldung 62/753,888 , eingereicht am 31. Oktober 2018, die hier durch Bezugnahme insgesamt aufgenommen wird.
  • STAND DER TECHNIK
  • In der derzeitigen Technologie verursacht das Ausführen der Gate-Endschnitte und das Auffüllen der ausgeschnittenen Räume mit Siliziumnitrid eine Zunahme in der extrinsischen Kapazität, da Si3N4 eine größere Dielektrizitätskonstante aufweist. Darüber hinaus schränkt der Endschnittvorgang vor dem Beseitigen des Dummy-Gates die Poly/Oxid-Beseitigung und die Grenzflächenschicht (IL), das High-k-Dielektrikum (HK), das Metall-Gate(MG)-Auffüllfenster ein.
  • Figurenliste
  • Die vorliegende Offenbarung ist am besten anhand der nachfolgenden ausführlichen Beschreibung zu verstehen, wenn sie mit den beigefügten Figuren gelesen wird. Es wird ausdrücklich angemerkt, dass im Einklang mit der üblichen Vorgehensweise in der Industrie die verschiedenen Merkmale nicht maßstabsgetreu gezeichnet sind und nur zu Veranschaulichungszwecken verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Merkmale aus Gründen der Verständlichkeit der Darlegung beliebig vergrößert oder verkleinert sein.
    • 1A und 1B sind schematische Darstellungen eines Ablaufschrittes zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 1A ist eine isometrische Ansicht, und 1B ist eine Querschnittsansicht.
    • 2A, 2B und 2C sind schematische Darstellungen eines Ablaufschrittes zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 2A ist eine isometrische Ansicht, und 2B und 2C sind Querschnittsansichten.
    • 3A und 3B sind schematische Darstellungen eines Ablaufschrittes zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 3A ist eine isometrische Ansicht, und 3B ist eine Querschnittsansicht.
    • 4A und 4B sind schematische Darstellungen eines Ablaufschrittes zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 4A ist eine isometrische Ansicht, und 4B ist eine Querschnittsansicht.
    • 5A, 5B, 5C und 5D sind schematische Darstellungen eines Ablaufschrittes zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 5A ist eine isometrische Ansicht und 5B ist eine Querschnittsansicht. 5C und 5D sind detaillierte Querschnittsansichten.
    • 6A, 6B und 6C sind schematische Darstellungen eines Ablaufschrittes zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 6A ist eine isometrische Ansicht und 6B ist eine Querschnittsansicht. 6C ist eine detaillierte Querschnittsansicht.
    • 7A, 7B, 7C, 7D und 7E sind schematische Darstellungen eines Ablaufschrittes zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 7A ist eine isometrische Ansicht, und 7B ist eine Querschnittsansicht. 7C-7E sind detaillierte Querschnittsansichten.
    • 7F, 7G und 7H sind detaillierte Querschnittsansichten von Halbleitervorrichtungen gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8A und 8B sind schematische Darstellungen eines Ablaufschrittes zur Herstellung einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung. 8A ist eine isometrische Ansicht und 8B ist eine Querschnittsansicht.
    • 9A und 9B sind schematische Darstellungen eines Ablaufschrittes zur Herstellung einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung. 9A ist eine isometrische Ansicht und 9B ist eine Querschnittsansicht.
    • 10A und 10B sind schematische Darstellungen eines Ablaufschrittes zur Herstellung einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung. 10A ist eine isometrische Ansicht und 10B ist eine Querschnittsansicht.
    • 11A und 11B sind schematische Darstellungen eines Ablaufschrittes zur Herstellung einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung. 11A ist eine isometrische Ansicht und 11B ist eine Querschnittsansicht.
    • 12A und 12B sind schematische Darstellungen eines Ablaufschrittes zur Herstellung einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung. 12A ist eine isometrische Ansicht und 12B ist eine Querschnittsansicht.
    • 13A und 13B sind schematische Darstellungen eines Ablaufschrittes zur Herstellung einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung. 13A ist eine isometrische Ansicht und 13B ist eine Querschnittsansicht.
    • 14A, 14B, 14C, 14D, 14E, 14F und 14G sind schematische Darstellungen eines Ablaufschrittes zur Herstellung einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung. 14A ist eine isometrische Ansicht und 14B, 14C und 14E sind Querschnittsansichten. 14D ist eine detaillierte Querschnittsansicht. 14F und 14G sind Querschnittsdarstellungen von weiteren Ausführungsformen.
    • 15, 16, 17 und 18 sind schematische Darstellungen eines Ablaufschrittes zur Herstellung einer Halbleitervorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele für die Realisierung unterschiedlicher Merkmale des bereitgestellten Gegenstandes bereit. Nachfolgend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Selbstverständlich sind das nur Beispiele, die nicht zur Einschränkung vorgesehen sind. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in einem direkten Kontakt ausgebildet sind, und es kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal derart ausgebildet werden können, dass das erste und das zweite Merkmal nicht in einem direkten Kontakt sein können. Außerdem können in der vorliegenden Offenbarung Bezugsziffern und/oder Buchstaben in den verschiedenartigen Beispielen wiederholt werden. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und gibt von sich aus keine Beziehung zwischen den erörterten verschiedenartigen Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können hier räumliche Relationsbegriffe, wie z.B. „unterhalb“, „unten“, „unterer“, „oberhalb“, „oberer“ und dergleichen, der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (anderen Elementen oder Merkmalen) zu beschreiben, wie in den Figuren dargestellt ist. Die räumlichen Relationsbegriffe sind dazu gedacht, verschiedene Ausrichtungen der Vorrichtung im Einsatz oder beim Betrieb zusätzlich zu der Ausrichtung zu umfassen, die in den Figuren wiedergegeben ist. Die Vorrichtung kann auf eine andere Weise ausgerichtet (um 90 Grad oder in andere Richtungen gedreht) werden, und die hier verwendeten räumlichen Kennzeichnungen können ebenso dementsprechend interpretiert werden. In der vorliegenden Offenbarung hat eine Formulierung „eines von A, B und C“ die Bedeutung „„A, B und/oder C“ (A, B, C, A und B, A und C, B und C oder A, B und C) und hat nicht die Bedeutung eines Elements von A, eines Elements von B und eines Elements von C, wenn es nicht anders beschrieben ist.
  • Offenbarte Ausführungsformen betreffen eine Halbleitervorrichtung, insbesondere einen komplementären Metall-Oxid-Halbleiter-Feldeffekttransistor (CMOS-FET), zum Beispiel einen Finnen-Feldeffekttransistor (FinFET) und sein Herstellungsverfahren. Die Ausführungsformen, wie z.B. die hier offenbarten, sind allgemein nicht nur auf FinFETs anwendbar, sondern auch auf einen planaren FET, einen Dualgate-FET, einen Surroundgate-FET, einen Omega-Gate-FET oder Gate-all-around (GAA)-FET und/oder einen Nanodraht-FET oder eine beliebige geeignete Vorrichtung mit einer dreidimensionalen Kanalstruktur. In einigen Ausführungsformen der vorliegenden Offenbarung sind die Metall-Gates in der Richtung, in der sie sich erstrecken, durch einen Gate-Trenn-Plug getrennt.
  • In Ausführungsformen der vorliegenden Offenbarung weist der Gate-Trenn-Plug (der auch als eine/ein Endschnitt-Isolationsschicht/material bezeichnet wird) eine oder mehrere Schichten aus Materialien mit einer niedrigeren Dielektrizitätskonstante als Si3N4, wie z.B. SiO2, kohlenstoffdotiertes Si3N4(c-Si3N4), poröses Low-k-Material, SiCN, SiOC, SiOCN oder ein organisches Material auf. In einigen Ausführungsformen der Offenbarung ist der Gate-Trenn-Plug eine Einfachschicht, die aus einem Material von den folgenden: SiO2, SiOCN, SiOC oder aus einem porösen Low-k-Material hergestellt ist. In anderen Ausführungsformen ist der Gate-Trenn-Plug eine Doppelschicht, wie z.B. SiOCN auf SiO2, SiOCN auf oder unter einem porösen Low-k-Material. In anderen Ausführungsformen ist der Gate-Trenn-Plug eine Dreischichtstruktur, wie z.B. SiO2 auf SiOCN auf SiO2, SiO2 auf einem porösen Low-k-Material auf SiO2, ein poröses Low-k-Material auf SiOCN auf SiO2 oder SiOCN auf einem porösen Low-k-Material auf SiO2. Ein Low-k-Material weist im Allgemeinen eine Dielektrizitätskonstante auf, die kleiner als die von Siliziumdioxid (3,9) ist. Ein poröses Low-k-Material weist im Allgemeinen eine Dielektrizitätskonstante auf, die kleiner als 2,0 ist.
  • Ausführungsformen der Offenbarung stellen von der Endschnittisolation aus eine verringerte extrinsische Zellenkapazität bereit. Eine Simulation zeigt eine Verringerung der extrinsischen Kapazität von 1,3-1,5% im Vergleich zu einem mit Si3N4 aufgefüllten Gate-Trenn-Plug. Somit wird eine Schaltungs-/Chip-Leistungssteigerung erwartet.
  • In einem Endschnitt vor dem Beseitigen des Dummy-Gates hilft die erste eingefügte Siliziumdioxidschicht dabei, das Prozessfenster der Dumm-Poly/Oxid-Beseitigungsschritte in einigen Ausführungsformen zu vergrößern.
  • 1A-7E zeigen die verschiedenen Stufen der Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Es ist davon auszugehen, dass vor, während und nach den Operationen der 1A-7E für zusätzliche Ausführungsformen des Verfahrens zusätzliche Operationen vorgesehen werden können und dass einige der nachfolgend beschriebenen Operationen ersetzt oder gestrichen werden können. Die Reihenfolge der Operationen /Prozesse kann austauschbar sein.
  • 1A und 1B sind schematische Darstellungen eines Ablaufschrittes zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 1A ist eine isometrische Ansicht, und 1B ist eine Querschnittsansicht.
  • 1A und 1B zeigen die Struktur nach dem Bilden von Dummy-Gate-Strukturen 40 mit Gate-Seitenwandabstandhaltern über Finnenstrukturen 20, die über einem Substrat 10 angeordnet sind. Zur Fertigung von Finnenstrukturen 20 wird eine Maskenschicht über dem Substrat 10 (z.B. ein Halbleiterwafer) durch zum Beispiel einen Wärmeoxidationsprozess und/oder einen chemischen Dampfphasenabscheidungs- (CVD) -prozess gebildet. Das Substrat ist zum Beispiel ein p-Siliziumsubstrat mit einer Unreinheitenkonzentration in einem Bereich von etwa 1 × 1015 cm-3 bis etwa 5 × 1015 cm-3. In anderen Ausführungsformen ist das Substrat ein n-Siliziumsubstrat mit einer Unreinheitenkonzentration in einem Bereich von etwa 1 × 1015 cm-3 bis etwa 5 × 1015 cm-3. Alternativ kann das Substrat 10 einen anderen elementaren Halbleiter umfassen, wie Germanium; einen Verbindungshalbleiter, enthaltend Gruppe IV-IV Verbindungshalbleiter wie SiC und SiGe, Gruppe III-V Verbindungshalbleiter wie GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. In einer Ausführungsform ist das Substrat 10 eine Siliziumschicht eines SOI (Silizium-auf Isolator) Substrats. In manchen Ausführungsformen umfasst ein Teil des Substrats eine epitaktische Halbleiterschicht mit einer anderen Gitterkonstante als das Substrat 10. In manchen Ausführungsformen ist das Substrat 10 aus Si hergestellt und die epitaktische Halbleiterschicht ist aus SiGe hergestellt. Die epitaktische Halbleiterschicht ist in einem Graben oder einer Vertiefung im Substrat 10 gebildet und die obere Oberfläche der epitaktischen Halbleiterschicht und die obere Oberfläche des Si-Substrats liegen in manchen Ausführungsformen in einer Ebene.
  • Das Substrat 10 mit der epitaktischen Schicht wird unter Verwendung eines oder mehrerer Lithografie- und Ätzoperationen zu den Finnenstrukturen strukturiert. In manchen Ausführungsformen der vorliegenden Offenbarung werden die Finnenstrukturen 20 durch Strukturieren unter Verwendung eines oder mehrerer Fotolithografieprozesse gebildet, enthaltend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie- und selbstausgerichtete Prozesse, wodurch Strukturen geschaffen werden können, die zum Beispiel kleinere Teilungen haben, als sonst unter Verwendung eines einzelnen direkten Fotolithografieprozesses erhältlich wären. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. In manchen Ausführungsformen der vorliegenden Offenbarung umfasst das fotolithographische Verfahren Ultraviolett- (UV) Fotolithografie, tiefe Ultraviolett- (DUV) Fotolithografie und extreme Ultraviolett- (EUV) Fotolithografie.
  • In manchen Ausführungsformen enthalten die Finnenstrukturen 20 n-Finnenstrukturen 20N für n-FETs und p-Finnenstrukturen 20P für p-FETs. In manchen Ausführungsformen sind die n-Finnenstrukturen 20N aus demselben Material wie das Substrat 10 (z.B. Si) hergestellt und die p-Finnenstrukturen 20P sind aus einem anderen Material (z.B. Si1-xGex, wo in manchen Ausführungsformen 0,2 < x < 0,6) als das Substrat 10 hergestellt. In manchen Ausführungsformen sind eine oder mehrere Dummy-Finnenstrukturen (nicht gezeigt) an beiden Seiten der Finnenstrukturen 20 gebildet, um Strukturtreue in den Strukturierungsoperationen zu verbessern.
  • Nach dem Bilden der Finnenstrukturen 20 wird eine Isoliermaterialschicht, die eine oder mehr Schichten von Isoliermaterial umfasst, über dem Substrat 10 gebildet, sodass die Finnenstrukturen 20 vollständig in der Isoliermaterialschicht eingebettet sind. Das Isoliermaterial für die Isolationsisolierschicht 30 ist zum Beispiel aus Siliziumdioxid hergestellt, das durch LPCVD (chemische Niederdruckdampfphasenabscheidung), Plasma-CVD oder fließfähige CVD gebildet wird. In der fließfähigen CVD werden fließfähige dielektrische Materialien anstelle von Siliziumoxid abgeschieden. Fließfähige dielektrische Materialien können, wie ihr Name vermuten lässt, während der Abscheidung „fließen“, um Spalten oder Räume mit einem hohen Aspektverhältnis zu füllen. Üblicherweise werden verschiedene Chemikalien zu siliziumhaltigen Vorläufern zugegeben, um den abgeschiedenen Film fließen zu lassen. In manchen Ausführungsformen werden Stickstoffhydridbindungen hinzugefügt. Beispiele für fließfähige dielektrische Vorläufer, insbesondere fließfähige Siliziumoxidvorläufer enthalten ein Silicat, ein Siloxan, ein Methylsilsesquioxan (MSQ), ein Hydrogensilsesquioxan (HSQ), ein MSQ/HSQ, ein Perhydrosilazan (TCPS), ein Perhydro-polysilazan (PSZ), ein Tetraethylorthosilicat (TEOS) oder ein Silylamin, wie Trisilylamin (TSA). Diese fließfähigen Siliziumoxidmaterialien werden in einem Mehrfachprozess gebildet. Nach dem Abscheiden des fließfähigen Films wird dieser gehärtet und dann getempert, um ein unerwünschtes Element (unerwünschte Elemente) zu entfernen, um Siliziumoxid zu bilden. Wenn das unerwünschte Element (die unerwünschten Elemente) entfernt ist (sind), verdichtet sich der fließfähige Film und schrumpft. In manchen Ausführungsformen werden mehrere Temperprozesse ausgeführt. Der fließfähige Film wird mehr als einmal gehärtet und getempert. Die Isolationsisolierschicht 30 kann SOG, SiO, SiON, SiOCN oder fluordotiertes Silicatglas (FSG) sein. Die Isolationsisolierschicht 30 kann mit Bor und/oder Phosphor dotiert sein. Dann wird eine Planarisierungsoperation, wie ein chemisch-mechanisches Polier- (CMP) -verfahren und/oder ein Rückätzverfahren durchgeführt, sodass die obere Oberfläche der Finnenstrukturen 20 von der Isoliermaterialschicht freigelegt wird. In manchen Ausführungsformen wird eine Finnenauskleidungsschicht 15 über den Finnenstrukturen 20 gebildet, bevor die Isoliermaterialschicht gebildet wird. Die Finnenauskleidungsschicht 15 enthält eine oder mehrere Schichten aus Siliziumnitrid, Siliziumoxid, SiON, SiOCN, Aluminiumoxid, AlOC oder einem anderen geeigneten Isoliermaterial. Dann wird die Isoliermaterialschicht vertieft, um eine Isolationsisolierschicht (auch als Grabenisolierung (STI, Shallow Trench Isolation) bezeichnet) zu bilden, sodass die oberen Abschnitte der Finnenstrukturen 20 freigelegt werden. Die Finnenauskleidungsschicht 15, die auf dem oberen Abschnitt der Finnenstrukturen 20 gebildet ist, wird während oder nach Vertiefung der Isoliermaterialschicht gebildet.
  • Nach dem Bilden der Isolationsisolierschicht 30 wird eine Gate-Opferdielektrikumschicht 42 auf den oberen Abschnitten der Finnenstrukturen (Kanalregionen 20N und 20P) und der oberen Oberfläche der Isolationsisolierschicht 30 gebildet. Die Gate-Opferdielektrikumschicht 42 enthält eine oder mehr Schichten von Isoliermaterial. In manchen Ausführungsformen wird SiO2 verwendet. In einer Ausführungsform wird Siliziumoxid durch chemische Dampfphasenabscheidung (CVD) gebildet, enthaltend Niederdruck-CVD (LPCVD) und plasmaverstärkte CVD (PECVD), physikalische Dampfphasenabscheidung (PVD), Atomlagenabscheidung (ALD) oder einen anderen geeigneten Prozess. Die Dicke der Gate-Opferdielektrikumschicht 42 ist in manchen Ausführungsformen der vorliegenden Offenbarung in einem Bereich von etwa 1 nm bis etwa 5 nm. Ferner wird eine Opfer-Gate-Elektrodenschicht 44 über der Gate-Opferdielektrikumschicht 42 gebildet und dann werden die erste und die zweite Hartmaskenschicht 46 und 48 über der Opfer-Gate-Elektrodenschicht 44 gebildet. In manchen Ausführungsformen ist die Opfer-Gate-Elektrodenschicht 44 aus Polysilizium oder amorphem Silizium hergestellt.
  • Dann wird unter Verwendung eines oder mehrerer Lithographie- und Ätzoperationen die Opfer-Gate-Elektrodenschicht (Polysiliziumschicht) strukturiert, um Opfer-Gate-Strukturen 40 zu erhalten, wie in 1A und 1B gezeigt. Nach dem Strukturieren der Polysiliziumschicht werden Gate-Seitenwandabstandhalter 45 an beiden Seitenflächen der Opfer-Gate-Strukturen 40 gebildet, wie in 1A und 1B gezeigt. Die Gate-Seitenwandabstandhalter 45 sind aus einer oder mehreren Schichten von auf Siliziumoxid oder Siliziumnitrid basierenden Materialien, wie Siliziumoxid, SiN, SiCN, SiON oder SiOCN, oder auf Aluminium basierendem Isoliermaterial hergestellt. In einer Ausführungsform werden mehrere Schichten verwendet. In manchen Ausführungsformen haben die Gate-Seitenwandabstandhalter 45 eine Dicke von etwa 2 nm bis etwa 8 nm.
  • 2A-2C sind schematische Darstellungen eines Ablaufschritts zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 2A ist eine isometrische Ansicht und 2B ist eine Querschnittsansicht, die die Opfer-Gate-Struktur 40 schneidet und 2C ist eine Querschnittsansicht, die die Source/Drain-Regionen schneidet.
  • Nach dem Bilden der Opfer-Gate-Strukturen 40 mit den Gate-Seitenwandabstandhaltern 45 werden eine oder mehr epitaktische Source/Drain-Schichten 35N und 35P über Source/Drain-Regionen der Finnenstrukturen gebildet. In manchen Ausführungsformen wird die epitaktische Source/Drain-Schicht 35N, 35P einzeln über den Finnenstrukturen 20N bzw. 20P gebildet, ohne mit der benachbarten epitaktische Source/Drain-Schicht zu verschmelzen. In anderen Ausführungsformen werden die benachbarten epitaktischen Source/Drain-Schichten 35N (und/oder 35P) verschmolzen, um eine verschmolzene epitaktische Schicht zu bilden.
  • Die Materialien, die für die epitaktische Source/Drain-Schicht verwendet werden, können für die n- und p-FinFETs variieren, sodass eine Art von Material für die n-FinFETs verwendet wird, um eine Zugspannung in der Kanalregion auszuüben, und eine andere Art von Material für die p-FinFETs, um eine Druckspannung auszuüben. Zum Beispiel kann SiP oder SiC zur Bilden der epitaktischen Schicht 35N verwendet werden und SiGe oder Ge können zur Bilden der epitaktischen Schicht 35P verwendet werden. In manchen Ausführungsformen wird Bor (B) in der epitaktischen Source/Drain-Schicht 35P für die p-FinFETs dotiert. Es können andere Materialien verwendet werden. In manchen Ausführungsformen enthält die epitaktische Source/Drain-Schicht zwei oder mehr epitaktische Schichten mit verschiedenen Zusammensetzungen und/oder verschiedenen Dotierstoffkonzentrationen. Die epitaktische Source/Drain-Schicht kann durch CVD, ALD, Molekularstrahlepitaxie (MBE) oder andere geeignete Verfahren gebildet werden.
  • In manchen Ausführungsformen werden die Source/Drain-Regionen der Finnenstrukturen 20 nach unten unter die obere Oberfläche der Isolationsisolierschicht 30 vertieft und dann wird die epitaktische Schicht auf den vertieften Finnenstrukturen gebildet.
  • Nach dem Bilden der epitaktischen Source/Drain-Schichten 35N, 35P wird eine erste Zwischenschichtdielektrikum (ILD)-Schicht 50 gebildet. In manchen Ausführungsformen wird vor Bilden der ersten ILD Schicht 50 eine Ätzstoppschicht (ESL) über den epitaktischen Source/Drain-Schichten und den Gate-Seitenwandabstandhaltern 45 gebildet. Die ESL ist aus Siliziumnitrid oder eine Siliziumnitrid-basiertem Material (z.B. SiON, SiCN oder SiOCN) hergestellt. Die Materialien für die erste ILD Schicht 50 enthalten Verbindungen, die Si, O, C und/oder H umfassen, wie Siliziumoxid, SiCOH und SiOC. Organische Materialien wie Polymere könne für die erste ILD Schicht 50 verwendet werden. In manchen Ausführungsformen wird nach dem Bilden der ersten ILD Schicht 50 eine Planarisierungsoperation, wie ein Rückätzprozess und/oder ein chemisch-mechanischer Polier-(CMP) -prozess durchgeführt, um die obere Oberfläche der Opfer-Gate-Elektrodenschichten 44 freizulegen, wie in 2A und 2B gezeigt ist.
  • 3A und 3B sind schematische Darstellungen eines Ablaufschritts zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 3A ist eine isometrische Ansicht und 3B ist eine Querschnittsansicht, die die Opfer-Gate-Elektrodenschicht 44 schneidet.
  • Wie in 3A und 3B gezeigt, werden eine oder mehr Hartmaskenschichten über den Opfer-Gate-Elektrodenschichten 44, und der ersten ILD Schicht 50 gebildet. In manchen Ausführungsformen enthält die Hartmaskenschicht eine erste Hartmaskenschicht 52 und eine zweite Hartmaskenschicht 54, die aus unterschiedlichen Materialien hergestellt sind. In manchen Ausführungsformen ist die erste Hartmaskenschicht 52 aus Siliziumoxid hergestellt und die zweite Hartmaskenschicht 54 ist aus Siliziumnitrid oder SiON hergestellt.
  • 4A und 4B sind schematische Darstellungen eines Ablaufschritts zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 4A ist eine isometrische Ansicht und 4B ist eine Querschnittsansicht, die die Opfer-Gate-Elektrodenschicht 44 schneidet.
  • Die Opfer-Gate-Strukturen, die sich in der X-Richtung erstrecken, sind durch einen Endschnittprozess in mehrere Stücke von Opfer-Gate-Strukturen geschnitten. Der Endschnittprozess enthält einen oder mehr Lithografie- und Ätzoperationen. Durch den Endschnittprozess werden ein oder mehr Gate-Endräume 49 gebildet, wie in 4A und 4B gezeigt. In manchen Ausführungsformen verbleibt die Gate-Opferdielektrikumschicht 42 im Boden des Gate-Endraums 49. In anderen Ausführungsformen wird die Gate-Opferdielektrikumschicht 42 vollständig vom Gate-Endraum 49 entfernt und verbleibt unter der Opfer-Gate-Elektrodenschicht 44 und den Gate-Seitenwandabstandhaltern 45.
  • In manchen Ausführungsformen wird eine Fotolackschicht mit Öffnungen über den Hartmaskenschichten gebildet. In manchen Ausführungsformen liegt mindestens eine Öffnung über zwei oder mehr Opfer-Gate-Elektrodenschichten 44. Unter Verwendung der Fotolackschicht als eine Ätzmaske werden die Hartmaskenschichten strukturiert und dann wird die Opfer-Gate-Elektrodenschicht 44 unter Verwendung einer oder mehrerer strukturierter Hartmaskenschichten strukturiert.
  • 5A-5D sind schematische Darstellungen eines Ablaufschritts zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 5A ist eine isometrische Ansicht und 5B ist eine Querschnittsansicht, die die Opfer-Gate-Elektrodenschicht 44 schneidet. 5C und 5D sind ausführliche Querschnittsansichten. 5C ist eine Querschnittsansicht, die die Opfer-Gate-Elektrodenschicht 44 in der X-Richtung schneidet und 5D ist eine Querschnittsansicht, die den Trenn-Plug 60 in der Y-Richtung schneidet.
  • Nach dem Bilden der Gate-Endräume 49 durch den Endschnittprozess werden die Gate-Endräume 49 mit einem oder mehreren dielektrischen Materialien gefüllt und dann wird eine CMP- Operation zum Bilden von Gate-Trenn-Plugs 60 durchgeführt, wie in 5A und 5B gezeigt.
  • Der Gate-Trenn-Plug ist aus einem dielektrischen Material mit einer niedrigeren dielektrischen Konstante als Siliziumnitrid hergestellt, wodurch eine niedrigere extrinsische Kapazität erhalten wird.
  • In manchen Ausführungsformen umfasst der Gate-Trenn-Plug eine oder mehr Schichten von Materialien mit einer niedrigeren dielektrischen Konstante, wie SiO2, poröses Low-k-Material, SiCN, SiOC, SiOCN oder ein organisches Material. In manchen Ausführungsformen ist der Gate-Trenn-Plug 60 eine einzelne Schicht, die aus einem von SiO2, SiOCN, SiOC oder porösem Low-k-Material hergestellt ist. In anderen Ausführungsformen umfasst der Gate-Trenn-Plug 60 eine erste Schicht 62 und eine zweite Schicht 64. In manchen Ausführungsformen ist die erste Schicht 62 aus einem dielektrischen Material mit einer höheren dielektrischen Konstante als die zweite Schicht 64 hergestellt. In manchen Ausführungsformen ist die Dicke der ersten Schicht 62 kleiner als die Dicke der zweiten Schicht 64. In manchen Ausführungsformen ist die Dicke der ersten Schicht 62 in einem Bereich von etwa 0,5 nm bis etwa 2 nm, abhängig von der Dimension der Gate-Endräume 49. In manchen Ausführungsformen ist die Dicke der zweiten Schicht 64 in einem Bereich von etwa 1 nm bis etwa 5 nm, abhängig von der Dimension der Gate-Endräume 49. In manchen Ausführungsformen ist die erste Schicht 62 aus SiO2 hergestellt und die zweite Schicht 64 ist aus einem von SiOC, SiCN, SiOCN oder porösem Low-k-Material hergestellt. In anderen Ausführungsformen ist die erste Schicht 62 aus SiOCN hergestellt und die zweite Schicht 64 ist aus einem von SiOC, SiCN oder porösem Low-k-Material hergestellt. In anderen Ausführungsformen umfasst die Gate-Trenn-Plug 60 drei Schichten. In manchen Ausführungsformen ist der Gate-Trenn-Plug 60 eine Dreifachschicht aus SiO2 auf SiOCN auf SiO2, SiO2 auf porösem Low-k-Material auf SiO2, porösem Low-k-Material auf SiOCN auf SiO2, oder SiOCN auf porösem Low-k-Material auf SiO2. In manchen Ausführungsformen ist die Dicke jeder Schicht der Dreifachschicht in einem Bereich von etwa 0,5 nm bis etwa 3 nm, abhängig von der Dimension der Gate-Endräume 49.
  • In manchen Ausführungsformen, wie in 5C gezeigt, wird die erste Schicht 62 auf der Gate-Opferdielektrikumschicht 42 im Gate-Endraum 40 gebildet und die zweite Schicht 64 wird auf der ersten Schicht 62 gebildet. In manchen Ausführungsformen, wie in 5D gezeigt, wird die erste Schicht 62 auf der Gate-Opferdielektrikumschicht 42 gebildet, die sich in den Boden des Gate-Seitenwandabstandhalters 45 erstreckt. Mit anderen Worten, eine dielektrische Schicht 42 ist zwischen der Gate-Seitenwand 45 und der Isolationsisolierschicht 30 angeordnet und zwei dielektrische Schichten 42 und 62 sind zwischen der zweiten Schicht 64 und der Isolationsisolierschicht 30 angeordnet (verschiedene Anzahlen von dielektrischer Schicht (dielektrischen Schichten)).
  • 6A-6C sind schematische Darstellungen eines Ablaufschritts zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 6A ist eine isometrische Ansicht, 6B ist eine Querschnittsansicht und 6C ist eine ausführliche Querschnittsansicht.
  • Die Opfer-Gate-Strukturen 40 werden anschließend durch einen oder mehr geeignete Ätzoperationen entfernt, um Gate-Räume 65 zu bilden. Wenn die Opfer-Gate-Elektrodenschicht 44 Polysilizium ist, kann ein Nassätzmittel wie eine Tetramethylammoniumhydroxid (TMAH)-Lösung verwendet werden, um die Opfer-Gate-Elektrodenschicht 44 selektiv zu entfernen. Ferner wird die Gate-Opferdielektrikumschicht 42 danach unter Verwendung von Plasmatrockenätzen und/oder Nassätzen entfernt, wodurch der obere Abschnitt der Finnenstrukturen 20N, 20P entfernt wird, wie in 6A und 6B gezeigt.
  • Wenn die erste Schicht 62 des Gate-Trenn-Plugs 60 aus demselben oder einem ähnlichen Material wie die Gate-Opferdielektrikumschicht 42 hergestellt ist, wird auch die erste Schicht 62 entfernt, wenn die Gate-Opferdielektrikumschicht entfernt wird. Wenn die erste Schicht 62 der Gate-Trenn-Plug 60 aus einem anderen Material als die Gate-Opferdielektrikumschicht 42 hergestellt ist, wird eine zusätzlicher Ätzoperation durchgeführt, um die erste Schicht 62 zu entfernen. Durch Entfernen der ersten Schicht 62 ist es möglich, den Gate-Raum 65 in der X-Richtung um die Dicke der ersten Schicht 62 zu vergrößern. Wenn der Gate-Raum 65 größer ist, ist es leichter, eine dielektrische Gate-Schicht und eine oder mehr leitfähige Schichten für eine Gate-Elektrode in den Gate-Raum in einem Gate Austauschprozess zu füllen.
  • In manchen Ausführungsformen, wie in 6C gezeigt, werden die erste Schicht 62 und die Gate-Opferdielektrikumschicht 42, die unter der zweiten Schicht 64 des Gate-Trenn-Plugs 60 angeordnet sind, teilweise entfernt und somit seitlich vertieft. In manchen Ausführungsformen ist das Ausmaß des seitlichen Ätzens (Vertiefens) E1 von einem Bodenrand der zweiten Schicht 64 in einem Bereich von etwa 0,5 nm bis etwa 2 nm vertieft. In manchen Ausführungsformen ist das vertiefte Ausmaß E1 für die erste Schicht 62 größer oder kleiner (anders) als das vertiefte Ausmaß E1 für die Gate-Opferdielektrikumschicht 42.
  • 7A-7E sind schematische Darstellungen eines Ablaufschritts zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 7A ist eine isometrische Ansicht und 7B ist eine Querschnittsansicht. 7C-7E sind ausführliche Querschnittsansichten.
  • Nach dem Freilegen des oberen Abschnitts der Finnenstrukturen 20 werden Metall-Gate-Strukturen 80N für n-FETs und 80P für p-FETs gebildet. Im Gate-Raum 65 werden eine dielektrische Gate-Schicht, die eine Grenzflächenschicht 81 aufweist, und eine High-k-Gate-Dielektrikumschicht 82 auf den freigelegten Finnenstrukturen (Kanalschichten) 20N, 20P gebildet, wie in 7A-7C gezeigt. Die Grenzflächenschicht 81 ist in manchen Ausführungsformen ein chemisch gebildetes Siliziumoxid. Das chemische Siliziumoxid kann unter Verwendung von entionisiertem Wasser + Ozon (DIO3), NH4OH+H2O2+H2O (APM) oder andere Verfahren gebildet werden. Die High-k-Gate-Dielektrikumschicht 82 umfasst eine oder mehr Schichten von HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Titanoxid, Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3)-Legierung, anderen geeigneten High-k dielektrischen Materialien. Die High-k-Gate-Dielektrikumschicht 82 kann durch CVD, ALD oder jedes geeignete Verfahren gebildet werden. In einer Ausführungsform wird die High-k-Gate-Dielektrikumschicht 82 unter Verwendung eines äußerst einheitlichen Abscheidungsprozesses wie ALD gebildet, um die Bilden einer dielektrischen Gate-Schicht mit einer gleichförmigen Dicke um jede Kanalschicht sicherzustellen. Die Dicke der High-k-Gate-Dielektrikumschicht 82 ist in manchen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 10 nm. Wie in 7C gezeigt, wird die High-k-Gate-Dielektrikumschicht 82 in manchen Ausführungsformen auf der oberen Oberfläche der Isolationsisolierschicht 30 und einer Seitenwand der zweiten Schicht 64 der Gate-Trenn-Plug 60 gebildet. In manchen Ausführungsformen steht die High-k-Gate-Dielektrikumschicht 82 mit der ersten Schicht 62 und der Gate-Opferdielektrikumschicht 42 unter oder an der Bodenecke der zweiten Schicht 64 in Kontakt.
  • Zusätzlich sind eine oder mehr leitfähige Materialschichten über der High-k-Gate-Dielektrikumschicht 82 gebildet. In manchen Ausführungsformen sind eine oder mehr Arbeitsfunktionsanpassungsschichten 84N, 84P über der dielektrischen Gate-Schicht 82 gebildet und eine Hauptmetallschicht 86N, 86P ist über den Arbeitsfunktionsanpassungsschichten gebildet. In manchen Ausführungsformen wird die n-Arbeitsfunktionsanpassungsschicht 84N für einen n-FET verwendet, die eines oder mehr von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi enthält. In manchen Ausführungsformen enthält die p-Arbeitsfunktionsanpassungsschicht 84P für einen p-FET eines oder mehr von TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co. In manchen Ausführungsformen werden auch eine oder mehr Schichten der n-Arbeitsfunktionsanpassungsschicht 84N über der p-Kanalregion 20P gebildet und es wird keine p-Arbeitsfunktionsanpassungsschicht über der n-Kanalregion 20N gebildet. In anderen Ausführungsformen werden auch eine oder mehr Schichten der p-Arbeitsfunktionsanpassungsschicht 84P über der n-Kanalregion 20N gebildet und es wird keine n-Arbeitsfunktionsanpassungsschicht über der p-Kanalregion 20P gebildet.
  • In manchen Ausführungsformen enthält die Hauptmetallschicht 86N, 86P ein metallisches Material ausgewählt aus der Gruppe bestehend aus W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr. In manchen Ausführungsformen enthält die Hauptmetallschicht ein Metall, ausgewählt aus einer Gruppe bestehend aus TiN, WN, TaN und Ru. Metalllegierungen wie Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni und Ni-Ta können verwendet werden und/oder Metallnitride wie WNx, TiNx, MoNx, TaNx, und TaSixNy können verwendet werden. In manchen Ausführungsformen sind die Hauptmetallschicht 86N für einen n-FET und die Hauptmetallschicht 86P für p-FET aus demselben Material hergestellt. Die Arbeitsfunktionsanpassungsschicht und die Hauptmetallschicht können unter Verwendung eines geeigneten Prozesses wie Atomlagenabscheidung (ALD), chemische Dampfphasenabscheidung (CVD), physikalische Dampfphasenabscheidung (PVD), Plattieren oder Kombinationen davon gebildet werden.
  • Wie in 7D gezeigt, die den Gate-Trenn-Plug 60 in der Y-Richtung schneidet, ähnlich 5D, ist die erste Schicht 62 auf der Gate-Opferdielektrikumschicht 42 gebildet, die sich in den Boden des Gate-Seitenwandabstandhalters 45 erstreckt. Mit anderen Worten, eine Gate-Opferdielektrikumschicht 42 ist zwischen der Gate-Seitenwand 45 und der Isolationsisolierschicht 30 angeordnet und zwei Gate-Opferdielektrikumschichten 42 und 62 sind zwischen der zweiten Schicht 64 und der Isolationsisolierschicht 30 (unterschiedliche Zahlen von dielektrischer Schicht (dielektrischen Schichten)) angeordnet. Wie in 7E gezeigt, die die Gate-Elektrode in der Y-Richtung schneidet, ist in manchen Ausführungsformen die Gate-Opferdielektrikumschicht 42 unter dem Gate-Seitenwandabstandhalter 45 angeordnet und die High-k-Gate-Dielektrikumschicht 82 steht mit der Gate-Opferdielektrikumschicht 42 und dem Gate-Seitenwandabstandhalter 45 in Kontakt.
  • 7F-7H zeigen verschiedene Strukturen des Gate-Trenn-Plugs. In 7F wird eine einzelne dielektrische Schicht als die Gate-Trenn-Plug 60 verwendet. In 7G ist der Gate-Trenn-Plug 60 aus zwei Schichten 62 und 64 hergestellt. In 7H ist der Gate-Trenn-Plug 60 aus drei Schichten 62, 64 und 66 hergestellt.
  • Nach dem Bilden der Gate-Elektroden werden weitere CMOS-Prozesse durchgeführt, um verschiedene Merkmale wie zusätzliche Zwischendielektrikumschichten, Kontakte/Durchkontaktierungen, Verbindungsmetallschichten und Passivierungsschichten usw. zu bilden.
  • 8A-14E zeigen verschiedene Stufen eines Herstellungsablaufs einer Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Es ist klar, dass zusätzliche Operationen vor, während und nach den Operationen von 8A-14E, bereitgestellt werden können und einige der in der Folge beschriebenen Operationen für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Die Reihenfolge der Operationen /Prozesse kann austauschbar sein. Materialien, Konfigurationen, Dimensionen Prozesse, Verfahren und/oder Operationen, die in Bezug auf 1A-7E beschrieben sind, können in den folgenden Ausführungsformen eingesetzt werden und auf deren ausführliche Beschreibung kann verzichtet werden.
  • 8A und 8B sind im Wesentlichen dieselben wie 1A und 1B, und 9A und 9B sind im Wesentlichen dieselben wie 2A und 2B.
  • 10A und 10B sind schematische Darstellungen eines Ablaufschritts zur Herstellung einer Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. 10A ist eine isometrische Ansicht und 10B ist eine Querschnittsansicht.
  • Die Opfer-Gate-Strukturen 40 werden anschließend durch einen oder mehrere geeignete Ätzoperationen entfernt, um Gate-Räume 65 zu bilden, ähnlich den Operationen, die in Bezug auf 6A und 6B erklärt sind. Wie in 10A und 10B gezeigt, sind die oberen Abschnitte der Finnenstrukturen 20N, 20P in den Gate-Räumen 65 freigelegt.
  • 11A und 11B sind schematische Darstellungen eines Ablaufschritts zur Herstellung einer Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. 11A ist eine isometrische Ansicht und 11B ist eine Querschnittsansicht.
  • Ähnlich den Operationen, die in Bezug auf 7A und 7B, erklärt sind, werden nach Freilegen des oberen Abschnitts der Finnenstrukturen 20 im Gate-Raum 65 eine dielektrische Gate-Schicht, die eine Grenzflächenschicht 81 aufweist, und eine High-k-Gate-Dielektrikumschicht 82 auf den freigelegten Finnenstrukturen (Kanalschichten) 20N, 20P gebildet. Ferner werden eine oder mehr Arbeitsfunktionsanpassungsschichten 84N, 84P über der dielektrischen Gate-Schicht 82 gebildet und eine Hauptmetallschicht 86N, 86P wird über den Arbeitsfunktionsanpassungsschichten gebildet.
  • 12A und 12B sind schematische Darstellungen eines Ablaufschritts zur Herstellung einer Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. 12A ist eine isometrische Ansicht und 12B ist eine Querschnittsansicht.
  • Ähnlich den Operationen, die in Bezug auf 3A und 3B erklärt sind, werden eine oder mehr Hartmaskenschichten über den Gate-Elektroden 80N, 80P und der ersten ILD Schicht 50 gebildet. In manchen Ausführungsformen umfasst die Hartmaskenschicht eine erste Hartmaskenschicht 90 und eine zweite Hartmaskenschicht 95, die jeweils aus unterschiedlichen Materialien hergestellt sind. In manchen Ausführungsformen ist die erste Hartmaskenschicht 90 aus Siliziumoxid hergestellt und die zweite Hartmaskenschicht 95 ist aus Siliziumnitrid oder SiON hergestellt.
  • 13A und 13B sind schematische Darstellungen eines Ablaufschritts zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 13A ist eine isometrische Ansicht und 13B ist eine Querschnittsansicht, die die Gate-Elektrode schneidet.
  • Die Metall-Gate-Strukturen, die sich in der X-Richtung erstrecken, werden durch einen Endschnittprozess in mehrere Stücke von Metall-Gate-Strukturen geschnitten. Der Endschnittprozess umfasst einen oder mehrere Lithografie- und Ätzoperationen. Durch den Endschnittprozess werden ein oder mehrere Gate-Endräume 98 gebildet, wie in 13A und 13B gezeigt. In manchen Ausführungsformen erstrecken sich die Gate-Endräume 98 in die Isolationsisolierschicht 30. In manchen Ausführungsformen erreichen die Gate-Räume 98 die Finnenauskleidungsschicht 15. In manchen Ausführungsformen verbleibt die Finnenauskleidungsschicht 15 im Boden des Gate-Endraums 98. In anderen Ausführungsformen wird die Finnenauskleidungsschicht 15 vollständig aus dem Gate-Endraum 98 entfernt. In anderen Ausführungsformen verbleibt ein Teil der Isolationsisolierschicht 30 am Boden des Gate-Endraums 98.
  • In manchen Ausführungsformen wird eine Fotolackschicht mit Öffnungen über den Hartmaskenschichten gebildet. In manchen Ausführungsformen liegt mindestens eine Öffnung über zwei oder mehr Metall-Gate-Elektrodenschichten. Unter Verwendung der Fotolackschicht als eine Ätzmaske wird die zweite Hartmaskenschicht 95 strukturiert und dann wird die erste Hartmaskenschicht 90 strukturiert. Nach Entfernung der zweiten Hartmaskenschicht 95 werden die Metall-Gate-Elektrodenschichten unter Verwendung der strukturierten ersten Hartmaskenschicht 90 strukturiert.
  • Ferner, wie in 13A und 13B gezeigt, wird eine erste Schicht 102 eines Gate-Trenn-Plugs 100 (siehe 14A und 14B) einheitlich im Gate-Raum 98 und auf der Oberseite der ersten Hartmaske 90 gebildet.
  • 14A-14E sind schematische Darstellungen eines Ablaufschritts zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 14A ist eine isometrische Ansicht und 14B und 14C sind Querschnittsansichten, die die Metall-Gate-Elektroden schneiden. 14E ist eine Querschnittsansicht, die die erste ILD Schicht 50 schneidet.
  • Nach Bilden der ersten Schicht 102 werden eine oder mehr dielektrische Schichten für eine zweite Schicht 104 über der ersten Schicht 102 gebildet und dann wird eine CMP-Operation durchgeführt, um Gate-Trenn-Plugs 100 zu bilden, wie in 14A-14E gezeigt. Wie in 14A-14E gezeigt, erstreckt sich der Gate-Trenn-Plug 100 von der Oberseite des Metall-Gates zum Substrat 10. In manchen Ausführungsformen ist der Gate-Trenn-Plug 100 mit der Finnenauskleidungsschicht 15 in Kontakt. In manchen Ausführungsformen ist der Gate-Trenn-Plug 100 mit dem Substrat 10 in Kontakt. In anderen Ausführungsformen ist der Boden des Gate-Trenn-Plugs 100 von der Finnenauskleidungsschicht 15 durch einen Teil der Isolationsisolierschicht 30 getrennt.
  • Wie in 14D gezeigt, ist in manchen Ausführungsformen die Körpermetallschicht 86N (86P) in direktem Kontakt mit der ersten Schicht 102 der Gate-Trenn-Plug 100. In manchen Ausführungsformen ist die erste Schicht 102 mit der zweiten Schicht 104 und der Finnenauskleidungsschicht 15 in Kontakt und zwischen diesen angeordnet. Die erste Schicht 102 trennt die zweite Schicht 104 vom Metall-Gate. Wie in 14E gezeigt, ist die erste Schicht 102 mit der ersten ILD Schicht 50 in Kontakt. Die Konfiguration (z.B. Materialien) des Gate-Trenn-Plugs 100 (102, 104) ist dieselbe oder ähnlich wie die der Gate-Trenn-Plug 60 (62, 64).
  • 14F und 14G zeigen andere Konfigurationen des Gate-Trenn-Plugs 100. In manchen Ausführungsformen dringt der Boden des Gate-Trenn-Plugs 100 (die erste Schicht 102) durch die Finnenauskleidungsschicht 15 und erreicht das (steht in Kontakt mit dem) Substrat 10, wie in 14F gezeigt. In manchen Ausführungsformen ist der Gate-Raum 98 so gebildet, dass ein Teil der Isolationsisolierschicht 30 am Boden des Gate-Raums 98 verbleibt, wie in 14G gezeigt. Daher erreicht der Boden des Gate-Trenn-Plugs 100 (die erste Schicht 102) die Finnenauskleidungsschicht 15 nicht und ein Teil der Isolationsisolierschicht 30 ist zwischen dem Boden des Gate-Trenn-Plugs 100 und der Finnenauskleidungsschicht 15 angeordnet.
  • 15-18 zeigen verschiedene Stufen eines Herstellungsablaufs einer Halbleitervorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Es ist klar, dass zusätzliche Operationen vor, während und nach den Operationen von 15-18 bereitgestellt werden können und einige der in der Folge beschriebenen Operationen für zusätzliche Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können. Die Reihenfolge der Operationen/Prozesse kann austauschbar sein. Materialien, Konfigurationen, Dimensionen Prozesse, Verfahren und/oder Operationen, die in Bezug auf 1A-14G beschrieben sind, können in den folgenden Ausführungsformen eingesetzt werden und auf deren ausführliche Beschreibung kann verzichtet werden.
  • In dieser Ausführungsform wird nach Bilden der Opfer-Gate-Strukturen 40, wie in 1A-2B gezeigt, ein Gate-Endraum 49' ähnlich dem Gate-Endraum 98 gebildet, der die Isolationsisolierschicht 30 durchdringt, wie in 15 gezeigt. In manchen Ausführungsformen erreicht der Gate-Endraum 49' das Substrat 10. In anderen Ausführungsformen erreicht der Gate-Endraum 49' die Finnenauskleidungsschicht 15, erreicht aber nicht das Substrat 10. In anderen Ausführungsformen erreicht der Gate-Endraum 49' die Finnenauskleidungsschicht 15 nicht. Dann, wie in 16 gezeigt, wird, ähnlich den Operationen, die in Bezug auf 5A-5D gezeigt sind, ein Gate-Trenn-Plug 60', der eine erste Schicht 62' und eine zweite Schicht 64' umfasst, gebildet. Die Konfiguration des Gate-Trenn-Plugs 60' ist dieselbe oder ähnlich wie jene der Gate-Trenn-Plugs 60 und/oder 100.
  • Ferner, wie in 17 gezeigt, werden, ähnlich den Operationen, die in Bezug auf 6A-6C gezeigt sind, die Opfer-Gate-Strukturen 40 entfernt und die erste Schicht 62' wird entfernt. Anschließend, wie in 18 gezeigt, werden, ähnlich den Operationen, die in Bezug auf 7A-7H gezeigt sind, Metall-Gate-Strukturen gebildet. Jede der Bodenstrukturen des Trenn-Plugs 100, wie in Bezug auf 14D-14G erklärt, kann bei dem Trenn-Plug 60' angewendet werden.
  • Da in der vorliegenden Offenbarung eine Gate-Trenn-Plug ein dielektrisches Material mit einer niedrigeren dielektrischen Konstante als Siliziumoxid enthält, ist es möglich, eine parasitäre Kapazität zu unterdrücken. Ferner ist es durch Entfernen eines Teils des Trenn-Plugs (erste Schicht) möglich, die Größe des Gate-Raums zu erhöhen, wodurch es leichter wird, Metall-Gate-Strukturen im Gate-Raum zu bilden.
  • Es ist klar, dass nicht alle Vorteile hier unbedingt besprochen wurden, dass kein bestimmter Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist und andere Ausführungsformen oder Beispiele verschiedene Vorteile bieten können.
  • Gemäß einem Aspekt der vorliegenden Offenbarung werden in einem Verfahren zur Herstellung einer Halbleitervorrichtung mehrere Finnenstrukturen über einem Halbleitersubstrat gebildet. Die mehreren Finnenstrukturen erstrecken sich entlang einer ersten Richtung und sind in einer zweiten Richtung angeordnet, die die erste Richtung kreuzt. Mehrere Opfer-Gate-Strukturen, die sich in der zweiten Richtung erstrecken, sind über den Finnenstrukturen gebildet. Eine Zwischendielektrikumschicht ist über den mehreren Finnenstrukturen zwischen benachbarten Opfer-Gate-Strukturen gebildet. Die Opfer-Gate-Strukturen sind in mehrere Stücke von Opfer-Gate-Strukturen geschnitten, durch Bilden von Gate-Endräumen entlang der zweiten Richtung. Gate-Trenn-Plugs werden durch Füllen der Gate-Endräume mit zwei oder mehr dielektrischen Materialien gebildet. Die zwei oder mehr dielektrischen Materialien enthalten eine erste Schicht und eine zweite Schicht, die auf der ersten Schicht gebildet ist, und eine dielektrische Konstante der zweiten Schicht ist kleiner als eine dielektrische Konstante der ersten Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen werden nach Bilden des Gate-Trenn-Plugs die mehreren Stücke von Opfer-Gate-Strukturen entfernt, um Gate-Räume zu bilden, die erste Schicht wird aus den Gate-Räumen entfernt und nach Entfernung der ersten Schicht werden Metall-Gate-Strukturen in den Gate-Räumen gebildet. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die erste Schicht aus Siliziumoxid hergestellt. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die zweite Schicht eines von SiOC, SiOCN, SiCN oder einem porösen Material. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen sind die Metall-Gate-Strukturen mit der zweiten Schicht in Kontakt. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen enthalten die zwei oder mehr dielektrischen Materialien ferner eine dritte Schicht, die eine andere dielektrische Konstante aufweist als die zweite Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen sind die erste, zweite und dritte Schicht, in dieser Reihenfolge, Siliziumoxid, SiOCN und Siliziumoxid; Siliziumoxid, poröses Material und Siliziumoxid; Siliziumoxid, SiOCN und poröses Material; oder Siliziumoxid, poröses Material und SiOCN. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst jede der mehreren Opfer-Gate-Strukturen eine Gate-Opferdielektrikumschicht und eine Opfer-Gate-Elektrodenschicht, nach Bilden der Gate-Endräume, verbleibt die Gate-Opferdielektrikumschicht am Boden der Gate-Endräume und die erste Schicht wird auf der verbleibenden Gate-Opferdielektrikumschicht gebildet. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen wird eine Finnenauskleidungsschicht über den mehreren Finnenstrukturen und einer Isolationsisolierschicht gebildet, sodass obere Abschnitte der mehreren Finnenstrukturen freigelegt sind. Der Gate-Endraum durchdringt die Isolationsisolierschicht und die Gate-Trenn-Plugs durchdringen die Isolationsisolierschicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen erreichen die Gate-Trenn-Plugs die Finnenauskleidungsschicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen durchdringen die Gate-Trenn-Plugs die Finnenauskleidungsschicht und erreichen das Substrat.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung werden in einem Verfahren zur Herstellung einer Halbleitervorrichtung eine erste Finnenstruktur für einen n-FET und eine zweite Finnenstruktur für einen p-FET über einem Halbleitersubstrat gebildet. Die erste und zweite Finnenstruktur erstrecken sich entlang einer ersten Richtung und sind in einer zweiten Richtung angeordnet, die die erste Richtung kreuzt. Eine Opfer-Gate-Struktur, die sich in der zweiten Richtung erstreckt, liegt über der ersten und der zweiten Finnenstruktur. Gate-Seitenwandabstandhalter werden an gegenüberliegenden Seitenflächen der Opfer-Gate-Struktur gebildet. Eine erste epitaktische Schicht wird über einer Source/Drain-Region der ersten Finnenstruktur gebildet und eine zweite epitaktische Schicht wird über einer Source/Drain-Region der zweiten Finnenstruktur gebildet. Eine Zwischendielektrikumschicht wird über der ersten und der zweiten epitaktischen Schicht gebildet. Ein Gate-Endraum wird durch Schneiden der Opfer-Gate-Strukturen in eine erste Opfer-Gate-Struktur über der ersten Finnenstruktur und eine zweite Opfer-Gate-Struktur über der zweiten Finnenstruktur gebildet. Ein Gate-Trenn-Plug wird durch Füllen des Gate-Endraums mit zwei oder mehr dielektrischen Materialien gebildet. Die zwei oder mehr dielektrischen Materialien enthalten eine erste Schicht und eine zweite Schicht, die auf der ersten Schicht gebildet ist. Die erste und zweite Opfer-Gate-Strukturen werden entfernt, um einen ersten und einen zweiten Gate-Raum zu bilden, die durch den Gate-Trenn-Plug getrennt sind. Die erste Schicht wird aus dem ersten und dem zweiten Gate-Raum entfernt. Nach Entfernung der ersten Schicht wird eine erste Metall-Gate-Struktur im ersten Gate-Raum gebildet und eine zweite Metall-Gate-Struktur wird im zweiten Gate-Raum gebildet. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die erste Schicht aus Siliziumoxid hergestellt und die zweite Schicht umfasst eine oder mehr Schichten aus SiOC, SiOCN, SiCN oder einem porösen Material. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die Opfer-Gate-Struktur eine Gate-Opferdielektrikumschicht und eine Opfer-Gate-Elektrodenschicht, nach Bilden des Gate-Endraums verbleibt die Gate-Opferdielektrikumschicht am Boden des Gate-Endraums und die erste Schicht wird auf der verbleibenden Gate-Opferdielektrikumschicht gebildet. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die erste Schicht aus einem selben Material wie die Gate-Opferdielektrikumschicht hergestellt. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen wird die erste Schicht entfernt, wenn die Gate-Opferdielektrikumschicht beim Entfernen der ersten und der zweiten Opfer-Gate-Struktur entfernt wird. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen wird, wenn die erste Schicht entfernt wird, ein Teil der ersten Schicht und ein Teil der Gate-Opferdielektrikumschicht, der unter der zweiten Schicht angeordnet ist, seitlich vertieft. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen wird eine Finnenauskleidungsschicht über der ersten und der zweiten Finnenstruktur und einer Isolationsisolierschicht gebildet, sodass die oberen Abschnitte der ersten und der zweiten Finnenstruktur freigelegt werden. Der Gate-Endraum durchdringt die Isolationsisolierschicht und der Gate-Trenn-Plug durchdringt die Isolationsisolierschicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen erreicht der Gate-Trenn-Plug die Finnenauskleidungsschicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen durchdringt der Gate-Trenn-Plug die Finnenauskleidungsschicht und erreicht das Substrat.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung werden in einem Verfahren zur Herstellung einer Halbleitervorrichtung mehrere Finnenstrukturen über einem Halbleitersubstrat gebildet. Die mehreren Finnenstrukturen erstrecken sich entlang einer ersten Richtung und sind in einer zweiten Richtung angeordnet, die die erste Richtung kreuzt. Mehrere Opfer-Gate-Strukturen, die sich in der zweiten Richtung erstrecken, sind über den Finnenstrukturen gebildet. Eine Zwischendielektrikumschicht wird über den mehreren Finnenstrukturen zwischen benachbarten Opfer-Gate-Strukturen gebildet. Die mehreren Opfer-Gate-Strukturen werden entfernt, um Gate-Räume zu bilden. Metall-Gate-Strukturen werden in den Gate-Räumen gebildet. Die Metall-Gate-Strukturen werden in mehrere Stücke von Metall-Gate-Strukturen geschnitten, durch Bilden von Gate-Endräumen entlang der zweiten Richtung. Gate-Trenn-Plugs werden durch Füllen der Gate-Endräume mit zwei oder mehr dielektrischen Materialien gebildet. Die zwei oder mehr dielektrischen Materialien enthalten eine erste Schicht und eine zweite Schicht, die auf der ersten Schicht gebildet ist, und eine dielektrische Konstante der zweiten Schicht ist kleiner als eine dielektrische Konstante der ersten Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen wird eine Finnenauskleidungsschicht über den mehreren Finnenstrukturen gebildet und eine Isolationsisolierschicht wird gebildet, sodass obere Abschnitte der Finnenstrukturen freigelegt sind. Die Gate-Endräume durchdringen die Isolationsisolierschicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen erreichen die Gate-Endräume die Finnenauskleidungsschicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen durchdringen die Gate-Endräume die Finnenauskleidungsschicht und erreichen das Substrat. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die erste Schicht aus Siliziumoxid hergestellt und die zweite Schicht umfasst eine oder mehr Schichten aus SiOC, SiOCN, SiCN oder einem porösen Material. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist eine Dicke der ersten Schicht kleiner als eine Dicke der zweiten Schicht.
  • Gemäß einem Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung einen ersten Finnen-Feldeffekttransistor (Fin FET) und einen zweiten Fin FET. Der erste Fin FET umfasst eine erste Finnenstruktur, die sich in einer ersten Richtung erstreckt, und eine erste Gate-Struktur. Die erste Gate-Struktur umfasst eine erste dielektrische Gate-Schicht, die über der ersten Finnenstruktur gebildet ist, und eine erste Gate-Elektrodenschicht, die über der ersten dielektrischen Gate-Schicht gebildet ist, und erstreckt sich in einer zweiten Richtung senkrecht zur ersten Richtung. Der zweite Fin FET umfasst eine zweite Finnenstruktur, die sich in der ersten Richtung erstreckt, und eine zweite Gate-Struktur. Die zweite Gate-Struktur umfasst eine zweite dielektrische Gate-Schicht, die über der zweiten Finnenstruktur gebildet ist, und eine zweite Gate-Elektrodenschicht, die über der zweiten dielektrischen Gate-Schicht gebildet ist, und erstreckt sich in der zweiten Richtung. Die Halbleitervorrichtung umfasst ferner Seitenwandabstandhalter, die sich in der zweiten Richtung erstrecken, zwischen welchen die erste und die zweite Gate-Struktur angeordnet sind. Die erste Gate-Struktur und die zweite Gate-Struktur sind entlang der zweiten Richtung ausgerichtet und sind durch einen Trenn-Plug getrennt, der aus einem Isoliermaterial hergestellt ist, der Trenn-Plug umfasst eine erste Schicht und eine zweite Schicht, die auf der ersten Schicht gebildet ist, und eine dielektrische Konstante der zweiten Schicht ist kleiner als eine dielektrische Konstante der ersten Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die erste Schicht aus Siliziumoxid hergestellt. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die zweite Schicht eines von SiOC, SiOCN, SiCN oder einem porösen Material. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen sind die erste und die zweite Gate-Struktur in direktem Kontakt mit der zweiten Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst der Trenn-Plug ferner eine dritte Schicht, die eine andere dielektrische Konstante aufweist als die zweite Schicht, auf der zweiten Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen sind die erste, zweite und dritte Schicht, in dieser Reihenfolge: Siliziumoxid, SiOCN und Siliziumoxid; Siliziumoxid, poröses Material und Siliziumoxid; Siliziumoxid, SiOCN und poröses Material; oder Siliziumoxid, poröses Material und SiOCN. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist eine zusätzliche Isoliermaterialschicht fortlaufend unter einem der Seitenwandabstandhalter und unter der ersten Schicht angeordnet. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die zusätzliche Isoliermaterialschicht aus demselben Material wie die erste Schicht hergestellt. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die zusätzliche Isoliermaterialschicht aus einem anderen Material als die erste Schicht hergestellt. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die Halbleitervorrichtung eine Finnenauskleidungsschicht, die über der ersten und der zweiten Finnenstruktur gebildet ist, und eine Isolationsisolierschicht, die so gebildet ist, dass obere Abschnitte der ersten und der zweiten Finnenstruktur freigelegt sind. Der Gate-Trenn-Plug durchdringt die Isolationsisolierschicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen erreicht der Gate-Trenn-Plug die Finnenauskleidungsschicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen durchdringt der Gate-Trenn-Plug die Finnenauskleidungsschicht und erreicht das Substrat.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung eine Isolationsisolierschicht, die über einem Substrat angeordnet ist, eine erste Gate-Struktur und eine zweite Gate-Struktur. Die erste Gate-Struktur ist über einer oder mehreren vorstehenden Finnenstrukturen angeordnet, umfasst eine erste dielektrische Gate-Schicht und eine erste Gate-Elektrodenschicht, die über der ersten dielektrischen Gate-Schicht gebildet ist, und erstreckt sich in einer ersten Richtung. Die zweite Gate-Struktur ist über einer oder mehreren Finnenstrukturen angeordnet, umfasst eine zweite dielektrische Gate-Schicht und eine zweite Gate-Elektrodenschicht, die über der zweiten dielektrischen Gate-Schicht angeordnet ist, und erstreckt sich in der ersten Richtung. Die Halbleitervorrichtung umfasst ferner Seitenwandabstandhalter, die sich in der zweiten Richtung erstrecken, zwischen welchen die erste und die zweite Gate-Struktur angeordnet sind. Die eine oder die mehreren Finnenstrukturen der ersten und der zweiten Gate-Struktur haben obere Abschnitte, die von der Isolationsisolierschicht vorragen, und untere Abschnitte, die in der Isolationsisolierschicht eingebettet sind, die erste Gate-Struktur und die zweite Gate-Struktur sind entlang der zweiten Richtung ausgerichtet und sind durch einen Trenn-Plug getrennt, die aus einem Isoliermaterial hergestellt ist, und der Trenn-Plug durchdringt die Isolationsisolierschicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen erreicht der Trenn-Plug das Substrat. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist eine Finnenauskleidungsschicht auf den unteren Abschnitten der einen oder der mehreren Finnenstrukturen angeordnet und der Trenn-Plug erreicht die Finnenauskleidungsschicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist eine Finnenauskleidungsschicht auf den unteren Abschnitten der einen oder der mehreren Finnenstrukturen angeordnet und ein Teil der Isolationsisolierschicht ist zwischen einem Boden des Trenn-Plugs und der Finnenauskleidungsschicht angeordnet. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen umfasst die Trenn-Plug eine erste Schicht und eine zweite Schicht, die auf der ersten Schicht gebildet ist, und eine dielektrische Konstante der zweiten Schicht ist kleiner als eine dielektrische Konstante der ersten Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die erste Gate-Elektrodenschicht in Kontakt mit der ersten Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die erste Schicht aus Siliziumoxid hergestellt. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen ist die zweite Schicht eines von SiOC, SiOCN, SiCN oder einem porösen Material. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen durchdringt der Gate-Trenn-Plug die Isolationsisolierschicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen erreicht der Gate-Trenn-Plug die Finnenauskleidungsschicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen durchdringt der Gate-Trenn-Plug die Finnenauskleidungsschicht und erreicht das Substrat.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung eine Isolationsisolierschicht, die über einem Substrat angeordnet ist, eine erste Finnenstruktur für einen n-FET und eine zweite Finnenstruktur für einen p-FET. Die erste und die zweite Finnenstruktur erstrecken sich entlang einer ersten Richtung und sind in einer zweiten Richtung angeordnet, die die erste Richtung kreuzt. Die Halbleitervorrichtung umfasst ferner eine erste Metall-Gate-Struktur, die sich in der zweiten Richtung erstreckt, über der ersten Finnenstruktur und eine zweite Metall-Gate-Struktur, die sich in der zweiten Richtung erstreckt, über der zweiten Finnenstruktur, und benachbart zur ersten Metall-Gate-Struktur in der zweite Richtung angeordnet, Gate-Seitenwandabstandhalter, die fortlaufend an gegenüberliegenden Seitenflächen der ersten und der zweiten Metall-Gate-Struktur angeordnet sind; eine erste epitaktische Schicht, die über einer Source/Drain-Region der ersten Finnenstruktur angeordnet ist, und eine zweite epitaktische Schicht, die über einer Source/Drain-Region der zweiten Finnenstruktur angeordnet ist, eine Zwischendielektrikumschicht, die über der ersten und der zweiten epitaktischen Schicht angeordnet ist, und einen Gate-Trenn-Plug, der zwischen der ersten und der zweiten Gate-Struktur angeordnet ist. Der Trenn-Plug umfasst eine erste Schicht und eine zweite Schicht, die auf der ersten Schicht gebildet ist, eine dielektrische Konstante der zweiten Schicht ist kleiner als eine dielektrische Konstante der ersten Schicht und eine Dicke der ersten Schicht ist kleiner als eine Dicke der zweiten Schicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen liegt ein Boden des Gate-Trenn-Plugs über einer oberen Oberfläche der Isolationsisolierschicht. In einer oder mehreren der vorangehenden und der folgenden Ausführungsformen dringt der Gate-Trenn-Plug in die Isolationsisolierschicht ein.
  • Das Vorstehende umschreibt Merkmale einiger Ausführungsformen oder Beispiele, sodass Fachkundige die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachkundige sollten begrüßen, dass sie die vorliegende Offenbarung bereits als eine Basis zum Gestalten oder Modifizieren anderer Prozesse und Strukturen zum Umsetzen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgebrachten Ausführungsformen oder Beispiele verwenden können. Fachkundige sollten auch verstehen, dass solche gleichwertigen Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie unterschiedliche Änderungen, Ersetzungen und Abwandlungen daran vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62753888 [0001]

Claims (21)

  1. BEANSPRUCHT WIRD:
  2. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bilden mehrere Finnenstrukturen über einem Halbleitersubstrat, wobei sich die mehreren Finnenstrukturen entlang einer ersten Richtung erstrecken und in einer zweiten Richtung angeordnet sind, die die erste Richtung kreuzt; Bilden mehrerer Opfer-Gate-Strukturen, die sich in der zweiten Richtung erstrecken, über den Finnenstrukturen; Bilden einer Zwischendielektrikumschicht über den mehreren Finnenstrukturen zwischen benachbarten Opfer-Gate-Strukturen; Schneiden der Opfer-Gate-Strukturen in mehrere Stücke von Opfer-Gate-Strukturen durch Bilden von Gate-Endräumen entlang der zweiten Richtung; und Bilden von Gate-Trenn-Plugs durch Füllen der Gate-Endräume mit zwei oder mehr dielektrische Materialien, wobei die zwei oder mehr dielektrischen Materialien eine erste Schicht und eine zweite Schicht, die auf der ersten Schicht gebildet ist, enthalten und eine dielektrische Konstante der zweiten Schicht kleiner ist als eine dielektrische Konstante der ersten Schicht.
  3. Verfahren nach Anspruch 1, ferner umfassend, nach Bilden der Gate-Trenn-Plugs: Entfernen der mehreren Stücke von Opfer-Gate-Strukturen, um Gate-Räume zu bilden; Entfernen der ersten Schicht aus den Gate-Räumen; und nach Entfernung der ersten Schicht, Bilden von Metall-Gate-Strukturen in den Gate-Räumen.
  4. Verfahren nach Anspruch 1 oder 2, wobei die erste Schicht aus Siliziumoxid hergestellt ist.
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei die zweite Schicht eines von SiOC, SiOCN, SiCN oder einem porösen Material ist.
  6. Verfahren nach einem der vorstehenden Ansprüche, wobei die Metall-Gate-Strukturen mit der zweiten Schicht in Kontakt sind.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei die zwei oder mehr dielektrischen Materialien ferner eine dritte Schicht enthalten, die eine andere dielektrische Konstante aufweist als die zweite Schicht.
  8. Verfahren nach Anspruch 6, wobei die erste, zweite und dritte Schicht in dieser Reihenfolge sind: Siliziumoxid, SiOCN und Siliziumoxid; Siliziumoxid, poröses Material und Siliziumoxid; Siliziumoxid, SiOCN und poröses Material; oder Siliziumoxid, poröses Material und SiOCN.
  9. Verfahren nach einem der vorstehenden Ansprüche, wobei: jede der mehreren Opfer-Gate-Strukturen eine Gate-Opferdielektrikumschicht und eine Opfer-Gate-Elektrodenschicht aufweist, nach Bilden der Gate-Endräume die Gate-Opferdielektrikumschicht am Boden der Gate-Endräume verbleibt, und die erste Schicht auf der verbleibenden Gate-Opferdielektrikumschicht gebildet wird.
  10. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bilden mehrerer Finnenstrukturen über einem Halbleitersubstrat, wobei sich die mehreren Finnenstrukturen entlang einer ersten Richtung erstrecken und in einer zweiten Richtung angeordnet sind, die die erste Richtung kreuzt; Bilden mehrerer Opfer-Gate-Strukturen, die sich in der zweiten Richtung erstrecken, über den Finnenstrukturen; Bilden einer Zwischendielektrikumschicht über den mehreren Finnenstrukturen zwischen benachbarten Opfer-Gate-Strukturen; Entfernen der mehreren Opfer-Gate-Strukturen, um Gate-Räume zu bilden; Bilden von Metall-Gate-Strukturen in den Gate-Räumen; Schneiden der Metall-Gate-Strukturen in mehrere Stücke von Metall-Gate-Strukturen durch Bilden von Gate-Endräumen entlang der zweiten Richtung; und Bilden von Gate-Trenn-Plugs durch Füllen der Gate-Endräume mit zwei oder mehr dielektrischen Materialien, wobei die zwei oder mehr dielektrischen Materialien eine erste Schicht und eine zweite Schicht, die auf der ersten Schicht gebildet ist, enthalten und eine dielektrische Konstante der zweiten Schicht kleiner ist als eine dielektrische Konstante der ersten Schicht.
  11. Verfahren nach Anspruch 9, ferner umfassend: Bilden einer Finnenauskleidungsschicht über den mehreren Finnenstrukturen; und Bilden einer Isolationsisolierschicht, sodass obere Abschnitte der Finnenstrukturen freigelegt sind, wobei die Gate-Endräume die Isolationsisolierschicht durchdringen.
  12. Verfahren nach Anspruch 10, wobei die Gate-Endräume die Finnenauskleidungsschicht erreichen.
  13. Verfahren nach Anspruch 10, wobei die Gate-Endräume die Finnenauskleidungsschicht durchdringen und das Substrat erreichen.
  14. Verfahren nach einem der Ansprüche 9 bis 12, wobei: die erste Schicht aus Siliziumoxid hergestellt ist, und die zweite Schicht eine oder mehrere Schichten aus SiOC, SiOCN, SiCN oder einem porösen Material aufweist.
  15. Verfahren nach einem der Ansprüche 9 bis 13, wobei eine Dicke der ersten Schicht kleiner ist als eine Dicke der zweiten Schicht.
  16. Halbleitervorrichtung, umfassend: einen ersten Finnen-Feldeffekttransistor (Fin FET), der eine erste Finnenstruktur, die sich in eine erste Richtung erstreckt, und eine erste Gate-Struktur aufweist, wobei die erste Gate-Struktur eine erste dielektrische Gate-Schicht, die über der ersten Finnenstruktur gebildet ist, und eine erste Gate-Elektrodenschicht, die über der ersten dielektrischen Gate-Schicht gebildet ist, aufweist, und sich in einer zweiten Richtung senkrecht zur ersten Richtung erstreckt; einen zweiten Fin FET, der eine zweite Finnenstruktur , die sich in der ersten Richtung erstreckt, und eine zweite Gate-Struktur aufweist, wobei die zweite Gate-Struktur eine zweite dielektrische Gate-Schicht, die über der zweiten Finnenstruktur gebildet ist, und eine zweite Gate-Elektrodenschicht, die über der zweiten dielektrischen Gate-Schicht gebildet ist, aufweist und sich in der zweiten Richtung erstreckt; und Seitenwandabstandhalter, die sich in der zweiten Richtung erstrecken, zwischen welchen die erste und die zweite Gate-Struktur angeordnet sind, wobei: die erste Gate-Struktur und die zweite Gate-Struktur entlang der zweiten Richtung ausgerichtet und durch einen Trenn-Plug getrennt sind, die aus einem Isoliermaterial hergestellt ist, wobei der Trenn-Plug eine erste Schicht und eine zweite Schicht, die auf der ersten Schicht gebildet ist, aufweist, und eine dielektrische Konstante der zweiten Schicht kleiner ist als eine dielektrische Konstante der ersten Schicht.
  17. Halbleitervorrichtung nach Anspruch 15, wobei die erste Schicht aus Siliziumoxid hergestellt ist.
  18. Halbleitervorrichtung nach Anspruch15 oder 16, wobei die zweite Schicht eines von SiOC, SiOCN, SiCN oder einem porösen Material ist.
  19. Halbleitervorrichtung nach einem der Ansprüche 15 bis 17, wobei die erste und die zweite Gate-Struktur in direktem Kontakt mit der zweiten Schicht sind.
  20. Halbleitervorrichtung nach einem der Ansprüche 15 bis 18, wobei der Trenn-Plug ferner eine dritte Schicht, die eine andere dielektrische Konstante aufweist als die zweite Schicht, auf der zweiten Schicht aufweist.
  21. Halbleitervorrichtung nach Anspruch 19, wobei die erste, zweite und dritte Schicht, in dieser Reihenfolge sind: Siliziumoxid, SiOCN und Siliziumoxid; Siliziumoxid, poröses Material und Siliziumoxid; Siliziumoxid, SiOCN und poröses Material; oder Siliziumoxid, poröses Material und SiOCN.
DE102019127997.6A 2018-10-31 2019-10-17 Verfahren zum herstellen von halbleitervorrichtungen mit gate-trenn-plugs und halbleitervorrichtungen Active DE102019127997B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862753888P 2018-10-31 2018-10-31
US62/753,888 2018-10-31
US16/601,721 US11069791B2 (en) 2018-10-31 2019-10-15 Method of manufacturing semiconductor devices and semiconductor devices
US16/601,721 2019-10-15

Publications (2)

Publication Number Publication Date
DE102019127997A1 true DE102019127997A1 (de) 2020-04-30
DE102019127997B4 DE102019127997B4 (de) 2023-06-01

Family

ID=70325442

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019127997.6A Active DE102019127997B4 (de) 2018-10-31 2019-10-17 Verfahren zum herstellen von halbleitervorrichtungen mit gate-trenn-plugs und halbleitervorrichtungen

Country Status (5)

Country Link
US (3) US11069791B2 (de)
KR (1) KR102290155B1 (de)
CN (1) CN111128888B (de)
DE (1) DE102019127997B4 (de)
TW (1) TWI753315B (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI774318B (zh) * 2020-05-22 2022-08-11 台灣積體電路製造股份有限公司 製造半導體元件的方法與半導體元件
US11646232B2 (en) 2020-05-22 2023-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor devices and semiconductor device
KR20220077737A (ko) 2020-12-02 2022-06-09 삼성전자주식회사 집적회로 소자
US20220392896A1 (en) * 2021-06-07 2022-12-08 Intel Corporation Integrated circuit structures with backside gate cut or trench contact cut

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8652932B2 (en) * 2012-04-17 2014-02-18 International Business Machines Corporation Semiconductor devices having fin structures, and methods of forming semiconductor devices having fin structures
US9076870B2 (en) 2013-02-21 2015-07-07 United Microelectronics Corp. Method for forming fin-shaped structure
US9472651B2 (en) 2013-09-04 2016-10-18 Globalfoundries Inc. Spacerless fin device with reduced parasitic resistance and capacitance and method to fabricate same
US9515166B2 (en) 2014-04-10 2016-12-06 Applied Materials, Inc. Selective atomic layer deposition process utilizing patterned self assembled monolayers for 3D structure semiconductor applications
US9490176B2 (en) 2014-10-17 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET isolation
KR102290793B1 (ko) 2014-12-18 2021-08-19 삼성전자주식회사 반도체 장치, 반도체 장치의 패턴 형성 방법 및 반도체 장치의 제조 방법
US9881830B2 (en) 2015-01-06 2018-01-30 Globalfoundries Inc. Electrically insulated fin structure(s) with alternative channel materials and fabrication methods
US9929242B2 (en) 2015-01-12 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN105789306B (zh) * 2015-01-12 2020-12-08 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US10269802B2 (en) 2015-05-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR101785803B1 (ko) 2015-05-29 2017-10-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 구조체의 형성 방법
US9553090B2 (en) 2015-05-29 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9659930B1 (en) 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10490552B2 (en) 2015-12-29 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device having flat-top epitaxial features and method of making the same
US9917085B2 (en) 2016-05-31 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate isolation structure and method forming same
US10083961B2 (en) 2016-09-07 2018-09-25 International Business Machines Corporation Gate cut with integrated etch stop layer
US10937783B2 (en) * 2016-11-29 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10177041B2 (en) 2017-03-10 2019-01-08 Globalfoundries Inc. Fin-type field effect transistors (FINFETS) with replacement metal gates and methods
US10038079B1 (en) * 2017-04-07 2018-07-31 Taiwan Semicondutor Manufacturing Co., Ltd Semiconductor device and manufacturing method thereof
US10236213B1 (en) 2018-03-12 2019-03-19 Globalfoundries Inc. Gate cut structure with liner spacer and related method

Also Published As

Publication number Publication date
US11069791B2 (en) 2021-07-20
CN111128888A (zh) 2020-05-08
TWI753315B (zh) 2022-01-21
TW202029408A (zh) 2020-08-01
KR20200050391A (ko) 2020-05-11
US20200135891A1 (en) 2020-04-30
US20210351282A1 (en) 2021-11-11
DE102019127997B4 (de) 2023-06-01
US20230307522A1 (en) 2023-09-28
US11621343B2 (en) 2023-04-04
CN111128888B (zh) 2023-01-06
KR102290155B1 (ko) 2021-08-19

Similar Documents

Publication Publication Date Title
DE102016115984B4 (de) Halbleiter-Bauelement und Verfahren zu dessen Herstellung
DE102017103419B4 (de) Halbleitervorrichtung mit getrennter source-drain-struktur und zugehöriges herstellungsverfahren
DE102016114705B4 (de) Ätzstoppschicht für Halbleiter-Bauelemente
DE102015112267B4 (de) Verfahren und struktur für finfet
DE102019127997B4 (de) Verfahren zum herstellen von halbleitervorrichtungen mit gate-trenn-plugs und halbleitervorrichtungen
DE102019106654A1 (de) Integrierte Schaltkreise mit vergrabenen Verbindungsleitern
DE102019116606B4 (de) Multi-gate-vorrichtung und zugehörige verfahren
DE102017117971B4 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements
DE102016115983A1 (de) Halbleiterstruktur und Herstellungsverfahren
DE102017118199A1 (de) Finfet-vorrichtung und ausbildungsverfahren
DE102017114981A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung
DE102019132233A1 (de) Verfahren zur herstellung von halbleiter-bauelementen und halbleiter-bauelemente
DE102019126565B4 (de) Mehrfachgatevorrichtung und zugehörige verfahren
DE102015100165A1 (de) Verfahren und struktur für finfet-isolierung
DE102015108690A1 (de) Halbleitervorrichtung, die gratstrukturen umfasst, und herstellungsverfahren
DE102015108837B4 (de) Verfahren zur Herstellung eines FinFET und FinFET-Struktur
DE102016100049A1 (de) Verfahren und Struktur für Halbleitermid-End-Of-Line- (MEOL) -Prozess
DE102016114869A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102017113681A1 (de) Halbleiter-bauelement mit luft-abstandshalter
DE102021001414A1 (de) Verfahren zum herstellen von halbleitervorrichtungen und halbleitervorrichtungen
DE102019124526A1 (de) Halbleitervorrichtung und verfahren
DE102017123948B4 (de) Umschlossene epitaxiale struktur und verfahren
DE102020130964A1 (de) Vertikal ausgerichteter komplementärer transistor
DE102020115422A1 (de) Verfahren zur Herstellung von Halbleitervorrichtungen und Halbleitervorrichtungen
DE102017124779A1 (de) Halbleitervorrichtung und ihr Herstellungsverfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final