CN111128888A - 制造半导体器件的方法和半导体器件 - Google Patents

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Abstract

一种制造半导体器件的方法，在半导体衬底上方形成多个鳍结构。鳍结构沿着第一方向延伸并且在与第一方向交叉的第二方向上布置。在鳍结构上方形成在第二方向上延伸的多个牺牲栅极结构。在相邻的牺牲栅极结构之间的多个鳍结构上方形成层间介电层。通过沿着第二方向形成栅极端部间隔，将牺牲栅极结构切割成多个牺牲栅极结构。通过用两种或多种介电材料填充栅极端部间隔来形成栅极分隔插塞。两种或多种介电材料包括第一层和形成在第一层上的第二层，并且第二层的介电常数小于第一层的介电常数。本发明的实施例还涉及半导体器件。

Description

制造半导体器件的方法和半导体器件
技术领域
本发明的实施例涉及制造半导体器件的方法和半导体器件。
背景技术
在目前的技术中，执行栅极端部切割并且用氮化硅重新填充切割空间会引起非本征电容的增加，因为Si3N4具有较大的介电常数。此外，在伪栅极去除之前的端部切割工艺限制了伪多晶硅/氧化物去除以及界面层(IL)、高k电介质(HK)、金属栅极(MG)重新填充窗口。
发明内容
本发明的实施例提供了一种制造半导体器件的方法，包括：在半导体衬底上方形成多个鳍结构，所述多个鳍结构沿着第一方向延伸并且在与所述第一方向交叉的第二方向上布置；在所述鳍结构上方形成多个牺牲栅极结构，所述多个牺牲栅极结构在所述第二方向上延伸；在相邻的牺牲栅极结构之间的所述多个鳍结构上方形成层间介电层；通过沿着所述第二方向形成栅极端部间隔，将所述牺牲栅极结构切割成多个牺牲栅极结构；以及通过用两种或多种介电材料填充所述栅极端部间隔，形成栅极分隔插塞，其中，所述两种或多种介电材料包括第一层和形成在所述第一层上的第二层，并且所述第二层的介电常数小于所述第一层的介电常数。
本发明的另一实施例提供了一种制造半导体器件的方法，包括：在半导体衬底上方形成多个鳍结构，所述多个鳍结构沿着第一方向延伸并且在与所述第一方向交叉的第二方向上布置；在所述鳍结构上方形成多个牺牲栅极结构，所述多个牺牲栅极结构在所述第二方向上延伸；在相邻的牺牲栅极结构之间的所述多个鳍结构上方形成层间介电层；去除所述多个牺牲栅极结构以形成栅极间隔；在所述栅极间隔中形成金属栅极结构；通过沿着所述第二方向形成栅极端部间隔，将所述金属栅极结构切割成多个金属栅极结构；以及通过用两种或多种介电材料填充所述栅极端部间隔，形成栅极分隔插塞，其中，所述两种或多种介电材料包括第一层和形成在所述第一层上的第二层，并且所述第二层的介电常数小于所述第一层的介电常数。
本发明的又一实施例提供了一种半导体器件，包括：第一鳍式场效应晶体管(FinFET)，包括在第一方向上延伸的第一鳍结构以及第一栅极结构，所述第一栅极结构包括形成在所述第一鳍结构上方的第一栅极介电层和形成在所述第一栅极介电层上方的第一栅电极层，并且在垂直于所述第一方向的第二方向上延伸；第二鳍式场效应晶体管，包括在所述第一方向上延伸的第二鳍结构以及第二栅极结构，所述第二栅极结构包括形成在所述第二鳍结构上方的第二栅极介电层和形成在所述第二栅极介电层上方的第二栅电极层，并且在所述第二方向上延伸；以及侧壁间隔件，在所述第二方向上延伸，所述第一栅极结构和所述第二栅极结构设置在所述侧壁间隔件之间，其中：所述第一栅极结构和所述第二栅极结构沿着所述第二方向对准，并且通过由绝缘材料制成的分隔插塞分隔开，所述分隔插塞包括第一层和形成在所述第一层上的第二层，并且所述第二层的介电常数小于所述第一层的介电常数。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B是根据本发明的实施例的制造半导体器件的顺序步骤的示意图。图1A是等距视图，并且图1B是截面图。
图2A、图2B和图2C是根据本发明的实施例的制造半导体器件的顺序步骤的示意图。图2A是等距视图，并且图2B和图2C是截面图。
图3A和图3B是根据本发明的实施例的制造半导体器件的顺序步骤的示意图。图3A是等距视图，并且图3B是截面图。
图4A和图4B是根据本发明的实施例的制造半导体器件的顺序步骤的示意图。图4A是等距视图，并且图4B是截面图。
图5A、图5B、图5C和图5D是根据本发明的实施例的制造半导体器件的顺序步骤的示意图。图5A是等距视图，并且图5B是截面图。图5C和图5D是详细的截面图。
图6A、图6B和图6C是根据本发明的实施例的制造半导体器件的顺序步骤的示意图。图6A是等距视图，并且图6B是截面图。图6C是详细的截面图。
图7A、图7B、图7C、图7D和图7E是根据本发明的实施例的制造半导体器件的顺序步骤的示意图。图7A是等距视图，并且图7B是截面图。图7C至图7E是详细的截面图。
图7F、图7G和图7H是根据本发明实施例的半导体器件的详细截面图。
图8A和图8B是根据本发明的另一实施例的制造半导体器件的顺序步骤的示意图。图8A是等距视图，并且图8B是截面图。
图9A和图9B是根据本发明的另一实施例的制造半导体器件的顺序步骤的示意图。图9A是等距视图，并且图9B是截面图。
图10A和图10B是根据本发明的另一实施例的制造半导体器件的顺序步骤的示意图。图10A是等距视图，并且图10B是截面图。
图11A和图11B是根据本发明的另一实施例的制造半导体器件的顺序步骤的示意图。图11A是等距视图，并且图11B是截面图。
图12A和图12B是根据本发明的另一实施例的制造半导体器件的顺序步骤的示意图。图12A是等距视图，并且图12B是截面图。
图13A和图13B是根据本发明的另一实施例的制造半导体器件的顺序步骤的示意图。图13A是等距视图，并且图13B是截面图。
图14A、图14B、图14C、图14D、图14E、图14F和图14G是根据本发明的另一实施例的制造半导体器件的顺序步骤的示意图。图14A是等距视图，并且图14B、图14C和图14E是截面图。图14D是详细的截面图。
图14F和图14G是其他实施例的截面图。
图15、图16、图17和图18是根据本发明的另一实施例的制造半导体器件的顺序步骤的示意图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明在各个示例中可以重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。另外，术语“由……制成”可以表示“包括”或“由……组成”。在本发明中，除非另有说明，短语“A、B和C中的一个”表示“A、B和/或C”(A、B、C、A和B、A和C、B和C、或A、B和C)，并且不表示来自A的一个元件、来自B的一个元件和来自C的一个元件。
公开的实施例涉及一种半导体器件，具体地，涉及互补金属氧化物半导体场效应晶体管(CMOS FET)，例如鳍式场效应晶体管(FinFET)及其制造方法。诸如本文公开的那些的实施例通常不仅适用于FinFET，而且还适用于平面FET、双栅极FET、环绕栅FET、Ω栅FET或全环栅(GAA)FET和/或纳米线FET或具有三维沟道结构的任何合适的器件。在本发明的一些实施例中，金属栅极通过栅极分隔插塞沿其延伸方向分离。
在本发明的实施例中，栅极分隔插塞(也称为端部切割隔离层/材料)包括介电常数比Si3N4低的一层或多层材料，诸如SiO2、碳掺杂的Si3N4(c-Si3N4)、多孔低k材料、SiCN、SiOC、SiOCN或有机材料。在本发明的一些实施例中，栅极分隔插塞是由SiO2、SiOCN、SiOC或多孔低k材料之一制成的单层。在其他实施例中，栅极分隔插塞是双层的，诸如SiO2上的SiOCN、多孔低k材料之上或之下的SiOCN。在其他实施例中，栅极分隔插塞是三层结构，诸如SiO2上的SiOCN上的SiO2、SiO2上的多孔低k材料上的SiO2、SiO2上的SiOCN上的多孔低k或SiO2上的多孔低k材料上的SiOCN。低k材料的介电常数通常小于二氧化硅(3.9)。多孔低k材料通常具有小于2.0的介电常数。
本发明的实施例从端部切割隔离提供了减小的单元非本征电容。仿真表明，与重新填充Si3N4的栅极分隔插塞相比，非本征电容减小了1.3-1.5％。因此，期望电路/芯片性能的提高。
在一些实施例中，在伪栅极去除之前的端部切割中，第一二氧化硅插入层有助于扩大伪多晶硅/氧化物去除步骤的工艺窗口。
图1A至图7E示出了根据本发明实施例的半导体器件的顺序制造操作的各个阶段。应该理解的是，可以在图1A至图7E的操作之前、期间和之后提供附加操作，并且对于方法的附加实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。
图1A和图1B是根据本发明的实施例的制造半导体器件的顺序步骤的示意图。图1A是等距视图，并且图1B是截面图。
图1A和图1B示出了在设置在衬底10上方的鳍结构20上方形成具有栅极侧壁间隔件45的伪栅极结构40之后的结构。为了制造鳍结构20，通过例如热氧化工艺和/或化学气相沉积(CVD)工艺，在衬底10(例如，半导体晶圆)上方形成掩模层。衬底例如是p型硅衬底，杂质浓度在约1×1015cm-3至约5×1015cm-3的范围内。在其他实施例中，衬底是n型硅衬底，杂质浓度在约1×1015cm-3至约5×1015cm-3范围内。可选地，衬底10可以包括另一种元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。在一些实施例中，衬底的一部分包括具有与衬底10不同的晶格常数的外延半导体层。在一些实施例中，衬底10由Si制成，并且外延半导体层由SiGe制成。在一些实施例中，外延半导体层形成在衬底10中形成的沟槽或凹槽中，并且外延半导体层的上表面和Si衬底的上表面是共面的。
通过使用一种或多种光刻和蚀刻操作，将具有外延层的衬底10图案化为鳍结构。在本发明的一些实施例中，通过使用一种或多种光刻工艺(包括双重图案化或多重图案化工艺)的图案化来形成鳍结构20。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，从而允许创建例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺对牺牲层进行图案化。在本发明的一些实施例中，光刻方法包括紫外(UV)光刻、深紫外(DUV)光刻和极紫外(EUV)光刻。
在一些实施例中，鳍结构20包括用于n型FET的n型鳍结构20N和用于p型FET的p型鳍结构20P。在一些实施例中，n型鳍结构20N由与衬底10相同的材料(例如，Si)制成，并且p型鳍结构20P由与衬底10不同的材料(例如，Si1-xGex，其中，在一些实施例中，0.2＜x＜0.6)制成。在一些实施例中，在鳍结构20的两侧上形成一个或多个伪鳍结构(未示出)，以提高图案化操作中的图案保真度。
在形成鳍结构20之后，在衬底10上方形成包括一层或多层绝缘材料的绝缘材料层，使得鳍结构20完全嵌入在绝缘材料层中。用于隔离绝缘层30的绝缘材料由例如通过LPCVD(低压化学气相沉积)、等离子CVD或可流动CVD形成的二氧化硅制成。在可流动CVD中，沉积可流动的介电材料而不是氧化硅。顾名思义，可流动的介电材料可以在沉积期间“流动”，以填充高纵横比的间隙或空间。通常，将各种化学物质添加到含硅的前体中以允许沉积的膜流动。在一些实施例中，添加氢氮键。可流动的电介质前体，特别是可流动的氧化硅前体的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动的氧化硅材料是在多个操作工艺中形成的。在沉积可流动膜之后，将可流动膜固化，然后退火以去除不期望的元素以形成氧化硅。当去除不需要的元素时，可流动膜致密化和收缩。在一些实施例中，进行多次退火工艺。将该可流动膜固化并退火多于一次。隔离绝缘层30可以是SOG、SiO、SiON、SiOCN或掺氟硅酸盐玻璃(FSG)。隔离绝缘层30可以掺杂有硼和/或磷。然后，执行诸如化学机械抛光(CMP)方法和/或回蚀刻方法的平坦化操作，使得鳍结构20的上表面从绝缘材料层暴露。在一些实施例中，在形成绝缘材料层之前，在鳍结构20上方形成鳍衬垫层15。鳍衬垫层15包括氮化硅、氧化硅、SiON、SiOCN、氧化铝、AlOC或任何其他合适的绝缘材料的一层或多层。然后，使绝缘材料层凹进以形成隔离绝缘层(也称为浅沟槽隔离(STI))，从而暴露鳍结构20的上部。在使绝缘材料层凹进期间或之后，去除形成在鳍结构20的上部上的鳍衬垫层15。
在形成隔离绝缘层30之后，在鳍结构的上部(沟道区域20N和20P)和隔离绝缘层30的上表面上形成牺牲栅极介电层42。牺牲栅极介电层42包括一层或多层绝缘材料。在一些实施例中，使用SiO2。在一个实施例中，通过包括低压CVD(LPCVD)和等离子体增强CVD(PECVD)的化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其他合适的工艺来形成氧化硅。在本发明的一些实施例中，牺牲栅极介电层42的厚度在约1nm至约5nm的范围内。此外，在牺牲栅极介电层42上方形成牺牲栅电极层44，然后在牺牲栅电极层44上方形成第一和第二硬掩模层46和48。在一些实施例中，牺牲栅电极层44由多晶硅或非晶硅制成。
然后，通过使用一个或多个光刻和蚀刻操作，对牺牲栅电极层(多晶硅层)进行图案化，以获得如图1A和图1B所示的牺牲栅极结构40。如图1A和图1B所示，在图案化多晶硅层之后，在牺牲栅极结构40的两个侧面上形成栅极侧壁间隔件45。栅极侧壁间隔件45由基于氧化硅或氮化硅的材料(诸如氧化硅、SiN、SiCN、SiON或SiOCN)或基于铝的绝缘材料的一层或多层制成。在一个实施例中，使用多层。在一些实施例中，栅极侧壁间隔件45具有约2nm至约8nm的厚度。
图2A至图2C是根据本发明的实施例的制造半导体器件的顺序步骤的示意图。图2A是等距视图，并且图2B是切割牺牲栅极结构40的截面图，并且图2C是切割源极/漏极区域的截面图。
在形成具有栅极侧壁间隔件45的牺牲栅极结构40之后，在鳍结构的源极/漏极区域上方形成一个或多个源极/漏极外延层35N和35P。在一些实施例中，源极/漏极外延层35N、35P分别在鳍结构20N、20P上方单独地形成，而不合并相邻的源极/漏极外延层。在其他实施例中，相邻的源极/漏极外延层35N(和/或35P)合并以形成合并的外延层。
对于n型和p型FinFET，用于源极/漏极外延层的材料可以不同，使得一种类型的材料用于n型FinFET以在沟道区域中施加拉伸应力，并且勇于p型FinFET的另一种材料施加压缩应力。例如，SiP或SiC可以用于形成外延层35N，并且SiGe或Ge可以用于形成外延层35P。在一些实施例中，在用于p型FinFET的源极/漏极外延层35P中掺杂硼(B)。可以使用其他材料。在一些实施例中，源极/漏极外延层包括具有不同组成和/或不同掺杂剂浓度的两个或多个外延层。源极/漏极外延层可以通过CVD、ALD、分子束外延(MBE)或任何其他合适的方法形成。
在一些实施例中，使鳍结构20的源极/漏极区域向下凹进到隔离绝缘层30的上表面下方，然后在凹进的鳍结构上形成外延层。
在形成源极/漏极外延层35N、35P之后，形成第一层间介电(ILD)层50。在一些实施例中，在形成第一ILD层50之前，在源极/漏极外延层和栅极侧壁间隔件45上方形成蚀刻停止层(ESL)。ESL由氮化硅或基于氮化硅的材料(例如，SiON、SiCN或SiOCN)制成。用于第一ILD层50的材料包括包含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于第一ILD层50。在一些实施例中，如图2A和图2B所示，在形成第一ILD层50之后，执行平坦化操作，诸如回蚀刻工艺和/或化学机械抛光(CMP)工艺，以暴露牺牲栅电极层44的上表面。
图3A和图3B是根据本发明的实施例的制造半导体器件的顺序步骤的示意图。图3A是等距视图，并且图3B是切割牺牲栅电极层44的截面图。
如图3A和图3B所示，在牺牲栅电极层44和第一ILD层50上方形成一个或多个硬掩模层。在一些实施例中，硬掩模层包括由彼此不同的材料制成的第一硬掩模层52和第二硬掩模层54。在一些实施例中，第一硬掩模层52由氧化硅制成，并且第二硬掩模层54由氮化硅或SiON制成。
图4A和图4B是根据本发明的实施例的制造半导体器件的顺序步骤的示意图。图4A是等距视图，并且图4B是切割牺牲栅电极层44的截面图。
在X方向上延伸的牺牲栅极结构通过端部切割工艺被切割成多个牺牲栅极结构。端部切割工艺包括一个或多个光刻和蚀刻操作。通过端部切割工艺，形成一个或多个栅极端部间隔49，如图4A和图4B所示。在一些实施例中，牺牲栅极介电层42保留在栅极端部间隔49的底部。在其他实施例中，牺牲栅极介电层42被从栅极端部间隔49中完全去除，并保留在牺牲栅极电极层44和栅极侧壁间隔件45的下方。
在一些实施例中，具有开口的光刻胶层形成在硬掩模层上方。在一些实施例中，至少一个开口位于两个或多个牺牲栅电极层44上方。通过使用光刻胶层作为蚀刻掩模，对硬掩模层进行图案化，然后通过使用一个或多个图案化的硬掩模层对牺牲栅电极层44进行图案化。
图5A至图5D是根据本发明的实施例的制造半导体器件的顺序步骤的示意图。图5A是等距视图，并且图5B是切割牺牲栅电极层44的截面图。图5C和图5D是详细的截面图。图5C是在X方向上切割牺牲栅电极层44的截面图，并且图5D是在Y方向上切割分隔插塞60的截面图。
在通过端部切割工艺形成栅极端部间隔49之后，用一种或多种介电材料填充栅极端部间隔49，然后执行CMP操作以形成如图5A和图5B所示的栅极分隔插塞60。
栅极分隔插塞由介电常数比氮化硅低的介电材料制成，从而获得较低的非本征电容。
在一些实施例中，栅极分隔插塞包括具有较低介电常数的一层或多层材料，诸如SiO2、多孔低k材料、SiCN、SiOC、SiOCN或有机材料。在一些实施例中，栅极分隔插塞60是由SiO2、SiOCN、SiOC或多孔低k材料之一制成的单层。在其他实施例中，栅极分隔插塞60包括第一层62和第二层64。在一些实施例中，第一层62由介电常数比第二层64高的介电材料制成。第一层62的厚度小于第二层64的厚度。在一些实施例中，取决于栅极端部间隔49的尺寸，第一层62的厚度在约0.5nm至约2nm的范围内。在一些实施例中，取决于栅极端部间隔49的尺寸，第二层64的厚度在约1nm至约5nm的范围内。在一些实施例中，第一层62由SiO2制成，并且第二层64由SiOC、SiCN、SiOCN或多孔低k材料之一制成。在其他实施例中，第一层62由SiOCN制成，并且第二层64由SiOC、SiCN或多孔低k材料之一制成。在其他实施例中，栅极分隔插塞60包括三层。在一些实施例中，栅极分隔插塞60是SiO2上SiOCN上SiO2、SiO2上多孔低k材料上SiO2、SiO2上SiOCN上多孔低k材料或SiO2上多孔低k材料上SiOCN的三层。在一些实施例中，取决于栅极端部间隔49的尺寸，三层的每一层的厚度在约0.5nm至约3nm的范围内。
在一些实施例中，如图5C所示，在栅极端部间隔49中的牺牲栅极介电层42上形成第一层62，并且在第一层62上形成第二层64。在一些实施例中，如图5D所示，在牺牲栅极介电层42上形成第一层62，该牺牲栅极介电层42延伸到栅极侧壁间隔件45的底部中。换句话说，一个介电层42设置在栅极侧壁间隔件45和隔离绝缘层30之间，并且两个介电层42和62设置在第二层64和隔离绝缘层30之间(不同数量的介电层)。
图6A至图6C是根据本发明的实施例的制造半导体器件的顺序步骤的示意图。图6A是等距视图，图6B是截面图，并且图6C是详细的截面图。
随后通过一种或多种适当的蚀刻操作去除牺牲栅极结构40以形成栅极间隔65。当牺牲栅极电极层44是多晶硅时，可以使用湿蚀刻剂，诸如四甲基氢氧化铵(TMAH)溶液，以选择性地去除牺牲栅电极层44。此外，如图6A和图6B所示，此后使用等离子干蚀刻和/或湿蚀刻去除牺牲栅极介电层42，从而暴露鳍结构20N、0P的上部。
当栅极分隔插塞60的第一层62由与牺牲栅极介电层42相同或相似的材料制成时，在去除牺牲栅极介电层时也去除第一层62。当栅极分隔插塞60的第一层62由与牺牲栅极介电层42不同的材料制成时，执行附加蚀刻操作以去除第一层62。通过去除第一层62，可以将X方向上的栅极间隔65扩大第一层62的厚度。当栅极间隔65较大时，更容易在栅极替换工艺中在栅极间隔中填充栅极介电层和用于栅电极的一个或多个导电层。
在一些实施例中，如图6C所示，设置在栅极分隔插塞60的第二层64下方的第一层62和牺牲栅极介电层42被部分地去除并且因此横向凹进。在一些实施例中，从第二层64的底部边缘的横向蚀刻(凹进)量E1在约0.5nm至约2nm的范围内。在一些实施例中，第一层62的凹进量E1大于或小于(不同于)牺牲栅极介电层42的凹进量E1。
图7A至图7E是根据本发明的实施例的制造半导体器件的顺序步骤的示意图。图7A是等距视图，并且图7B是截面图。图7C至图7E是详细的截面图。
在暴露鳍结构20的上部之后，形成用于n型FET的金属栅极结构80N和用于p型FET的金属栅极结构80P。如图7A至图7C所示，在栅极间隔65中，在暴露的鳍结构(沟道层)20N、20P上形成包括界面层81和高k栅极介电层82的栅极介电层。在一些实施例中，界面层81是化学形成的氧化硅。可以使用去离子水+臭氧(DIO3)、NH4OH+H2O2+H2O(APM)或其他方法形成化学氧化硅。高k栅极介电层82包括一层或多层HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的k介电材料。高k栅极介电层82可以通过CVD、ALD或任何合适的方法形成。在一个实施例中，高k栅极介电层82使用诸如ALD的高度共形沉积工艺形成，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一些实施例中，高k栅极介电层82的厚度在约1nm至约10nm的范围内。如图7C所示，在一些实施例中，高k栅极介电层82形成在隔离绝缘层30的上表面和栅极分隔插塞60的第二层64的侧壁上。在一些实施例中，高k栅极介电层82在第二层64的底部拐角下方或底部拐角处与第一层62和牺牲栅极介电层42接触。
另外，在高k栅极介电层82上方形成一个或多个导电材料层。在一些实施例中，在栅极介电层82上方形成一个或多个功函调整层84N、84P，并且在功函调整层上方形成主金属层86N、86P。在一些实施例中，用于n型FET的n型功函调整层84N包括使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种。在一些实施例中，用于p型FET的p型功函调整层84P包括TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种。在一些实施例中，在p型沟道区域20P上方也形成n型功函调整层84N的一个或多个层，在n型沟道区域20N上方没有形成p型功函调整层。在其他实施例中，在n型沟道区20N上方也形成p型功函调整层84P的一层或多层，并且在p型沟道区20P上方没有形成n型功函调整层。
在一些实施例中，主金属层86N、86P包括选自由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr组成的组的金属材料。在一些实施例中，主金属层包括选自由TiN、WN、TaN和Ru组成的组的金属。可以使用金属合金，诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta，和/或可以使用金属氮化物，诸如WNx、TiNx、MoNx、TaNx和TaSixNy。在一些实施例中，用于n型FET的主金属层86N和用于p型FET的主金属层86P由相同的材料制成。可以使用诸如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、镀或它们的组合的适当工艺来形成功函调整层和主金属层。
如图7D所示，类似于图5D，在图7D中在Y方向上切割栅极分隔插塞60，在牺牲栅极介电层42上形成第一层62，该牺牲栅极介电层42延伸到栅极侧壁间隔件45的底部。换句话说，一个牺牲栅极介电层42设置在栅极侧壁间隔件45和隔离绝缘层30之间，并且两个牺牲栅极介电层42和62设置在第二层64和隔离绝缘层30之间(不同数量的介电层)。在一些实施例中，如图7E所示，在Y方向上切割栅电极，牺牲栅极介电层42设置在栅极侧壁间隔件45下方，并且高k栅极介电层82与牺牲栅极介电层42和栅极侧壁间隔件45接触。
图7F至图7H示出了栅极分隔插塞的各种结构。在图7F中，单个介电层用作栅极分隔插塞60。在图7G中，栅极分隔插塞60由两层62和64制成。在图7H中，栅极分隔插塞60由三层62、64和66制成。
在形成栅电极之后，执行进一步的CMOS工艺以形成各种部件，诸如附加的层间介电层、接触件/过孔、互连金属层和钝化层等。
图8A至图14E示出了根据本发明的另一实施例的半导体器件的顺序制造操作的各个阶段。应该理解的是，可以在图8A至图14E的操作之前、期间和之后提供附加操作，并且对于方法的附加实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用参照图1A至图7E描述的材料、配置、尺寸、工艺、方法和/或操作，并且可以省略其详细描述。
图8A和图8B与图1A和图1B基本相同，并且图9A和图9B与图2A和图2B基本相同。
图10A和图10B是根据本发明的另一实施例的制造半导体器件的顺序步骤的示意图。图10A是等距视图，并且图10B是截面图。
随后，通过一个或多个适当的蚀刻操作去除牺牲栅极结构40，以形成栅极间隔65，类似于关于图6A和图6B说明的操作。如图10A和图10B所示，鳍结构20N、20P的上部在栅极间隔65中暴露。
图11A和图11B是根据本发明的另一实施例的制造半导体器件的顺序步骤的示意图。图11A是立体图，图11A是等距视图，并且图11B是截面图。
类似于关于图7A和图7B说明的操作，在暴露鳍结构20的上部之后，在栅极间隔65中，在暴露的鳍结构(沟道层)20N、20P上形成包括界面层81和高k栅极介电层82的栅极介电层。此外，在栅极介电层82上方形成一个或多个功函调整层84N、84P，并且在功函调整层上方形成主金属层86N、86P。
图12A和图12B是根据本发明的另一实施例的制造半导体器件的顺序步骤的示意图。图12A是等距视图，并且图12B是截面图。
类似于关于图3A和图3B说明的操作，在栅电极80N、80P和第一ILD层50上方形成一个或多个硬掩模层。在一些实施例中，硬掩模层包括由彼此不同的材料制成的第一硬掩模层90和第二硬掩模层95。在一些实施例中，第一硬掩模层90由氧化硅制成，并且第二硬掩模层95由氮化硅或SiON制成。
图13A和图13B是根据本发明的实施例的制造半导体器件的顺序步骤的示意图。图13A是等距视图，并且图13B是切割栅电极的截面图。
通过端部切割工艺将在X方向上延伸的金属栅极结构切割成多个金属栅极结构。端部切割工艺包括一个或多个光刻和蚀刻操作。通过端部切割工艺，形成一个或多个栅极端部间隔98，如图13A和图13B所示。在一些实施例中，栅极端部间隔98延伸到隔离绝缘层30中。在一些实施例中，栅极间隔98到达鳍衬垫层15。在一些实施例中，鳍衬垫层15保留在栅极端部间隔98的底部。在其他实施例中，从栅极端部间隔98中完全去除鳍衬垫层15。在其他实施例中，隔离绝缘层30的一部分保留在栅极端部间隔98的底部。
在一些实施例中，在硬掩模层上方形成具有开口的光刻胶层。在一些实施例中，至少一个开口位于两个或多个金属栅电极层上方。通过使用光刻胶层作为蚀刻掩模，对第二硬掩模层95进行图案化，然后对第一硬掩模层90进行图案化。在去除第二硬掩模层95之后，通过使用图案化的第一硬掩模层90来图案化金属栅电极层。
此外，如图13A和图13B所示，在栅极间隔98和第一硬掩模90的顶部共形地形成栅极分隔插塞100的第一层102(参见图13A和图13B)。
图14A至图14E是根据本发明的实施例的制造半导体器件的顺序步骤的示意图。图14A是等距视图，并且图14B和图14C是切割金属栅电极的截面图。图14E是切割第一ILD层50的截面图。
如图14A至图14E所示，在形成第一层102之后，在第一层102上方形成用于第二层104的一个或多个介电层，然后执行CMP操作以形成栅极分隔插塞100。如图14A至图14E所示，栅极分隔插塞100从金属栅极的顶部延伸至衬底10。在一些实施例中，栅极分隔插塞100与鳍衬垫层15接触。在一些实施例中，栅极分隔插塞100与衬底10接触。在其他实施例中，栅极分隔插塞100的底部通过隔离绝缘层30的一部分与鳍衬垫层15分隔开。
如图14D所示，在一些实施例中，主体金属层86N(86P)与栅极分隔插塞100的第一层102直接接触。在一些实施例中，第一层102与第二层104和鳍衬垫层15接触并设置在第二层104与鳍衬垫层15之间。第一层102将第二层104与金属栅极分隔开。如图14E所示，第一层102与第一ILD层50接触。栅极分隔插塞100(102、104)的配置(例如，材料)与栅极分隔插塞60(62、64)相同或相似。
图14F和图14G示出了栅极分隔插塞100的其他配置。在一些实施例中，栅极分隔插塞100(第一层102)的底部穿透鳍衬垫层15并到达(接触)衬底10，如图14F所示。在一些实施例中，形成栅极间隔98，使得隔离绝缘层30的一部分保留在栅极间隔98的底部，如图14G所示。因此，栅极分隔插塞100(第一层102)的底部没有到达鳍衬垫层15，并且隔离绝缘层30的一部分设置在栅极分隔插塞100的底部和鳍衬垫层15之间。
图15至图18示出了根据本发明的另一实施例的半导体器件的顺序制造操作的各个阶段。应该理解的是，可以在图15至图18的操作之前、期间和之后提供附加操作，并且对于方法的附加实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用参照图1A至图14G描述的材料、配置、尺寸、工艺、方法和/或操作，并且可以省略其详细描述。
在该实施例中，在如图1A至图2B所示形成牺牲栅极结构40之后，形成类似于栅极端部间隔98的栅极端部间隔49’，以穿透隔离绝缘层30，如图15所示。在一些实施例中，栅极端部间隔49’到达衬底10。在其他实施例中，栅极端部间隔49’到达鳍衬垫层15但不到达衬底10。在其他实施例中，栅极端部间隔49‘未到达鳍衬垫层15。然后如图16所示，类似于关于图5A至图5D说明的操作，形成包括第一层62’和第二层64’的栅极分隔插塞60’。栅极分隔插塞60’的配置与栅极分隔插塞60和/或100相同或相似。
此外，如图17所示，类似于关于图6A至图6C说明的操作，去除牺牲栅极结构40，并且去除第一层62’。随后，如图18所示，类似于图7A至图7H说明的操作，形成金属栅极结构。如相对于图14D至图14G所说明的，分隔插塞100的任何底部结构可应用于分隔插塞60’。
在本发明中，因为栅极分隔插塞包括介电常数比氧化硅低的介电材料，所以可以抑制寄生电容。此外，通过去除分隔插塞(第一层)的一部分，可以增加栅极间隔的尺寸，这使得更容易在栅极间隔中形成金属栅极结构。
应当理解，本文并不一定要讨论所有优点，并且没有特定的优点是所有实施例或示例都需要的，并且其他实施例或示例可以提供不同的优点。
根据本发明的一个方面，在一种制造半导体器件的方法中，在半导体衬底上方形成多个鳍结构。多个鳍结构沿着第一方向延伸并且在与第一方向交叉的第二方向上布置。在鳍结构上方形成在第二方向上延伸的多个牺牲栅极结构。在相邻的牺牲栅极结构之间的多个鳍结构上方形成层间介电层。通过沿着第二方向形成栅极端部间隔，将牺牲栅极结构切割成多个牺牲栅极结构。通过用两种或多种介电材料填充栅极端部间隔来形成栅极分隔插塞。两种或多种介电材料包括第一层和形成在第一层上的第二层，并且第二层的介电常数小于第一层的介电常数。在前述和以下实施例中的一个或多个中，在形成栅极分隔插塞之后，去除多个牺牲栅极结构以形成栅极间隔，从栅极间隔去除第一层，并且在去除第一层之后，在栅极间隔中形成金属栅极结构。在前述和以下实施例中的一个或多个中，第一层由氧化硅制成。在前述和以下实施例中的一个或多个中，第二层是SiOC、SiOCN、SiCN或多孔材料中的一种。在前述和以下实施例中的一个或多个中，金属栅极结构与第二层接触。在前述和以下实施例中的一个或多个中，两种或多种介电材料还包括具有与第二层不同的介电常数的第三层。在前述和以下实施例中的一个或多个中，第一层、第二层和第三层依次为氧化硅、SiOCN和氧化硅；氧化硅、多孔材料和氧化硅；氧化硅、SiOCN和多孔材料；或氧化硅、多孔材料和SiOCN。在前述和以下实施例中的一个或多个中，多个牺牲栅极结构中的每个包括牺牲栅极介电层和牺牲栅电极层，在形成栅极端部间隔之后，牺牲栅极介电层保留在栅极端部间隔的底部，并且在剩余的牺牲栅极介电层上形成第一层。在前述和以下实施例中的一个或多个中，在多个鳍结构和隔离绝缘层上方形成鳍衬垫层，使得暴露多个鳍结构的上部。栅极端部间隔穿透隔离绝缘层，并且栅极分隔插塞穿透隔离绝缘层。在前述和以下实施例中的一个或多个中，栅极分隔插塞到达鳍衬垫层。在前述和以下实施例中的一个或多个中，栅极分隔插塞穿透鳍衬垫层并且到达衬底。
根据本发明的另一方面，在制造半导体器件的方法中，在半导体衬底上方形成用于n型FET的第一鳍结构和用于p型FET的第二鳍结构。所述第一鳍结构和第二鳍结构沿着第一方向延伸，并且在与所述第一方向交叉的第二方向上布置。在第二方向上延伸的牺牲栅极结构位于第一鳍结构和第二鳍结构上方。在牺牲栅极结构的相对侧面上形成栅极侧壁间隔件。在第一鳍结构的源极/漏极区域上方形成第一外延层，并且在第二鳍结构的源极/漏极区域上方形成第二外延层。在第一外延层和第二外延层上方形成层间介电层。通过将牺牲栅极结构切割成位于第一鳍结构上方的第一牺牲栅极结构和位于第二鳍结构上方的第二牺牲栅极结构来形成栅极端部间隔。通过用两种或多种介电材料填充栅极端部间隔来形成栅极分隔插塞。两种或多种介电材料包括第一层和形成在第一层上的第二层。去除第一牺牲栅极结构和第二牺牲栅极结构以形成由栅极分隔插塞分隔开的第一栅极间隔和第二栅极间隔。从第一栅极间隔和第二栅极间隔去除第一层。在去除第一层之后，在第一栅极间隔中形成第一金属栅极结构，并且在第二栅极间隔中形成第二金属栅极结构。在前述和以下实施例中的一个或多个中，第一层由氧化硅制成，并且第二层包括SiOC、SiOCN、SiCN或多孔材料的一层或多层。在前述和以下实施例中的一个或多个中，牺牲栅极结构包括牺牲栅极介电层和牺牲栅电极层，在形成栅极端部间隔之后，牺牲栅极介电层保留在栅极端部间隔的底部处，并且在剩余的牺牲栅极介电层上形成第一层。在前述和以下实施例中的一个或多个中，第一层由与牺牲栅极介电层相同的材料制成。在前述和以下实施例中的一个或多个中，当在去除第一牺牲栅极结构和第二牺牲栅极结构中去除牺牲栅极介电层时，去除第一层。在前述和以下实施例中的一个或多个中，当去除第一层时，使设置在第二层下方的第一层的一部分和牺牲栅极介电层的一部分横向凹进。在前述和以下实施例中的一个或多个中，在第一鳍结构和第二鳍结构以及隔离绝缘层上方形成鳍衬垫层，使得第一鳍结构和第二鳍结构的上部暴露。栅极端部间隔穿透隔离绝缘层，并且栅极分隔插塞穿透隔离绝缘层。在前述和以下实施例中的一个或多个中，栅极分隔插塞到达鳍衬垫层。在前述和以下实施例中的一个或多个中，栅极分隔插塞穿透鳍衬垫层并且到达衬底。
根据本发明的另一方面，在制造半导体器件的方法中，在半导体衬底上方形成多个鳍结构。多个鳍结构沿着第一方向延伸并且在与第一方向交叉的第二方向上布置。在鳍结构上方形成在第二方向上延伸的多个牺牲栅极结构。在相邻的牺牲栅极结构之间的多个鳍结构上方形成层间介电层。去除多个牺牲栅极结构以形成栅极间隔。在栅极间隔中形成金属栅极结构。通过沿着第二方向形成栅极端部间隔，将金属栅极结构切割成多个金属栅极结构。通过用两种或多种介电材料填充栅极端部间隔来形成栅极分隔插塞。两种或多种介电材料包括第一层和形成在第一层上的第二层，并且第二层的介电常数小于第一层的介电常数。在前述和以下实施例中的一个或多个中，在多个鳍结构上方形成鳍衬垫层，并且形成隔离绝缘层，使得鳍结构的上部暴露。栅极端部间隔穿透隔离绝缘层。在前述和以下实施例中的一个或多个中，栅极端部间隔到达鳍衬垫层。在前述和以下实施例中的一个或多个中，栅极端部间隔穿透鳍衬垫层并且到达衬底。在前述和以下实施例中的一个或多个中，第一层由氧化硅制成，并且第二层包括SiOC、SiOCN、SiCN或多孔材料的一层或多层。在前述和以下实施例中的一个或多个中，第一层的厚度小于第二层的厚度。
根据本发明的一个方面，一种半导体器件包括第一鳍式场效应晶体管(Fin FET)和第二鳍式场效应晶体管。第一鳍式场效应晶体管包括在第一方向上延伸的第一鳍结构和第一栅极结构。第一栅极结构包括形成在第一鳍结构上方的第一栅极介电层和形成在第一栅极介电层上方的第一栅电极层，并在垂直于第一方向的第二方向上延伸。第二鳍式场效应晶体管包括在第一方向上延伸的第二鳍结构和第二栅极结构。第二栅极结构包括形成在第二鳍结构上方的第二栅极介电层和形成在第二栅极介电层上方的第二栅电极层，并且在第二方向上延伸。半导体器件还包括在第二方向上延伸的侧壁间隔件，第一栅极结构和第二栅极结构设置在侧壁间隔件之间。第一栅极结构和第二栅极结构沿着第二方向对准，并且通过由绝缘材料制成的分隔插塞分隔开，该分隔插塞包括第一层和形成在第一层上的第二层，并且第二层的介电常数小于第一层的介电常数。在前述和以下实施例中的一个或多个中，第一层由氧化硅制成。在前述和以下实施例中的一个或多个中，第二层是SiOC、SiOCN、SiCN或多孔材料中的一种。在前述和以下实施例中的一个或多个中，第一栅极结构和第二栅极结构与第二层直接接触。在前述和以下实施例中的一个或多个中，分隔插塞还包括第三层，该第三层具有与第一层上的第二层不同的介电常数。在前述和以下实施例中的一个或多个中，第一层、第二层和第三层依次为：氧化硅、SiOCN和氧化硅；氧化硅、多孔材料和氧化硅；氧化硅、SiOCN和多孔材料；或氧化硅、多孔材料和SiOCN。在前述和以下实施例中的一个或多个中，附加绝缘材料层连续地设置在一个侧壁间隔件下方和第一层下方。在前述和以下实施例中的一个或多个中，附加绝缘材料层由与第一层相同的材料制成。在前述和以下实施例中的一个或多个中，附加绝缘材料层由与第一层不同的材料制成。在前述和以下实施例中的一个或多个中，半导体器件包括形成在第一鳍结构和第二鳍结构上方的鳍衬垫层和形成的隔离绝缘层，使得第一鳍结构和第二鳍结构的上部暴露。栅极分隔插塞穿透隔离绝缘层。在前述和以下实施例中的一个或多个中，栅极分隔插塞到达鳍衬垫层。在前述和以下实施例中的一个或多个中，栅极分隔插塞穿透鳍衬垫层并且到达衬底。
根据本发明的另一方面，一种半导体器件包括设置在衬底上方的隔离绝缘层、第一栅极结构和第二栅极结构。第一栅极结构设置在突出的一个或多个鳍结构上方，包括第一栅极介电层和形成在第一栅极介电层上方的第一栅电极层，并且在第一方向上延伸。第二栅极结构设置在一个或多个鳍结构上方，包括第二栅极介电层和形成在第二栅极介电层上方的第二栅极电极层，并且在第一方向上延伸。半导体器件还包括在第二方向上延伸的侧壁间隔件，第一栅极结构和第二栅极结构设置在侧壁间隔件之间。第一栅极结构和第二栅极结构的一个或多个鳍结构具有从隔离绝缘层突出的上部和嵌入隔离绝缘层的下部，第一栅极结构和第二栅极结构沿着第二方向排列并且通过由绝缘材料制成的分隔插塞分隔开，并且分隔插塞穿透隔离绝缘层。在前述和以下实施例中的一个或多个中，分隔插塞到达衬底。在前述和以下实施例中的一个或多个中，鳍衬垫层设置在一个或多个鳍结构的下部上，并且分隔插塞到达鳍衬垫层。在前述和以下实施例中的一个或多个中，鳍衬垫层设置在一个或多个鳍结构的下部上，并且隔离绝缘层的一部分设置在分隔插塞的底部和鳍衬垫层之间。在前述和以下实施例中的一个或多个中，分隔插塞包括第一层和形成在第一层上的第二层，并且第二层的介电常数小于第一层的介电常数。在前述和以下实施例中的一个或多个中，第一栅电极层与第一层接触。在前述和以下实施例中的一个或多个中，第一层由氧化硅制成。在前述和以下实施例中的一个或多个中，第二层是SiOC、SiOCN、SiCN或多孔材料中的一种。在前述和以下实施例中的一个或多个中，栅极分隔插塞穿透隔离绝缘层。在前述和以下实施例中的一个或多个中，栅极分隔插塞到达鳍衬垫层。在前述和以下实施例中的一个或多个中，栅极分隔插塞穿透鳍衬垫层并且到达衬底。
根据本发明的另一方面，一种半导体器件包括：设置在衬底上方的隔离绝缘层、用于n型FET的第一鳍结构和用于p型FET的第二鳍结构。所述第一鳍结构和第二鳍结构沿着第一方向延伸，并且在与所述第一方向交叉的第二方向上布置。该半导体器件还包括：第一金属栅极结构，在第一鳍结构上方在第二方向上延伸；第二金属栅极结构，在第二鳍结构上方在第二方向上延伸，并且在第二方向上与第一金属栅极结构相邻设置；栅极侧壁间隔件，连续设置在第一金属栅极结构和第二金属栅极结构的相对侧面上；设置在第一鳍结构的源极/漏极区域上方的第一外延层和设置在第二鳍结构的源极/漏极区域上方的第二外延层；层间介电层，位于第一外延层和第二外延层上方；以及栅极隔离插塞，设置在第一栅极结构和第二栅极结构之间。分隔插塞包括第一层和形成在第一层上的第二层，第二层的介电常数小于第一层的介电常数，并且第一层的厚度小于第二层的厚度。在前述和以下实施例中的一个或多个中，栅极分隔插塞的底部位于隔离绝缘层的上表面上方。在前述和以下实施例中的一个或多个中，栅极分隔插塞穿透隔离绝缘层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，包括：
在半导体衬底上方形成多个鳍结构，所述多个鳍结构沿着第一方向延伸并且在与所述第一方向交叉的第二方向上布置；
在所述鳍结构上方形成多个牺牲栅极结构，所述多个牺牲栅极结构在所述第二方向上延伸；
在相邻的牺牲栅极结构之间的所述多个鳍结构上方形成层间介电层；
通过沿着所述第二方向形成栅极端部间隔，将所述牺牲栅极结构切割成多个牺牲栅极结构；以及
通过用两种或多种介电材料填充所述栅极端部间隔，形成栅极分隔插塞，
其中，所述两种或多种介电材料包括第一层和形成在所述第一层上的第二层，并且所述第二层的介电常数小于所述第一层的介电常数。
2.根据权利要求1所述的方法，还包括，在形成所述栅极分隔插塞之后：
去除所述多个牺牲栅极结构以形成栅极间隔；
从所述栅极间隔去除所述第一层；以及
在去除所述第一层之后，在所述栅极间隔中形成金属栅极结构。
3.根据权利要求2所述的方法，其中，所述第一层由氧化硅制成。
4.根据权利要求3所述的方法，其中，所述第二层是SiOC、SiOCN、SiCN或多孔材料中的一种。
5.根据权利要求2所述的方法，其中，所述金属栅极结构与所述第二层接触。
6.根据权利要求1所述的方法，其中，所述两种或多种介电材料还包括具有与所述第二层不同的介电常数的第三层。
7.根据权利要求6所述的方法，其中，所述第一层、所述第二层和所述第三层依次为：
氧化硅、SiOCN和氧化硅；
氧化硅、多孔材料和氧化硅；
氧化硅、SiOCN和多孔材料；或
氧化硅、多孔材料和SiOCN。
8.根据权利要求1所述的方法，其中：
所述多个牺牲栅极结构中的每个包括牺牲栅极介电层和牺牲栅电极层，
在形成所述栅极端部间隔之后，所述牺牲栅极介电层保留在所述栅极端部间隔的底部，并且
在剩余的牺牲栅极介电层上形成所述第一层。
9.一种制造半导体器件的方法，包括：
在半导体衬底上方形成多个鳍结构，所述多个鳍结构沿着第一方向延伸并且在与所述第一方向交叉的第二方向上布置；
在所述鳍结构上方形成多个牺牲栅极结构，所述多个牺牲栅极结构在所述第二方向上延伸；
在相邻的牺牲栅极结构之间的所述多个鳍结构上方形成层间介电层；
去除所述多个牺牲栅极结构以形成栅极间隔；
在所述栅极间隔中形成金属栅极结构；
通过沿着所述第二方向形成栅极端部间隔，将所述金属栅极结构切割成多个金属栅极结构；以及
通过用两种或多种介电材料填充所述栅极端部间隔，形成栅极分隔插塞，
其中，所述两种或多种介电材料包括第一层和形成在所述第一层上的第二层，并且所述第二层的介电常数小于所述第一层的介电常数。
10.一种半导体器件，包括：
第一鳍式场效应晶体管(Fin FET)，包括在第一方向上延伸的第一鳍结构以及第一栅极结构，所述第一栅极结构包括形成在所述第一鳍结构上方的第一栅极介电层和形成在所述第一栅极介电层上方的第一栅电极层，并且在垂直于所述第一方向的第二方向上延伸；
第二鳍式场效应晶体管，包括在所述第一方向上延伸的第二鳍结构以及第二栅极结构，所述第二栅极结构包括形成在所述第二鳍结构上方的第二栅极介电层和形成在所述第二栅极介电层上方的第二栅电极层，并且在所述第二方向上延伸；以及
侧壁间隔件，在所述第二方向上延伸，所述第一栅极结构和所述第二栅极结构设置在所述侧壁间隔件之间，其中：
所述第一栅极结构和所述第二栅极结构沿着所述第二方向对准，并且通过由绝缘材料制成的分隔插塞分隔开，
所述分隔插塞包括第一层和形成在所述第一层上的第二层，并且
所述第二层的介电常数小于所述第一层的介电常数。
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