TWI753315B - 製造半導體裝置的方法和半導體裝置 - Google Patents

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謝文興
許一如
何炯煦
李松柏
田博仁
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Abstract

一種製造半導體裝置的方法，在半導體基板上方形成複數個鰭片結構。鰭片結構沿第一方向延伸，並且沿著與第一方向交叉的第二方向排列。在鰭片結構上方形成沿第二方向延伸的複數個犧牲閘極結構。在相鄰的犧牲閘極結構之間在複數個鰭片結構上方形成層間介電層。經由沿著第二方向形成閘極端部空間，將犧牲閘極結構切割為複數片犧牲閘極結構。經由以兩種或多種介電材料填充閘極端部空間，形成閘極分隔插塞。兩種或多種介電材料包括第一層和形成在第一層上的第二層，並且第二層的介電常數小於第一層的介電常數。

Description

製造半導體裝置的方法和半導體裝置
本揭示內容係關於在半導體裝置的製造方法中的閘極置換製程。
在當前的技術中，因為Si3N4具有較大的介電常數，因此執行閘極端部切割並用矽氮化物再填充所切割的空間會導致非固有電容(extrinsic capacitance)的增加。此外，在移除虛擬閘極之前的端部切割製程，限制了虛擬多晶矽/氧化物移除、和界面層(interfacial layer，IL)、高介電常數介電質(high-k dielectric，HK)、金屬閘極(metal gate，MG)的再填充窗口。
本揭示內容之一態樣提供了一種製造半導體裝置的方法，包含：在半導體基板上形成複數個鰭片結構，這些複數個鰭片結構沿著第一方向延伸並在與第一方向交叉的第二方向上排列；形成複數個犧牲閘極結構，其在這些鰭 片結構上方沿第二方向延伸；在相鄰的犧牲閘極結構之間的這些複數個鰭片結構上方形成層間介電層；經由形成沿著第二方向的閘極端部空間，將犧牲閘極結構切割成複數片犧牲閘極結構；以及經由以兩種或多種介電材料來填充閘極端部空間，形成閘極分隔插塞，其中所述兩種或多種介電材料包括第一層和形成在第一層的第二層，並且第二層的介電常數小於第一層的介電常數。
本揭示內容之另一態樣提供了一種製造半導體裝置的方法，包含：在半導體基板上方形成複數個鰭片結構，這些複數個鰭片結構沿著第一方向延伸並且在與第一方向交叉的第二方向上排列；在這些鰭片結構上方形成沿第二方向延伸的複數個犧牲閘極結構；在相鄰的犧牲閘極結構之間的複數個鰭片結構上方形成層間介電層；移除這些複數個犧牲閘極結構以形成閘極空間；在閘極空間中形成金屬閘極結構；經由沿著第二方向形成閘極端部空間，將金屬閘極結構切割為複數片金屬閘極結構；以及經由用兩種或多種介電材料來填充閘極端部空間，形成閘極分隔插塞，其中所述兩種或多種介電材料包括第一層和形成在第一層上的第二層，並且第二層的介電常數小於第一層的介電常數。
本揭示內容之又另一態樣提供了一種半導體裝置，包含：第一鰭式場效電晶體、第二鰭式場效電晶體、以及側壁間隔物。第一鰭式場效電晶體(Fin FET)包括第一鰭片結構其沿第一方向延伸，和第一閘極結構，此第一閘極結構包括第一閘極介電層其形成在第一鰭片上方、和第一閘極 電極層其形成在第一閘極介電層上方並且沿垂直於第一方向的第二方向延伸。第二鰭式場效電晶體其包括第二鰭片結構其沿第一方向延伸，和第二閘極結構，此第二閘極結構包括第二閘極介電層其形成在第二鰭片結構上方、和一第二閘極電極層其形成在第二閘極介電層上方並且沿第二方向延伸。側壁間隔物其沿第二方向延伸，第一閘極結構和第二閘極結構設置在這些側壁間隔物之間。其中：第一閘極結構和第二閘極結構沿著第二方向排列，並且以由一絕緣材料所製成的分隔插塞分隔，此分隔插塞包括第一層和形成在第一層上的第二層，並且第二層的介電常數小於第一層的介電常數。
10:基板
15:鰭片襯層
20:鰭片結構
20N:鰭片結構(通道區域)
20P:鰭片結構(通道區域)
30:隔離絕緣層
35N:源極/汲極磊晶層
35P:源極/汲極磊晶層
40:犧牲閘極結構
42:介電層
44:犧牲閘極電極層
45:閘極側壁間隔物
46:硬罩層
48:硬罩層
49:閘極端部空間
49':閘極端部空間
50:第一層間介電層
52:第一硬遮罩層
54:第二硬遮罩層
60:分隔插塞
60':分隔插塞
62:第一層
62':第一層
64:第二層
64':第二層
65:閘極空間
66:層
80N:閘極電極(閘極結構)
80P:閘極電極(閘極結構)
81:界面層
82:閘極介電層
84N:功函數調整層
84P:功函數調整層
86N:主要金屬層
86P:主要金屬層
90:硬遮罩層
95:硬遮罩層
98:閘極端部空間
100:分隔插塞
102:第一層
104:第二層
E1:凹陷量
本揭示內容可由以下的詳細描述，並且與所附圖式一起閱讀，得到最佳的理解。要強調的是，根據產業界的標準作法，各個特徵沒有按比例繪製，並且僅用於說明的目的。事實上，為了討論的清楚性，各個特徵的尺寸可能任意地增加或減小。
第1A圖和第1B圖是根據本揭示內容的實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第1A圖是等角視圖(isometric view)，第1B圖是截面視圖。
第2A圖、第2B圖、和第2C圖是根據本揭示內容的實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第 2A圖是等角視圖，第2B圖和第2C圖是截面視圖。
第3A圖和第3B圖是根據本揭示內容的實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第3A圖是等角視圖，第3B圖是截面視圖。
第4A圖和第4B圖是根據本揭示內容的實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第4A圖是等角視圖，第4B圖是截面視圖。
第5A圖、第5B圖、第5C圖、和第5D圖是根據本揭示內容的實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第5A圖是等角視圖，第5B圖是截面視圖。第5C圖和第5D圖是詳細的截面視圖。
第6A圖、第6B圖、和第6C圖是根據本揭示內容的實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第6A圖是等角視圖，第6B圖是截面視圖。第6C圖是詳細的截面視圖。
第7A圖、第7B圖、第7C圖、第7D圖、和第7E圖是根據本揭示內容的實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第7A圖是等角視圖，第7B圖是截面視圖。第7C圖至第7E圖是詳細的截面視圖。
第7F圖、第7G圖、和第7H圖是根據本揭示內容的實施方式的半導體裝置的詳細的截面視圖。
第8A圖和第8B圖是根據本揭示內容的另一個實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第8A圖是等角視圖，第8B圖是截面視圖。
第9A圖和第9B圖是根據本揭示內容的另一個實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第9A圖是等角視圖，第9B圖是截面視圖。
第10A圖和第10B圖是根據本揭示內容的另一個實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第10A圖是等角視圖，第10B圖是截面視圖。
第11A圖和第11B圖是根據本揭示內容的另一個實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第11A圖是等角視圖，第11B圖是截面視圖。
第12A圖和第12B圖是根據本揭示內容的另一個實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第12A圖是等角視圖，第12B圖是截面視圖。
第13A圖和第13B圖是根據本揭示內容的另一個實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第13A圖是等角視圖，第13B圖是截面視圖。
第14A圖、第14B圖、第14C圖、第14D圖、第14E圖、第14F圖、和第14G圖是根據本揭示內容的另一個實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第14A圖是等角視圖，第14B圖、第14C圖、和第14E圖是截面視圖。第14D圖是詳細的截面視圖。第14F圖和第14G圖是其他實施方式的截面視圖。
第15圖、第16圖、第17圖、和第18圖是根據本揭示內容的另一個實施方式的製造半導體裝置的一順序的步驟的示意性繪示。
以下的揭示內容提供了許多不同的實施方式或實施例，以實現所提供的主題的不同特徵。之後描述組件和配置的具體實施例，以簡化本揭示內容。當然，這些僅是實施例，並不意圖為限制性的。例如，在隨後的描述中，形成第一特徵在第二特徵上方或之上，可能包括第一和第二特徵以直接接觸而形成的實施方式，並且也可能包括附加的特徵可能形成在介於第一和第二特徵之間，因此第一和第二特徵可能不是直接接觸的實施方式。此外，本揭示內容可能在各個實施例中重複標示數字和/或字母。這樣的重複，是為了是簡化和清楚起見，重複本身並不是意指所討論的各個實施方式之間和/或配置之間的關係。
此外，為了便於描述一個元件或特徵與另一個元件或特徵之間，如圖式中所繪示的關係，在此可能使用空間上的相對用語，諸如「之下」、「下方」、「低於」、「之上」、「高於」、和類似用語。除了涵蓋圖式中繪示的方向之外，空間上的相對用語旨在涵蓋裝置在使用中或操作中的不同方向。設備可能有其他取向(旋轉90度或其他方向)，並且在此所使用的空間上的相對描述用語也可能相應地解釋。此外，用語「由…製成」可能意指「包含」或者「由…組成」任一種。在本揭示內容中，詞語「A、B、和C中的其中一者」指的是「A、B、和/或C」(A、B、C、A和B、A和C、B和C、或A、B和C)，並且不是指一個元件來自於A、 一個元件來自於B、和一個元件來自於C，除非另有說明。
揭示的實施方式係關於半導體裝置，特別是互補金屬氧化物半導體場效電晶體(CMOS FET)，例如，鰭式場效電晶體(FinFET)和其製造方法。諸如本文所揭示的實施方式通常不僅可應用於鰭式場效電晶體，並且也可應用於平面型場效電晶體(planar FET)、雙閘極場效電晶體(double-gate FET)、環繞閘極場效電晶體(surround-gate FET)、和奧米伽閘極場效電晶體(omega-gate FET)、或閘極全環(gate-all-around，GAA)場效電晶體、和/或奈米線場效電晶體(nanowire FET)、或具有三維的通道結構的任何合適的裝置。在本揭示內容的一些實施方式中，經由閘極分隔插塞，金屬閘極沿著它們的延伸方向而分隔。
在本揭示內容的實施方式中，閘極分隔插塞(也稱為端部切割隔離層/材料)包括一或多層的具有低於Si3N4的介電常數的介電材料，諸如，SiO2、碳摻雜的Si3N4(c-Si3N4)、多孔的低介電常數材料、SiCN、SiOC、SiOCN、或有機材料。在本揭示內容的一些實施方式中，閘極分隔插塞是由SiO2、SiOCN、SiOC、或多孔的低介電常數材料中的其中一者所製成的一個單層。在其他的實施方式中，閘極分隔插塞是一組雙層(bilayer)，諸如在SiO2之上的SiOCN、在多孔的低介電常數材料之上或之下的SiOCN。在其他的實施方式中，閘極分隔插塞是一組三層(trilayer)結構，諸如在SiO2上的SiOCN上的SiO2、在SiO2上的多孔的低介電常數材料上的SiO2、在SiO2上的SiOCN 上的多孔的低介電常數材料、或在SiO2上的多孔的低介電常數材料上的SiOCN。低介電常數材料的介電常數通常小於二氧化矽的介電常數(3.9)。多孔的低介電常數材料通常具有小於2.0的介電常數。
本揭示內容的實施方式提供了來自端部切割隔離的減小的單元非固有電容。模擬證明了與以Si3N4再填充的閘極分隔插塞相比，非固有電容減小了1.3至1.5%。因此，期待電路/晶片效能提高。
在虛擬閘極移除之前的端部切割中，第一二氧化矽插入層有助於在一些實施方式中擴大虛擬多晶/氧化物移除步驟的製程窗口。
第1A圖至第7E圖顯示根據本揭示內容的一實施方式的半導體裝置的順序的製造操作的各個階段。理解的是，在第1A圖至第7E圖的操作的之前、期間、和之後，可能提供額外的操作，並且對於方法的其他的實施方式，以下描述的一些操作可以替代或刪減。操作/製程的順序可能是可互換的。
第1A圖和第1B圖是根據本揭示內容的實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第1A圖是等角視圖，第1B圖是截面視圖。
第1A圖和第1B圖顯示在具有閘極側壁間隔物45的虛擬閘極結構40形成在設置在基板10上方的鰭片結構20的上方之後的結構。為了製造鰭片結構20，經由例如熱氧化製程和/或化學氣相沉積(CVD)製程，在基板10(例 如，半導體晶圓)上方形成遮罩層。基板是例如p型矽基板，其具有雜質濃度在約1×1015cm-3和約5×1015cm-3的範圍之內。在其他的實施方式中，基板是n型矽基板，其具有雜質濃度在約1×1015cm-3和約5×1015cm-3的範圍之內。或者，基板10可能包含另一種元素半導體，諸如鍺；化合物半導體包括IV-IV族化合物半導體，諸如SiC和SiGe，III-V族化合物半導體，諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其組合。在一實施方式中，基板10是SOI(silicon-on insulator，絕緣體上矽)基板的一矽層。在一些實施方式中，基板的一部分包括具有與基板10不同的晶格常數的一磊晶半導體層。在一些實施方式中，基板10由Si製成，並且磊晶半導體層由SiGe製成。磊晶半導體層形成在基板10中形成的溝槽或凹陷中，並且在一些實施方式中，磊晶半導體層的上表面和Si基板的上表面是共平面的。
經由使用一或多種微影和蝕刻操作，將具有磊晶層的基板10圖案化成為鰭片結構。在本揭示內容的一些實施方式中，經由使用一或多個光微影製程(包括雙圖案化或多重圖案化製程)來圖案化，形成鰭片結構20。一般而言，雙圖案化或多重圖案化製程將光微影和自對準製程結合，從而允許創建具有例如節距小於使用單獨的直接光微影製程可獲得的節距的圖案。例如，在一實施方式中，在基板上方形成犧牲層，並且使用光微影製程進行圖案化。在本揭 示內容的一些實施方式中，光微影方法包括(UV)光微影、深紫外(DUV)光微影、和極紫外(EUV)光微影。
在一些實施方式中，鰭片結構20包括用於n型場效電晶體的n-型鰭片結構20N、和用於p型場效電晶體的p型鰭片結構20P。在一些實施方式中，n型鰭片結構20N由與基板10相同的材料(例如，矽)製成，並且p型鰭片結構20P由與基板10不同的材料(例如，Si1-xGex，其中在一些實施方式中0.2<x<0.6)製成。在一些實施方式中，一或多個虛擬鰭片結構(圖未示)形成在鰭片結構20的兩側上，以改善在圖案化操作中的圖案保真度。
在形成鰭片結構20之後，在基板10上方形成包括一或多層的絕緣材料的絕緣材料層，使得鰭片結構20完全地嵌入在絕緣材料層中。用於隔離絕緣層30的絕緣材料由例如二氧化矽製成，經由低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、電漿化學氣相沉積(plasma-CVD)、或可流動的化學氣相沉積(flowable CVD)來形成二氧化矽。在可流動的化學氣相沉積中，沉積可流動的介電材料而不是矽氧化物。顧名思義，可流動的介電材料可以在沉積期間「流動」，以高縱橫比填充間隙或空間。通常，將各種化學物質添加到含矽的前驅物中以允許沉積的膜流動。在一些實施方式中，添加氫氮鍵(nitrogen hydride bonds)。可流動的介電質前驅物的實施例，特別是可流動的矽氧化物前驅物，包括矽酸鹽(silica)、矽氧烷(siloxane)、甲基倍半矽氧烷(methyl silsesquioxane，MSQ)、倍半矽氧烷氫(hydrogen silsesquioxane，HSQ)、甲基倍半矽氧烷/倍半矽氧烷氫(MSQ/HSQ)、全氫矽氮烷(perhydrosilazane，TCPS)、全氫聚矽氮烷(perhydro-polysilazane，PSZ)、四乙氧基矽烷(tetraethyl orthosilicate，TEOS)、或矽烷基胺(silyl-amine)，例如三甲矽烷基胺(trisilylamine，TSA)。這些可流動的矽氧化物材料是在多重操作製程中形成的。在沉積可流動的膜之後，將可流動的膜固化，然後退火，以移除不需要的元素，以形成矽氧化物。當移除不需要的元素時，可流動的膜緻密化並且收縮。在一些實施方式中，進行多重退火製程。將可流動的膜固化，並且退火一次以上。隔離絕緣層30可能是SOG、SiO、SiON、SiOCN、或摻氟矽酸鹽玻璃(fluorine-doped silicate glass，FSG)。隔離絕緣層30可能以硼和/或磷摻雜。然後，執行諸如化學機械研磨(CMP)方法和/或回蝕刻方法之類的平坦化操作，使得鰭片結構20的上表面從絕緣材料層暴露。在一些實施方式中，在形成絕緣材料層之前，在鰭片結構20上方形成鰭片襯層15。鰭片襯層15包括一或多層的矽氮化物、矽氧化物、SiON、SiOCN、鋁氧化物、AlOC、或任何其他合適的絕緣材料。之後，將絕緣材料層凹陷化，以形成隔離絕緣層(也稱為淺溝槽隔離(STI))，使得鰭片結構20的上部分暴露。在將絕緣材料層凹陷化的期間或之後，移除形成在鰭片結構20的上部分之上的鰭片襯層15。
在形成隔離絕緣層30之後，在鰭片結構的上部 分(通道區域20N和20P)上和隔離絕緣層30的上表面上形成犧牲閘極介電層42。犧性閘極介電層42包括一或多層的絕緣材料。在一些實施方式中，使用SiO2。在一實施方式中，經由化學氣相沉積(CVD)，包括低壓化學氣相沉積(LPCVD)、和電漿輔助化學氣相沉積(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、或其他合適的製程，來形成矽氧化物。在本揭示內容的一些實施方式中，犧牲閘極介電層42的厚度在從約1奈米至約5奈米的範圍內。此外，在犧牲閘極介電層42上方形成犧牲閘極電極層44，並且之後在犧牲閘極電極層44上方形成第一和第二硬罩層46和48。在一些實施方式中，犧牲閘極電極層44由多晶矽或非晶矽製成。
然後，經由使用一或多個微影和蝕刻操作，圖案化犧牲閘極電極層(多晶矽層)，以獲得犧牲閘極結構40，如在第1A圖和第1B圖中所示。在圖案化多晶矽層之後，閘極側壁間隔物45形成在犧牲閘極結構40的兩個側面處，如在第1A圖和第1B圖中所示。閘極側壁間隔物45由一或多層的矽氧化物或矽氮化物為基的材料製成，例如，矽氧化物、SiN、SiCN、SiON、或SiOCN、或鋁基絕緣材料。在一實施方式中，使用多層(multiple layers)。在一些實施方式中，閘極側壁間隔物45具有約2奈米至約8奈米的厚度。
第2A圖至第2C圖是根據本揭示內容的一實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第2A圖是等角視圖，第2B圖是切割犧牲閘極結構40的截面視 圖，第2C圖是切割源極/汲極區域的截面視圖。
在形成具有閘極側壁間隔物45的犧牲閘極結構40之後，在鰭片結構的源極/汲極區域上方形成一或多個源極/汲極磊晶層35N和35P。在一些實施方式中，源極/汲極磊晶層35N、35P個別地形成在鰭片結構20N、20P上方，而不合併相鄰的源極/汲極磊晶層。在其他的實施方式中，相鄰的源極/汲極磊晶層35N(和/或35P)被合併，以形成合併的磊晶層。
對於n型和p型鰭式場效電晶體，用於源極/汲極磊晶層所使用的材料可以變化，使得一種類型的材料用於n型鰭式場效電晶體，以在通道區域中施加拉伸應力，而另一種類型的材料用於p型鰭式場效電晶體，以施加壓縮應力。例如，可能使用SiP或SiC以形成源極/汲極磊晶層35N，並且可能使用SiGe或Ge以形成源極/汲極磊晶層35P。在一些實施方式中，對於p型鰭式場效電晶體，在源極/汲極磊晶層35P中摻雜硼(B)。可以使用其他材料。在一些實施方式中，源極/汲極磊晶層包括兩種或多種磊晶層，其具有不同的組成和/或不同的摻雜劑濃度。形成源極/汲極磊晶層可以經由化學氣相沉積、原子層沉積、分子束磊晶(MBE)、或任何其他合適的方法。
在一些實施方式中，鰭片結構20的源極/汲極區域向下凹陷，低於隔離絕緣層30的上表面，之後在凹陷的鰭片結構上形成磊晶層。
在形成源極/汲極磊晶層35N、35P之後，形成 第一層間介電(ILD)層50。在一些實施方式中，在形成第一層間介電層50之前，在源極/汲極磊晶層和閘極側壁間隔物45上方形成蝕刻停止層(ESL)。蝕刻停止層由矽氮化物或矽氮化物為基的材料(例如，SiON、SiCN、或SiOCN)製成。用於第一層間介電層50的材料包括包含Si、O、C和/或H的化合物，例如矽氧化物、SiCOH和SiOC。對於第一層間介電層50，可能使用有機材料，例如聚合物。在一些實施方式中，在第一層間介電層50形成之後，執行平面化操作，例如回蝕刻製程和/或化學機械研磨(CMP)製程，以暴露犧牲閘極電極層44的上表面，如在第2A圖和第2B圖中所示。
第3A圖和第3B圖是根據本揭示內容的一實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第3A圖是等角視圖，第3B圖是切割犧牲閘極電極層44的截面視圖。
如在第3A圖和第3B圖中所示，在犧牲閘極電極層44和第一層間介電層50上方形成一或多個硬遮罩層。在一些實施方式中，硬遮罩層包括第一硬遮罩層52和第二硬遮罩層54，由彼此不同的材料製成。在一些實施方式中，第一硬遮罩層52由矽氧化物製成，而第二硬遮罩層54由矽氮化物或SiON製成。
第4A圖和第4B圖是根據本揭示內容的實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第4A圖是等角視圖，第4B圖是切割犧牲閘極電極層44的截面視圖。
經由端部切割製程，在X方向延伸的犧牲閘極結構被切割為複數片犧牲閘極結構。端部切割製程包括一或多個微影和蝕刻操作。經由端部切割製程，形成一或多個閘極端部空間49，如在第4A圖和第4B圖中所示。在一些實施方式中，犧牲閘極介電層42保留在閘極端部空間49的底部中。在其他的實施方式中，犧牲閘極介電層42從閘極端部空間49完全地移除，並且保留在犧牲閘極電極層44和閘極側壁間隔物45下方。
在一些實施方式中，在硬遮罩層上方形成具有開口的光阻層。在一些實施方式中，至少一個開口位在兩個或多個犧牲閘極電極層44上方。經由使用光阻層作為蝕刻遮罩，圖案化硬遮罩層，並且之後經由使用一或多個圖案化的硬遮罩層來圖案化犧牲閘極電極層44。
第5A圖至第5D圖是根據本揭示內容的一實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第5A圖是等角視圖，第5B圖是切割犧牲閘極電極層44截面視圖。第5C圖和第5D圖是詳細的截面視圖。第5C圖是截面視圖其沿X方向切割犧牲閘極電極層44，第5D圖是截面視圖其沿Y方向切割分隔插塞60。
在經由端部切割製程形成閘極端部空間49之後，用一或多種介電材料填充閘極端部空間49，並且之後執行化學機械研磨操作，以形成閘極分隔插塞60，如在第5A圖和第5B圖中所示。
閘極分隔插塞由介電常數比矽氮化物低的介電 材料製成，從而獲得較低的非固有電容。
在一些實施方式中，閘極分隔插塞包括一或多層具有較低介電常數的材料，諸如SiO2，多孔的低介電常數材料、SiCN、SiOC、SiOCN、或有機材料。在一些實施方式中，閘極分隔插塞60是由SiO2、SiOCN、SiOC、或多孔的低介電常數材料中的其中一者所製成的一個單層。在其他的實施方式中，閘極分隔插塞60包括第一層62和第二層64。在一些實施方式中，第一層62由介電常數比第二層64的介電常數高的介電材料製成。在一些實施方式中，第一層62的厚度小於第二層64的厚度。在一些實施方式中，第一層62的厚度在從約0.5奈米至約2奈米的範圍內，取決於閘極端部空間49的尺寸。在一些實施方式中，第二層64的厚度在從約1奈米至約5奈米的範圍內，取決於閘極端部空間49的尺寸。在一些實施方式中，第一層62由SiO2製成，而第二層64由SiOC、SiCN、SiOCN、或多孔的低介電常數材料中的其中一者製成。在其他的實施方式中，第一層62由SiOCN製成，而第二層64由SiOC、SiCN、或多孔的低介電常數材料中的其中一者製成。在其他的實施方式中，閘極分隔插塞60包括三個層。在一些實施方式中，閘極分隔插塞60是在SiO2上的SiOCN上的SiO2的一組三層(tri-layer)、在SiO2上的多孔低介電常數材料上的SiO2的一組三層、在SiO2上的SiOCN上的多孔的低介電常數材料的一組三層、或在SiO2上的多孔的低介電常數材料上的SiOCN的一組三層。在一些實施方式中，取決於閘極端部 空間49的尺寸，三層中的每一層的厚度在從約0.5奈米至約3奈米的範圍內。
在一些實施方式中，如在第5C圖中所示，在閘極端部空間49中的犧牲閘極介電層42上形成第一層62，並且在第一層62上形成第二層64。在一些實施方式中，如在第5D圖中所示，第一層62形成在犧牲閘極介電層42上，犧牲閘極介電層42延伸到閘極側壁間隔物45的底部。換言之，在介於閘極側壁間隔物45和隔離絕緣層30之間設置一個介電層42，並且在介於第二層64和隔離絕緣層30之間設置兩個介電層42和62(不同數目的介電層)。
第6A圖至第6C圖是根據本揭示內容的一實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第6A圖是等角視圖，第6B圖是截面視圖，第6C圖是詳細的截面視圖。
隨後經由一或多個適當的蝕刻操作，移除犧牲閘極結構40，以形成閘極空間65。當犧牲閘極電極層44是多晶矽時，可以使用諸如四甲基氫氧化銨(tetramethylammonium，TMAH)溶液的濕式蝕刻劑，以選擇性地移除犧牲閘極電極層44。此外，之後使用電漿乾式蝕刻和/或濕式蝕刻，移除犧牲閘極介電層42，從而暴露鰭片結構20N、20P的上部分，如在第6A圖和第6B圖中所示。
當閘極分隔插塞60的第一層62由與犧牲閘極介電層42相同或相似的材料製成時，在移除犧牲閘極介電 層時也移除第一層62。當閘極分隔插塞60的第一層62由與犧牲閘極介電層42不同的材料製成時，執行額外的蝕刻操作，以移除第一層62。經由移除第一層62，在X方向上以第一層62的厚度來擴大閘極空間65是可能的。當閘極空間65較大時，在閘極替換製程中更容易地在閘極空間中填充閘極介電層和用於閘極電極的一或多個導電層。
在一些實施方式中，如在第6C圖中所示，設置在閘極分隔插塞60的第二層64下方的第一層62和犧牲閘極介電層42被部分地移除，而因此橫向地凹陷。在一些實施方式中，從第二層64的底部邊緣的橫向蝕刻(凹陷)量E1在從約0.5奈米至約2奈米的範圍內。在一些實施方式中，第一層62的凹陷量E1大於或小於(不同於)犧牲閘極介電層42的凹陷量E1。
第7A圖至第7E圖是根據本揭示內容的實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第7A圖是等角視圖，第7B圖是截面視圖。第7C圖至第7E圖是詳細的截面視圖。
在暴露鰭片結構20的上部分之後，形成用於n型場效電晶體的金屬閘極結構80N、和用於p型場效電晶體的金屬閘極結構80P。在閘極空間65中，包括界面層81(參見第7C圖)和高介電常數閘極介電層82的閘極介電層形成在暴露的鰭片結構(通道層)20N、20P之上，如在第7A圖至第7C圖所示。在一些實施方式中，界面層81是化學形成的矽氧化物。形成化學的矽氧化物可能使用去離子水加臭氧 (DIO3)、NH4OH+H2O2+H2O(APM)，或其他方法。高介電常數閘極介電層82包括一或多層的HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、鋯氧化物、鋁氧化物、鈦氧化物、二氧化鉿-鋁((HfO2-Al2O3)合金，其他合適的高介電常數材料。形成高介電常數閘極介電層82可能經由化學氣相沉積、原子層沉積、或任何合適的方法。在一實施方式中，使用高度保形的沉積製程，諸如原子層沉積，以形成高介電常數閘極介電層82，以確保在每個通道層周圍形成具有均勻厚度的閘極介電層。在一些實施方式中，高介電常數閘極介電層82的厚度在從約1奈米至約10奈米的範圍內。如在第7C圖中所示，在一些實施方式中，高介電常數閘極介電層82形成在隔離絕緣層30的上表面上和在閘極分隔插塞60的第二層64的側壁上。在一些實施方式中，高介電常數閘極介電層82與在第二層64的底部隅角下方或在底部隅角處的第一層62和犧牲閘極介電層42接觸。
此外，在高介電常數閘極介電層82上方形成一或多個導電材料層。在一些實施方式中，在閘極介電層82上方形成一或多個功函數調整層84N、84P，並且在功函數調整層上方形成主要金屬層86N、86P。在一些實施方式中，用於n型場效電晶體的n型功函數調整層84N包括使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi、和TaSi中的一或多種。在一些實施方式中，用於p型場效電晶體的p型功函數調整層84P包括TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC、和Co中的一或多種。在一些實施方式中，一或 多層的n型功函數調整層84N也形成在p型通道區域20P上方，並且在n型通道區域20N上方不形成p型功函數調整層。在其他的實施方式中，一或多層的p型功函數調整層84P也形成在n型通道區域20N上方，並且在p型通道區域20P上方不形成n型功函數調整層。
在一些實施方式中，主要金屬層86N、86P包括選自由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt、和Zr所組成的群組的金屬材料。在一些實施方式中，主要金屬層包括選自由TiN、WN、TaN、和Ru組成的群組的金屬。可能使用金屬合金，例如，Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni、和Ni-Ta，和/或可能使用金屬氮化物，例如，WNx、TiNx、MoNx、TaNx、和TaSixNy。在一些實施方式中，用於n型場效電晶體的主要金屬層86N、和用於p型場效電晶體的主要金屬層86P由相同的材料製成。可能使用諸如原子層沉積、化學氣相沉積(CVD)、物理氣相沉積(PVD)、鍍覆、或其組合的合適的製程，來形成功函數調整層和主要金屬層。
如在第7D圖中所示，沿著Y方向切割閘極分隔插塞60，類似於第5D圖，第一層62形成在犧牲閘極介電層42上，犧牲閘極介電層42延伸至閘極側壁間隔物45的底部。換句話說，在介於閘極側壁間隔物45和隔離絕緣層30之間設置一個犧牲閘極介電層42，並且在介於第二層64和隔離絕緣層30之間設置兩個犧牲閘極介電層42和62(不同 數目的介電層)。如在第7E圖中所示，沿Y方向切割閘極電極，在閘極側壁間隔物45下方設置犧牲閘極介電層42，並且在一些實施方式中，高介電常數閘極介電層82與犧牲閘極介電層42和閘極側壁間隔物45接觸。
第7F圖至第7H圖顯示閘極分隔插塞的各種結構。在第7F圖中，使用單個介電層做為閘極分隔插塞60。在第7G圖中，閘極分隔插塞60由兩層62和64製成。在第7H圖中，閘極分隔插塞60由三層62、64、和66製成。
在形成閘極電極之後，執行進一步的互補金屬氧化物(CMOS)製程，以形成各種特徵，諸如額外的層間介電層、接觸/導孔、互連金屬層、和鈍化層等。
第8A圖至第14E圖顯示根據本揭示內容的另一個實施方式的半導體裝置的一順序的製造操作的各個階段。要理解的是，可以在第8A圖至第14E圖的操作之前、期間、和之後，提供額外的操作，並且對於方法的另外的實施方式，以下描述的一些操作可以被替換或刪減。操作/製程的順序可能是可互換的。參照第1A圖至第7E圖所描述的材料、配置、尺寸、製程、方法、和/或操作，可能運用在以下的實施方式中，並且可能省略其詳細描述。
第8A圖和第8B圖基本上與第1A圖和第1B圖相同，並且第9A圖和第9B圖基本上與第2A圖和第2B圖相同。
第10A圖和第10B圖是根據本揭示內容的另一個實施方式的製造半導體裝置的一順序的步驟的示意性繪 示。第10A圖是等角視圖，第10B圖是截面視圖。
隨後，經由一或多種適當的蝕刻操作，移除犧牲閘極結構40，以形成閘極空間65，類似於參照第6A圖和第6B圖所解釋的操作。如在第10A圖和第10B圖中所示，鰭片結構20N、20P的上部分暴露在閘極空間65中。
第11A圖和第11B圖是根據本揭示內容的另一個實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第11A圖是等角視圖，第11B圖是截面視圖。
類似於參照第7A圖和第7B圖所解釋的操作，在暴露鰭片結構20的上部分之後，在閘極空間65中，包括界面層(圖未示，類似於第7C圖所示的界面層81)和高介電常數閘極介電層82的閘極介電層形成在暴露的鰭片結構(通道層)20N、20P上。此外，在閘極介電層82上方形成一或多個功函數調整層84N、84P，並且在功函數調整層上方形成主要金屬層86N、86P。
第12A圖和第12B圖是根據本揭示內容的另一個實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第12A圖是等角視圖，第12B圖是截面視圖。
類似於參照第3A圖和第3B圖所解釋的操作，在閘極電極80N、80P和第一層間介電層50上方形成一或多個硬遮罩層。在一些實施方式中，硬遮罩層包括由彼此不同的材料製成的第一硬遮罩層90和第二硬遮罩層95。在一些實施方式中，第一硬遮罩層90由矽氧化物製成，第二硬遮罩層由矽氮化物或SiON製成。
第13A圖和第13B圖是根據本揭示內容的實施方式的製造半導體裝置的一順序的步驟的示意性繪示。第13A圖是等角視圖，第13B圖是切割閘極電極的截面視圖。
經由端部切割製程，將在X方向延伸的金屬閘極結構切割為複數片金屬閘極結構。端部切割製程包括一或多個微影和蝕刻操作。經由端部切割製程，形成一或多個閘極端部空間98，如在第13A圖和第13B圖中所示。在一些實施方式中，閘極端部空間98延伸到隔離絕緣層30中。在一些實施方式中，閘極端部空間98到達鰭片襯層15。在一些實施方式中，鰭片襯層15保留在閘極端部空間98的底部中。在其他的實施方式中，鰭片襯層15從閘極端部空間98完全地移除。在其他的實施方式中，隔離絕緣層30的部分保留在閘極端部空間98的底部處。
在一些實施方式中，在硬遮罩層上方形成具有開口的光阻層。在一些實施方式中，至少一個開口位在兩個或更多個金屬閘極電極層上方。經由使用光阻層做為蝕刻遮罩，圖案化第二硬遮罩層95，之後圖案化第一硬遮罩層90。在移除第二硬遮罩層95之後，經由使用圖案化的第一硬遮罩層90來圖案化金屬閘極電極層。
進一步地，如在第13A圖和第13B圖中所示，在閘極端部空間98中和第一硬遮罩層90的頂部共形地形成閘極分隔插塞100(參見第14A圖和第14B圖)的第一層102。
第14A圖至第14E圖是根據本揭示內容的一實 施方式的製造半導體裝置的一順序的步驟的示意性繪示。第14A圖是等角視圖，第14B圖和第14C圖是切割金屬閘極電極的截面視圖。第14E圖是切割第一層間介電層50截面視圖。
在形成第一層102之後，在第一層102上方形成用於第二層104的一或多個介電層，並且執行化學機械研磨操作，以形成閘極分隔插塞100，如在第14A至14E圖中所示。如在第14A圖至第14E圖中所示，閘極分隔插塞100從金屬閘極的頂部延伸至基板10。在一些實施方式中，閘極分隔插塞100與鰭片襯層15接觸。在一些實施方式中，閘極分隔插塞100與基板10接觸。在其他的實施方式中，閘極分隔插塞100的底部經由隔離絕緣層30的一部分與鰭片襯層15分隔。
如在第14D圖中所示，在一些實施方式中，主要金屬層86N(86P)與閘極分隔插塞100的第一層102直接接觸。在一些實施方式中，第一層102與第二層104和鰭片襯層15接觸並設置在介於第二層104和鰭片襯層15之間。第一層102將第二層104與金屬閘極分隔。如在第14E圖中所示，第一層102與第一層間介電層50接觸。閘極分隔插塞100(102、104)的配置(例如，材料)與閘極分隔插塞60(62、64)相同或類似。
第14F圖和第14G圖顯示閘極分隔插塞100的其他配置。在一些實施方式中，閘極分隔插塞100(第一層102)的底部穿透鰭片襯層15並且到達(直接接觸)基板10， 如在第14F圖中所示。在一些實施方式中，形成閘極端部空間98，使得隔離絕緣層30的一部分保留在閘極端部空間98的底部，如在第14G圖中所示。因此，閘極分隔插塞100的底部(第一層102)沒有到達鰭片襯層15，並且隔離絕緣層30的一部分設置在介於閘極分隔插塞100的底部和鰭片襯層15之間。
第15圖至第18圖示出了根據本揭示內容的另一個實施方式的半導體裝置的一順序的製造操作的各個階段。要理解的是，可以在第15圖至第18圖中的操作之前、期間、和之後，提供額外的操作，並且對於方法的另外的實施方式，以下所描述的一些操作可以被替換或刪減。操作/製程的順序可能是可互換的。參照第1A圖至第14G圖所描述的材料、配置、尺寸、製程、方法和/或操作，可能運用在以下的實施方式中，並且可能省略其詳細描述。
在本實施方式中，在形成如在第1A圖至第2B圖所示的犧牲閘極結構40之後，形成閘極端部空間49'，類似於閘極端部空間98，以穿透隔離絕緣層30，如在第15圖中所示。在一些實施方式中，閘極端部空間49'到達基板10。在其他的實施方式中，閘極端部空間49'到達鰭片襯層15但不是到達基板10。在其他的實施方式中，閘極端部空間49'沒有到達鰭片襯層15。之後，如在第16圖中所示，類似於參照第5A圖至第5D圖所解釋的操作，形成包括第一層62'和第二層64'的閘極分隔插塞60'。閘極分隔插塞60'的配置與閘極分隔插塞60和/或100相同或類似。
進一步地，如在第17圖中所示，類似於參照第6A圖至第6C圖所解釋的操作，移除犧牲閘極結構40和移除第一層62'。隨後，如在第18圖中所示，類似於參照第7A圖至第7H圖所解釋的操作，形成金屬閘極結構。如參照第14D圖至第14G圖所解釋的，分隔插塞100的任何底部結構都可應用於分隔插塞60'。
在本揭示內容中，因為閘極分隔插塞包括具有介電常數比矽氧化物的介電常數低的介電材料，所以抑制寄生電容是可能的。此外，經由移除分隔插塞(第一層)的一部分，增加閘極空間的尺寸是可能的，這使得更容易在閘極空間中形成金屬閘極結構。
將會理解，並非所有優點都必須在本文中討論，並非所有實施方式或實施例都需要特定的優點，並且其他的實施方式或實施例可能提供不同的優點。
根據本揭示內容的一個方面，在一種製造半導體裝置的方法中，在半導體基板上方形成複數個鰭片結構。複數個鰭片結構沿著第一方向延伸並且在與第一方向交叉的第二方向上排列。在鰭片結構上方形成沿第二方向延伸的複數個犧牲閘極結構。在介於相鄰的犧牲閘極結構之間在複數個鰭片結構上方形成層間介電層。經由沿著第二方向形成閘極端部空間，將犧牲閘極結構切割成複數片犧牲閘極結構。經由用兩種或多種介電材料來填充閘極端部空間，形成閘極分隔插塞。兩種或多種介電材料包括第一層和形成在第一層上的第二層，並且第二層的介電常數小於第一層的介電 常數。在一或多個前述和以下的實施方式中，在形成閘極分隔插塞之後，移除複數片犧牲閘極結構，以形成閘極空間，從閘極空間移除第一層，並且在第一層移除之後，在閘極空間中形成金屬閘極結構。在一或多個前述和以下的實施方式中，第一層由矽氧化物製成。在一或多個前述和以下的實施方式中，第二層是SiOC、SiOCN、SiCN、或多孔的材料中的其中一者。在一或多個前述和以下的實施方式中，金屬閘極結構接觸第二層。在一或多個前述和以下的實施方式中，兩個或多種介電材料更包括第三層，第三層具有與第二層不同的介電常數。在一或多個前述和以下的實施方式中，第一層、第二層、和第三層依序為矽氧化物、SiOCN、和矽氧化物；矽氧化物、多孔的材料、和矽氧化物；矽氧化物、SiOCN、和多孔的材料；或矽氧化物、多孔的材料、和SiOCN。在一或多個前述和以下的實施方式中，複數個犧牲閘極結構中的各者包括一犧牲閘極介電層和一犧牲閘極電極層，在形成閘極端部空間之後，犧牲閘極電極層保留在閘極端部空間的底部，並且在保留的犧牲閘極介電層上形成第一層。在一或多個前述和以下的實施方式中，在複數個鰭片結構和隔離絕緣層上方形成鰭片襯層，使得複數個鰭片結構的上部分被暴露。閘極端部空間穿透隔離絕緣層，並且閘極分隔插塞穿透隔離絕緣層。在一或多個前述和以下的實施方式中，閘極分隔插塞到達鰭片襯層。在一或多個前述和以下的實施方式中，閘極分隔插塞穿透鰭片襯層和到達基板。
根據本揭示內容的另一態樣，在製造半導體裝 置的方法中，在半導體基板上方形成用於n型場效電晶體的第一鰭片結構和用於p型場效電晶體的第二鰭片結構。第一和第二鰭片結構沿第一方向延伸，並且沿與第一方向交叉的第二方向排列。沿第二方向延伸的犧牲閘極結構在第一和第二鰭片結構上方。閘極側壁間隔物形成在犧牲閘極結構的相對的側面上。在第一鰭片結構的源極/汲極區域上方形成第一磊晶層，並且在第二鰭片結構的源極/汲極區域上方形成第二磊晶層。在第一和第二磊晶層上方形成層間介電層。經由將犧牲閘極結構切割成在第一鰭片結構上方的第一犧牲閘極結構和在第二鰭片結構上方的第二犧牲閘極結構，形成閘極端部空間。經由以兩種或多種介電材料填充閘極端部空間，來形成閘極分隔插塞。兩種或多種介電材料包括第一層上和形成在第一層上的第二層。移除第一和第二犧牲閘極結構，以形成經由閘極分隔插塞分隔的第一和第二閘極空間。從第一和第二閘極空間移除第一層。在移除第一層之後，在第一閘極空間中形成第一金屬閘極結構，並且在第二閘極空間中形成第二金屬閘極結構。在一或多個前述和以下的實施方式中，第一層由矽氧化物製成，並且第二層包括一或多層的SiOC、SiOCN、SiCN、或多孔的材料。在一或多個前述和以下的實施方式中，犧牲閘極結構包括犧牲閘極介電層和犧牲閘極電極層，在形成閘極端部空間之後，犧牲閘極介電層保留在閘極端部空間的底部處，並且第一層形成在保留的犧牲閘極介電層上。在一或多個前述和以下的實施方式中，第一層由與犧牲閘極介電層相同的材料製成。在一或多 個前述和以下的實施方式中，當在移除第一和第二犧牲閘極結構中移除犧牲閘極介電層時，移除第一層。在一或多個前述和以下的實施方式中，當移除第一層時，第一層的一部分和設置在第二層下方的犧牲閘極介電層的一部分被橫向地凹陷化。在一或多個前述和以下的實施方式中，在第一和第二鰭片結構和隔離絕緣層上方形成鰭片襯層，使得第一和第二鰭片結構的上部分被暴露。閘極端部空間穿透隔離絕緣層，並且閘極分隔插塞穿透隔離絕緣層。在一或多個前述和以下的實施方式中，閘極分隔插塞到達鰭片襯層。在一或多個前述和以下的實施方式中，閘極分隔插塞穿透鰭片襯層並到達基板。
根據本揭示內容的另一個方面，在製造半導體裝置的方法中，在半導體基板上方形成複數個鰭片結構。複數個鰭片結構沿第一方向延伸並且在與第一方向交叉的第二方向上排列。複數個犧牲閘極結構沿第二方向延伸並且形成在鰭片結構上方。在介於相鄰的犧牲閘極結構之間在複數個鰭片結構上方形成層間介電層。移除複數個犧牲閘極結構，以形成閘極空間。在閘極空間中形成金屬閘極結構。經由沿著第二方向形成閘極端部空間，將金屬閘極結構切割成複數片金屬閘極結構。經由以兩種或多種介電材料填充閘極端部空間，來形成閘極分隔插塞。兩種或多種介電材料包括第一層和形成在第一層上方的第二層，並且第二層的介電常數小於第一層的介電常數。在一或多個前述和以下的實施方式中，在複數個鰭片結構上方形成鰭片襯層，並且形成隔離 絕緣層，使得鰭片結構的上部分被暴露。閘極端部空間穿透隔離絕緣層。在一或多個前述和以下的實施方式中，閘極端部空間到達鰭片襯層。在一或多個前述和以下的實施方式中，閘極端部空間穿透鰭片襯層並且到達基板。在一或多個前述和以下的實施方式中，第一層由矽氧化物製成，並且第二層包括一或多層的SiOC、SiOCN、SiCN、或多孔的材料。在一或多個前述和以下的實施方式中，第一層的厚度小於第二層的厚度。
根據本揭示內容的一態樣，半導體裝置包括第一鰭式場效電晶體(鰭式場效電晶體)和第二鰭式場效電晶體。第一鰭片場效電晶體包括沿第一方向延伸的第一鰭片結構和第一閘極結構。第一閘極結構包括在第一鰭片結構上方形成的第一閘極介電層，和在第一閘極介電層上方形成的第一閘極電極層，閘極電極層沿垂直於第一方向的第二方向延伸。第二鰭式場效電晶體包括第二鰭片結構其沿第一方向延伸和第二閘極結構。第二閘極結構包括形成在第二鰭片結構上方的第二閘極介電層和形成在第二閘極介電層上方且沿第二方向延伸的第二閘極介電層。半導體裝置更包括沿第二方向延伸的側壁間隔物，在介於側壁間隔物之間設置第一和第二閘極結構。第一閘極結構和第二閘極結構沿第二方向排列，並由絕緣材料製成的分隔插塞分隔，分隔插塞包括第一層和形成在第一層上的第二層，並且第二層的介電常數小於第一層的介電常數。在一或多個前述和以下的實施方式中，第一層由矽氧化物製成。在一或多個前述和以下的實施方式 中，第二層是SiOC、SiOCN、SiCN、或多孔的材料中的其中一者。在一或多個前述和以下的實施方式中，第一和第二閘極結構與第二層直接接觸。在一或多個前述和以下的實施方式中，分隔插塞更包括第三層，第三層在第二層上，具有與第二層不同的介電常數。在一或多個前述和以下的實施方式中，第一層、第二層、和第三層，按這樣的順序：矽氧化物、SiOCN、和矽氧化物；矽氧化物、多孔的材料、和矽氧化物；矽氧化物、SiOCN、和多孔的材料；或矽氧化物、多孔的材料、和SiOCN。在一或多個前述和以下的實施方式中，額外的絕緣材料層連續地設置在側壁間隔物中的其中一者的下方並且在第一層下方。在一或多個前述和以下的實施方式中，額外的絕緣材料層由與第一層相同的材料製成。在一或多個前述和以下的實施方式中，額外的絕材料由與第一層不同的材料製成。在一或多個前述和以下的實施方式中，半導體裝置包括形成在第一和第二鰭片結構上方的鰭片襯層，和形成為使第一和第二鰭片結構的上部分被暴露的隔離絕緣層。閘極分隔插塞穿透隔離絕緣層。在一或多個前述和以下的實施方式中，閘極分隔插塞到達鰭片襯層。在一或多個前述和以下的實施方式中，閘極分隔插塞穿透鰭片襯層並且到達基板。
根據本揭示內容的另一個態樣，半導體裝置包括設置在基板上方的隔離絕緣層、第一閘極結構和第二閘極結構。第一閘極結構設置在突出的一或多個鰭片結構上方，包括第一閘極介電層和形成在第一閘極介電層上方且沿第 一方向延伸的第一閘極電極層。第二閘極結構設置在一或多個鰭片結構上方，包括第二閘極介電層和形成在第二閘極介電層且沿第一方向延伸的第二閘極電極層。半導體裝置更包括沿第二方向延伸的側壁間隔物，在側壁間隔物之間設置第一和第二閘極結構。第一和第二閘極結構的一或多個鰭片結構具有從隔離絕緣層突出的上部分和嵌入隔離絕緣層中的下部分，第一閘極結構和第二閘極結構沿第二方向排列，並且經由絕緣材料所製成的分隔插塞而分隔，並且分隔插塞穿透隔離絕緣層。在一或多個前述和以下的實施方式中，分隔插塞到達基板。在一或多個前述和以下的實施方式中，鰭片襯層設置在一或多個鰭片結構的下部分上，並且分隔插塞到達鰭片襯層。在一或多個前述和以下的實施方式中，鰭片襯層設置在一或多個鰭片結構的下部分上，並且隔離絕緣層的一部分設置在介於分隔插塞的底部和鰭片襯層之間。在一或多個前述和以下的實施方式中，分隔插塞包括第一層和形成在第一層上的第二層，並且第二層的介電常數小於第一層的介電常數。在一或多個前述和以下的實施方式中，第一閘極電極層與第一層接觸。在一或多個前述和以下的實施方式中，第一層由矽氧化物製成。在一或多個前述和以下的實施方式中，第二層是SiOC、SiOCN、SiCN、或多孔的材料中的其中一者。在一或多個前述和以下的實施方式中，閘極分隔插塞穿透隔離絕緣層。在一或多個前述和以下的實施方式中，閘極分隔插塞到達鰭片襯層。在一或多個前述和以下的實施方式中，閘極分隔插塞穿透鰭片襯層並且到達基板。
根據本揭示內容的另一個態樣，半導體裝置包括設置在基板上方的隔離絕緣層、用於n型場效電晶體的第一鰭片結構、和用於p型場效電晶體的第二鰭片結構。第一和第二鰭片結構沿第一方向延伸，並且沿與第一方向交叉的第二方向排列。半導體裝置更包括：第一金屬閘極結構，其沿第二方向延伸，在第一鰭片結構上方；第二金屬閘極結構，其在第二鰭片結構上方沿第二方向延伸，並且設置在第二方向上鄰接於第一金屬閘極結構；閘極側壁間隔物，其連續地設置在第一和第二金屬閘極的相對的側面上；第一磊晶層，其設置在第一鰭片結構的源極/汲極區域上方，和第二磊晶層，其設置在第二鰭片結構的源極/汲極區域上方；層間介電層，其在第一和第二磊晶層上方；以及閘極分隔插塞，其設置在介於第一和第二閘極結構之間。分隔插塞包括第一層和形成在第一層上的第二層，第二層的介電常數小於第一層的介電常數，並且第一層的厚度小於第二層的厚度。在一或多個前述和以下的實施方式中，閘極分隔插塞的底部位於隔離絕緣層的上表面上方。在一或多個前述和以下的實施方式中，閘極分隔插塞穿透到隔離絕緣層中。
本揭示內容的一些實施方式提供了一種製造半導體裝置的方法，包含：在半導體基板上形成複數個鰭片結構，這些複數個鰭片結構沿著第一方向延伸並在與第一方向交叉的第二方向上排列；形成複數個犧牲閘極結構，其在這些鰭片結構上方沿第二方向延伸；在相鄰的犧牲閘極結構之間的這些複數個鰭片結構上方形成層間介電層；經由形成沿 著第二方向的閘極端部空間，將犧牲閘極結構切割成複數片犧牲閘極結構；以及經由以兩種或多種介電材料來填充閘極端部空間，形成閘極分隔插塞，其中所述兩種或多種介電材料包括第一層和形成在第一層的第二層，並且第二層的介電常數小於第一層的介電常數。
在一些實施方式中，製造半導體裝置的方法更包含，在形成閘極分隔插塞之後：移除所述複數片的犧牲閘極結構，以形成閘極空間；從閘極空間移除第一層；以及在移除第一層之後，在閘極空間中形成金屬閘極結構。
在一些實施方式中，在製造半導體裝置的方法中，第一層由矽氧化物製成。
在一些實施方式中，在製造半導體裝置的方法中，第二層是SiOC、SiOCN、SiCN、或一多孔的材料中的其中一者。
在一些實施方式中，在製造半導體裝置的方法中，其中金屬閘極結構與第二層接觸。
在一些實施方式中，在製造半導體裝置的方法中，其中所述兩種或多種介電材料更包括第三層，此第三層具有不同於第二層的介電常數。
在一些實施方式中，在製造半導體裝置的方法中，第一層、第二層、和第三層，接這樣的順序：矽氧化物、SiOCN、和矽氧化物；矽氧化物、多孔的材料、和矽氧化物；矽氧化物、SiOCN、和多孔的材料；或矽氧化物、多孔的材料、和SiOCN。
在一些實施方式中，在製造半導體裝置的方法中，複數個犧牲閘極結構中的各者包括犧牲閘極介電層和犧牲閘極電極層；在形成閘極端部空間之後，犧牲閘極介電層保留在閘極端部空間的底部，以及第一層形成在此保留的犧牲閘極介電層上。
本揭示內容的一些實施方式提供了一種製造半導體裝置的方法，包含：在半導體基板上方形成複數個鰭片結構，這些複數個鰭片結構沿著第一方向延伸並且在與第一方向交叉的第二方向上排列；在這些鰭片結構上方形成沿第二方向延伸的複數個犧牲閘極結構；在相鄰的犧牲閘極結構之間的複數個鰭片結構上方形成層間介電層；移除複數個犧牲閘極結構以形成閘極空間；在閘極空間中形成金屬閘極結構；經由沿著第二方向形成閘極端部空間，將金屬閘極結構切割為複數片金屬閘極結構；以及經由用兩種或多種介電材料來填充閘極端部空間，形成閘極分隔插塞；其中所述兩種或多種介電材料包括一第一層和形成在第一層上的一第二層，並且第二層的介電常數小於第一層的介電常數。
在一些實施方式中，製造半導體裝置的方法更包含：在複數個鰭片結構上方形成鰭片襯層；以及形成隔離絕緣層，其使得鰭片結構的上部分被暴露，其中閘極端部空間穿透隔離絕緣層。
在一些實施方式中，在製造半導體裝置的方法中，閘極端部空間到達鰭片襯層。
在一些實施方式中，在製造半導體裝置的方法 中，閘極端部空間穿透鰭片襯層並且到達基板。
在一些實施方式中，在製造半導體裝置的方法中，第一層由矽氧化物製成，以及第二層包括一或多層的SiOC、SiOCN、SiCN、或一多孔的材料。
在一些實施方式中，在製造半導體裝置的方法中，第一層的厚度小於第二層的厚度。
本揭示內容的一些實施方式提供了一種半導體裝置，包含：第一鰭式場效電晶體、第二鰭式場效電晶體、以及側壁間隔物。第一鰭式場效電晶體(Fin FET)包括第一鰭片結構其沿第一方向延伸，和第一閘極結構，此第一閘極結構包括第一閘極介電層其形成在第一鰭片上方、和第一閘極電極層其形成在第一閘極介電層上方並且沿垂直於第一方向的第二方向延伸。第二鰭式場效電晶體其包括第二鰭片結構其沿第一方向延伸，和第二閘極結構，此第二閘極結構包括第二閘極介電層其形成在第二鰭片結構上方、和一第二閘極電極層其形成在第二閘極介電層上方並且沿第二方向延伸。側壁間隔物其沿第二方向延伸，第一閘極結構和第二閘極結構設置在這些側壁間隔物之間。其中：第一閘極結構和第二閘極結構沿著第二方向排列，並且以由一絕緣材料所製成的分隔插塞分隔，此分隔插塞包括第一層和形成在第一層上的第二層，並且第二層的介電常數小於第一層的介電常數。
在一些實施方式中，在半導體裝置中，第一層由矽氧化物製成。
在一些實施方式中，在半導體裝置中，其中第二層是SiOC、SiOCN、SiCN、或一多孔的材料中的其中一者。
在一些實施方式中，在半導體裝置中，其中第一和第二閘極結構與第二層直接接觸。
在一些實施方式中，在半導體裝置中，其中分隔插塞更包括第三層，第三層在第二層上且具有不同於第二層的介電常數。
在一些實施方式中，其中第一層、第二層、和第三層按照這樣的順序：矽氧化物、SiOCN、和矽氧化物；矽氧化物、多孔的材料、和矽氧化物；矽氧化物、SiOCN、和多孔的材料；或矽氧化物、多孔的材料、和SiOCN。
以上概述了數個實施方式或實施例的特徵，以便本領域技術人員可以較佳地理解本揭示內容的各方面。本領域的技術人員應理解，他們可能容易地使用本揭示內容，作為其他製程和結構之設計和修改的基礎，以實現與在此介紹的實施方式或實施例的相同的目的，或是達到相同的優點。本領域技術人員亦會理解，與這些均等的建構不脫離本揭示內容的精神和範圍，並且他們可能在不脫離本揭示內容的精神和範圍的情況下，進行各種改變、替換、和變更。
10:基板
15:鰭片襯層
20:鰭片結構
20N:鰭片結構(通道區域)
20P:鰭片結構(通道區域)
30:隔離絕緣層
62:分隔插塞
64:第二層
65:閘極空間

Claims (10)

  1. 一種製造半導體裝置的方法，包含：在一半導體基板上形成複數個鰭片結構，該些複數個鰭片結構沿著一第一方向延伸並在與該第一方向交叉的一第二方向上排列；形成複數個犧牲閘極結構，其在該些鰭片結構上方沿該第二方向延伸；在相鄰的犧牲閘極結構之間的複數個鰭片結構上方形成一層間介電層；經由形成沿著該第二方向的閘極端部空間，將該犧牲閘極結構切割成複數片犧牲閘極結構；以及經由以兩種或多種介電材料來填充該閘極端部空間，形成閘極分隔插塞，其中所述兩種或多種介電材料包括一第一層和形成在該第一層上和側向的一第二層，並且該第二層的介電常數小於該第一層的介電常數；在形成該閘極分隔插塞之後，移除所述複數片的犧牲閘極結構，以形成閘極空間；從該閘極空間移除在該第二層的側向的該第一層的部分；以及在移除該第一層的該部分之後，在該閘極空間中形成金屬閘極結構。
  2. 如請求項1所述之方法，其中該金屬閘極結構與該第二層接觸。
  3. 如請求項1所述之方法，其中所述兩種或多種介電材料更包括一第三層，該第三層具有不同於該第二層的介電常數。
  4. 如請求項1所述之方法，其中：該些複數個犧牲閘極結構中的各者包括一犧牲閘極介電層和一犧牲閘極電極層，在形成該閘極端部空間之後，該犧牲閘極介電層保留在該閘極端部空間的底部，以及該第一層形成在保留的該犧牲閘極介電層上。
  5. 一種製造半導體裝置的方法，包含：在一半導體基板上方形成複數個鰭片結構，該些複數個鰭片結構沿著一第一方向延伸並且在與該第一方向交叉的一第二方向上排列；在該些鰭片結構上方形成沿該第二方向延伸的複數個犧牲閘極結構；在相鄰的犧牲閘極結構之間的該些複數個鰭片結構上方形成一層間介電層；移除該些複數個犧牲閘極結構以形成閘極空間；在該閘極空間中形成金屬閘極結構，其中該金屬閘極結構包含一金屬閘極電極；經由沿著該第二方向形成閘極端部空間，將該金屬閘極結構的該金屬閘極電極切割為複數片金屬閘極電極；以及 在所述將該金屬閘極結構的該金屬閘極電極切割為所述複數片金屬閘極電極之後，經由用兩種或多種介電材料來填充該些閘極端部空間，形成閘極分隔插塞，其中所述兩種或多種介電材料包括一第一層和形成在該第一層上的一第二層，並且該第二層的介電常數小於該第一層的介電常數。
  6. 如請求項5所述之方法，更包含：在所述複數個鰭片結構上方形成一鰭片襯層；以及形成一隔離絕緣層，其使得該鰭片結構的上部分被暴露，其中該閘極端部空間穿透該隔離絕緣層。
  7. 如請求項5所述之方法，其中：該第一層由矽氧化物製成，以及該第二層包括一或多層的SiOC、SiOCN、SiCN或一多孔的材料。
  8. 一種半導體裝置，包含：一第一鰭式場效電晶體(Fin FET)包括一第一鰭片結構其沿一第一方向延伸，和一第一閘極結構，該第一閘極結構包括一第一閘極介電層其形成在該第一鰭片上方、和一第一閘極電極層其形成在該第一閘極介電層上方並且沿垂直於該第一方向的一第二方向延伸；一第二鰭式場效電晶體，其包括一第二鰭片結構其沿 該第一方向延伸，和一第二閘極結構，該第二閘極結構包括一第二閘極介電層其形成在該第二鰭片結構上方、和一第二閘極電極層其形成在該第二閘極介電層上方並且沿該第二方向延伸；以及側壁間隔物，其沿該第二方向延伸，該第一閘極結構和該第二閘極結構設置在該些側壁間隔物之間，其中：該第一閘極結構和該第二閘極結構沿著該第二方向排列，並且以由一絕緣材料所製成的一分隔插塞分隔，該分隔插塞包括一第一層和形成在該第一層上的一第二層，並且該第二層的一介電常數小於該第一層的一介電常數，並且該第一閘極結構和該第二閘極結構分別地與該第二層直接接觸。
  9. 如請求項8所述之半導體裝置，其中該分隔插塞更包括一第三層，該第三層在該第二層上且具有不同於該第二層的一介電常數。
  10. 如請求項9所述之半導體裝置，其中該第一層、該第二層、和該第三層按照這樣的順序：矽氧化物、SiOCN、和矽氧化物；矽氧化物、多孔的材料、和矽氧化物；矽氧化物、SiOCN、和多孔的材料；或矽氧化物、多孔的材料、和SiOCN。
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