TWI620314B - 具有替代通道材料之電性絕緣鰭片結構及其製法 - Google Patents
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Abstract
提供數種半導體結構及製造方法，例如，該方法包含用下列步驟來製造半導體鰭片結構：提供在基板上方延伸的鰭片結構，該鰭片結構包含第一鰭片部份、配置於該第一鰭片部份上面的第二鰭片部份、以及在該第一及該第二鰭片部份之間的介面，其中該第一鰭片部份與該第二鰭片部份在該鰭片結構內呈晶格失配；以及部份修改該鰭片結構以得到改質鰭片結構，該修改步驟包含：選擇性氧化該介面以在該改質鰭片結構內形成隔離區，其中該隔離區電性隔離該第一鰭片部份與該第二鰭片部份，同時維持該改質鰭片結構的結構穩定性。
Description
本發係關於一種鰭片結構，且尤係關於具有具有替代通道材料之電性絕緣鰭片結構及其製法。
諸如積體電路之類的半導體結構由半導體基板形成，該半導體基板內部及表面可形成電路元件(例如，包含場效電晶體(FET)的電晶體)。習知將場效電晶體製作成為平面電路元件。
在先進的互補金屬氧化物半導體(CMOS)技術中，由於它們改善短通道效應免疫力以及有較高的開關電流比(Ion/Ioff)，所以鰭片場效電晶體(FinFET)裝置目前被開發成可取代習知平面電晶體，例如金屬氧化物半導體場效電晶體(MOSFET)。眾所周知，用語“鰭片”係指有一或多個FinFET或其他鰭片裝置形成於內部或上面的垂直結構，例如被動裝置，包括電容器、二極體等等。
如莫耳定律所述，半導體工業壓低圖案尺寸以便迅速減少電晶體大小及增強處理器速度。為了提高
效能及商業優勢，人們持續追尋鰭片裝置結構及其製造方法的進一步增強。
克服先前技術的缺點，以及提供額外的優點，在一態樣中，例如，通過提供一種製造半導體鰭片結構的方法。該製造步驟包括：提供在基板上方延伸的鰭片結構，該鰭片結構包含第一鰭片部份、配置於該第一鰭片部份上面的第二鰭片部份、以及在該第一及該第二鰭片部份之間的介面，其中該第一鰭片部份與該第二鰭片部份在該鰭片結構內呈晶格失配；以及部份修改該鰭片結構以得到改質鰭片結構，該修改步驟包含：選擇性氧化該介面以在該改質鰭片結構內形成隔離區，其中該隔離區電性隔離該第一鰭片部份與該第二鰭片部份，同時維持該改質鰭片結構的結構穩定性。
在另一態樣中，提供一種半導體結構，其係包含：基板；以及駐留在該基板上面且包含配置於第二鰭片部份上面之第一鰭片部份的鰭片結構，其中該第一鰭片部份與該第二鰭片部份呈晶格失配，以及該第一鰭片部份與該第二鰭片部份藉由配置於其中的隔離區而隔離。
通過本發明的技術可實現額外的特徵及優點。詳述本發明的其他具體實施例和態樣以及視為本發明的一部份。
100‧‧‧結構
102‧‧‧基板、矽層、底下矽層
103‧‧‧雙層結構
104‧‧‧第一鰭片層、矽鍺層
105‧‧‧介面
106‧‧‧鰭片結構或鰭片
106'‧‧‧改質鰭片結構
108‧‧‧開孔
110‧‧‧氧化物層
112‧‧‧隔離區
114‧‧‧閘極結構
116‧‧‧閘極介電層
118‧‧‧閘極金屬
200‧‧‧中間結構
202‧‧‧基板、矽層、底下矽層
204‧‧‧半導體鰭片
204'‧‧‧凹下鰭片
204"‧‧‧改質鰭片結構
206‧‧‧間隔
208‧‧‧氧化物層
210‧‧‧上表面
212‧‧‧第一鰭片部份、矽鍺層
212'‧‧‧矽鍺層
214‧‧‧介面
215‧‧‧完全應變矽鍺薄層
216‧‧‧隔離區
218‧‧‧閘極金屬
220‧‧‧閘極介電層
222‧‧‧閘極材料
特別指出和清楚主張本發明的一或更多態
樣作為在本專利說明書結尾之專利申請項的實施例。由以下結合附圖的詳細說明可明白本發明以上及其他的目標、特徵及優點。
第1A圖根據本發明之一或多個態樣圖示在半導體鰭片製程期間所得到的結構的橫截面圖；第1B圖根據本發明之一或多個態樣示意圖示第一、第二鰭片部份之晶格結構之間的晶格失配；第1C圖根據本發明之一或多個態樣圖示在由雙層結構製成多個鰭片的加工之後的第1A圖結構；第1D圖根據本發明之一或多個態樣圖示在提供共形氧化物層於結構上面之後的第1C圖結構；第1E圖根據本發明之一或多個態樣圖示在氧化多個鰭片之介面後形成具有包含例如隔離區之改質鰭片的第1D圖結構；第1F圖根據本發明之一或多個態樣圖示在使上覆氧化物層凹下以露出部份改質鰭片之後的第1E圖結構；第1G圖根據本發明之一或多個態樣在閘極結構形成之後的第1F圖結構；第2A圖根據本發明之一或多個態樣圖示在半導體結構製程期間得到的中間結構之另一具體實施例的橫截面圖；第2B圖根據本發明之一或多個態樣圖示在形成一或多個中間鰭片之後的第2A圖中間結構；
第2C圖根據本發明之一或多個態樣圖示在提供氧化物層於結構上面之後的第2B圖中間結構；第2D圖根據本發明之一或多個態樣圖示在至少部份蝕刻中間鰭片之後的第2C圖中間結構；第2E圖根據本發明之一或多個態樣圖示在磊晶成長第一鰭片材料於中間鰭片上面之後的第2D圖中間結構；第2F圖根據本發明之一或多個態樣圖示有犧牲層配置於第一、第二鰭片部份之間的第2E圖中間結構。
第2G圖根據本發明之一或多個態樣圖示第2E圖中間結構，其中改質鰭片，例如，包含已在氧化介面之後形成的隔離區；第2H圖根據本發明之一或多個態樣圖示在使上覆氧化物層凹下以露出部份改質鰭片之後的第2G圖中間結構；以及第2I圖根據本發明之一或多個態樣圖示在閘極結構形成之後的第2H圖結構。
以下用隨附圖式所示的非限定性具體實施例更詳細地說明本發明的數個態樣及其某些特徵、優點及細節。省略習知材料、製造工具、加工技術等等的描述以免不必要的細節模糊本發明。不過，應瞭解，儘管詳細說明及特定實施例指出本發明的數個具體實施例，然而它們
都是僅供圖解說明而不是用來限制。熟諳此藝者顯然由本揭示內容可明白在本發明概念的精神及/或範疇內有各種取代、修改、附加及/或配置。
至少部份揭示於本文的是一種用於製造增強半導體結構的方法，例如，在一或多個鰭片結構內具有隔離區的鰭片裝置，該隔離區有助於隔離例如有替代通道材料的半導體鰭片結構。在一態樣中，在半導體鰭片結構或鰭片的製造期間，當適當的電壓施加於閘極結構上時，電荷載子(例如，電子(由n型摻雜物產生)或電洞(由p型摻雜物產生))由電晶體的源極區通過通道區流到汲極區。不過，由源極區到汲極區的洩露路徑可能經由鰭片中沒有被閘極覆蓋但是在通道區下面的部份產生。在通道區下面由源極區至汲極區的洩露電流一般被稱為衝穿(punch-through)洩露電流，這造成不合意的靜態耗電量增加，特別是，現代奈米級的裝置。
為了減少衝穿洩露電流，例如，在未被閘極覆蓋之鰭片的主動部份下面可植入衝穿中止摻雜物。例如，該衝穿中止摻雜物的摻雜物材料可包含或為不同於在製造源極區及汲極區期間所使用之摻雜物材料。作為一實施例，例如，經由高能量離子植入製程可植入該衝穿中止摻雜物於矽鰭片內，以促進在主動鰭片下面形成所欲衝穿中止區。不過，當裝置尺寸減小以快速增強處理器速度時，諸如III-V材料或鍺之類的材料會被用來作為習知塊體矽基板的替代材料。不利的是，衝穿中止摻雜物可能在這些
替代材料內不合意地擴散或遷移。例如，n型衝穿中止摻雜物(例如，砷與磷)擴散通過習知矽鍺(SiGe)基板材料的擴散性容易隨著配置於其中的鍺濃度增加而增加。接著，這會造成電荷載子在通道區內的移動率降低，從而，降低所得半導體結構的效能。此外，用來形成衝穿中止區的技術也可能對半導體裝置之其他區域引起物理損傷或缺陷。
大體而言，在一態樣中，揭示於本文的是一種用於製造半導體鰭片結構的方法。該製造方法，例如，包含：提供在基板上方延伸的鰭片結構，該鰭片結構包含第一鰭片部份、配置於該第一鰭片部份上面的第二鰭片部份、以及在該第一及該第二鰭片部份之間的介面，其中該第一鰭片部份與該第二鰭片部份在該鰭片結構內呈晶格失配；以及部份修改該鰭片結構以得到改質鰭片結構，該修改步驟包含：選擇性氧化該鰭片介面以在該改質鰭片結構內形成隔離區，其中該隔離區電性隔離該第一鰭片部份與該第二鰭片部份，同時維持該改質鰭片結構的結構穩定性。
例如，選擇性氧化該介面的步驟可包含：用使氧化伸入該第一及該第二鰭片部份之至少一部份的受控氧化製程來選擇性氧化該介面而形成該隔離區。例如，該選擇性氧化步驟可包含：使用有助於選擇性地氧化該介面至所欲厚度的氧化時間來氧化該鰭片結構，其中該氧化時間經選定成可制止該第一及該第二鰭片部份之其餘部份的氧化。在一實施例中，該隔離區可具有在約5至15奈米之間的所欲厚度。在一具體實施例中，該修改步驟包含：
配置氧化物層於該鰭片結構周圍以使該鰭片結構有機械穩定性，其中該氧化物層有助於該鰭片結構選擇性地在該介面處氧化，以及制止氧化該第一鰭片部份或該第二鰭片部份的其餘部份。在一實施例中，該鰭片結構可被該氧化物層包圍及/或覆蓋，隨後被平坦化以暴露該第一鰭片部份的上表面。在一實施例中，該修改步驟可包含：在沒有製程氧氣下，退火該鰭片結構以選擇性氧化該介面而得到該隔離區。在此一實施例中，該氧化物層包圍該鰭片結構有助於提供氧原子以促進該介面的氧化。在另一實施例中，該修改步驟也可包含：在存在製程氧氣下，進行該鰭片結構的氧化製程，以局部氧化該鰭片結構之該介面，以及在該改質鰭片結構內形成該隔離區。
在一具體實施例中，該第二鰭片部份及該基板可包含矽材料或由其製成，而該第一鰭片部份可包含本徵應變矽鍺材料或由其製成。該本徵應變矽鍺材料可具有，例如，配置於該本徵應變矽鍺材料內的特定鍺/矽原子比。在一特定實施例中，該本徵應變矽鍺材料之該特定鍺/矽原子比可約為0.5或更多。應注意，該選擇性氧化步驟可包含：選擇該本徵應變矽鍺材料之該特定鍺/矽原子比以有助於確定使用於該介面之氧化的氧化時間。
在一態樣中，該第一鰭片部份包含具有第一晶格常數的材料，而該第二鰭片部份及該基板包含具有第二晶格常數的材料，其中該第一及該第二晶格常數為不同的晶格常數，而具有該第一晶格常數之該第一鰭片部份
與具有該第二晶格常數之該第二鰭片部份在該第一鰭片部份內誘發本徵應變(intrinsic strain)。
在一實作中，提供該鰭片結構的步驟可包含：提供包含該基板的雙層結構。在一具體實施例中，該基板可為或包含第二鰭片層；配置於該基板上面的第一鰭片層；以及移除該雙層結構之至少一部份以建立該鰭片結構，該鰭片結構包含該第一鰭片部份的區域、該第二鰭片部份中配置於該第一鰭片部份之該區域上方的區域、以及在該第一及該第二鰭片部份之間的介面。
在另一實作中，提供該鰭片結構的步驟可包含：提供在該基板上方延伸的中間鰭片結構，其中該中間鰭片結構可包含該第二鰭片部份之材料或由其製成；配置氧化物層於該中間鰭片結構周圍；蝕刻該中間鰭片結構鄰近該氧化物層的至少一部份以在該基板上方建立凹下鰭片結構；以及磊晶成長該第一鰭片部份之材料於該凹下鰭片結構上面，以及平坦化該第一鰭片部份之該材料以與該氧化物層之表面實質共面，以及藉此至少部份界定待改質之該鰭片結構。在此一實施例中，該第二鰭片部份之該材料可包含矽材料或由其製成，而該第一鰭片部份之該材料可包含本徵應變矽鍺材料或由其製成，其具有配置於該本徵應變矽鍺材料內的特定鍺/矽原子比。在一特定實施例中，該本徵應變矽鍺材料之該特定鍺/矽原子比約為0.5或更多。
在又一實作中，提供該鰭片結構的步驟可
包含：提供包含該基板的多層結構；在該基板上面的犧牲層；該第一鰭片層配置於該犧牲層上面；移除該多層結構之至少一部份以建立該鰭片結構。在此具體實施例中，該基板可為或包含第二鰭片層。如上述，該鰭片結構可包含該第一鰭片部份中配置於該第二鰭片部份之一區域上面的區域，其中該犧牲層有一部份配置於該第一鰭片部份與該第二鰭片部份之間；以及部份修改該鰭片結構以得到該改質鰭片結構，該修改步驟包含氧化該鰭片結構之該犧牲層，同時保持結構穩定性，其中該經氧化之犧牲層提供該隔離區。在此實施例中，該第二鰭片部份可包含矽材料或由其製成，而該犧牲層及該第一鰭片層可包含本徵應變矽鍺材料或由其製成，其中該犧牲層之該鍺/矽原子比高於該第一鰭片層的鍺/矽原子比。在一特定實施例中，配置於該犧牲層內的鍺/矽原子比可約為0.5或更多，配置於該第一鰭片層內的鍺原子比可在約0.25至0.5的範圍內。
在此，也提供一種增強半導體結構，其係包含：基板，以及駐留在該基板上面且包含配置於第二鰭片部份上面之第一鰭片部份的鰭片結構，其中該第一鰭片部份與該第二鰭片部份呈晶格失配，以及該第一鰭片部份用配置於其中的隔離區與該第二鰭片部份隔離。如上述，該第二鰭片部份可包含矽材料或由其製成，而該第一鰭片部份可包含本徵應變矽鍺材料或由其製成。隔離該第一鰭片部份與該第二鰭片部份的該隔離區可為或包含氧化物材料，例如，矽氧化物材料、矽鍺氧化物材料及/或彼等之組
合。
以下參考為求容易了解而不按照比例繪製的附圖，附圖中相同或類似的組件用相同的元件符號表示。
第1A圖至第1G圖圖示用於製造在一或更多鰭片結構內例如有隔離區的增強半導體結構(例如，鰭片裝置)的一方法實施例。有利的是，如下述，該製造方法有助於使具有例如有替代通道材料(例如，本徵應變矽鍺材料)的半導體鰭片結構與一或多個鰭片的底下矽材料隔離，這是藉由局部氧化在兩個鰭片材料之間的介面而在其間形成隔離區。
第1A圖根據本發明之一或多個態樣圖示在製造半導體結構(例如，平面場效電晶體或鰭片型場效電晶體)期間所得到之結構100的橫截面圖。如圖示，結構100包含基板102，可為(在一實施例中)塊狀半導體材料，例如結晶結構有任何適當結晶方向(例如，(100)、(111)及(110)方向)的塊體矽晶圓。例如，矽基板層可具有平面(100)晶面方向(在此被稱為(100)表面)，而在該基板為一晶圓時，更可包含在晶圓之一邊的缺口(未圖示)，其係沿著任何適當方向，例如<110>(最普遍)或<100>方向。應注意，符號<xyz>表示一組等價晶向的米勒指數，同時符號(xyz)表示一晶面。在另一實施例中，基板102也可包含任何含矽基板，包括但不限於：矽(Si)、單晶矽、多晶矽、非晶矽、矽懸空(silicon-on-nothing，SON)、絕緣體上覆矽(SOI)、鬆弛矽鍺(SiGe)虛擬基板或取代絕緣體上覆矽(SRI)基板或其類似
物。在下文中矽層102亦指該基板102。
繼續參考第1A圖，第一鰭片層104可直接配置於基板102上面而建立雙層結構103。在一實施例中，第一鰭片層104可磊晶成長或沉積於基板102上面，以及可為磊晶單晶半導體層。例如，第一鰭片層104可包含，例如，與矽層102類似且可包含可用Si1-x-Gex表示之一層矽鍺或由其製成的結晶結構，其中x，為鍺/矽原子比，它可等於或高於0.5。在下文中矽鍺層104亦指該第一鰭片層104。矽鍺層104的形成，例如可用各種磊晶成長製程，例如超高真空化學氣相沉積(UHV-CVD)、低壓CVD(LPCVD)、減壓CVD(RPCVD)、快速熱CVD(RTCVD)、或分子束磊晶(MBE)。在一實施例中，基於CVD的磊晶成長可以約400℃至800℃的溫度進行，然而MBE通常可使用較低的溫度。在一特定實施例中，進行矽鍺層的選擇性磊晶成長可使用鹵鍺烷(halogermane)及矽烷作為溫度低於600℃的來源氣體(source gas)。矽鍺層104的厚度可約為5至50奈米，這取決於Si1-xGex層的亞穩態厚度(metastable thickness)。在另一實施例中，該第一鰭片層也可包含諸如化合物半導體之類的材料或由其製成，例如，包括磷化銦(InP)、砷化鎵(GaAs)或砷化銦鎵(InGaAs)。
繼續參考第1A圖，如上述，各個矽鍺層104與矽層102的晶格結構大小差異會導致彼等有各自不同的晶格常數。例如，當晶格常數與基板不同的材料層被迫磊晶成長於基板上時，該上覆材料層變成帶有本徵應變以順
應底下基板層的晶格結構。因此，該基板及該上覆矽鍺層沿著雙層結構的高度有相同的面內晶格常數(in-plane lattice constant)，如第1B圖所示。這兩個晶格在處於鬆弛狀態時有不同晶格常數的匹配會在上覆矽鍺層中誘發應變而且該應變的振幅與晶格常數在鬆弛狀態下的差額成正比。如本文所使用的，“晶格失配”係指矽鍺層104與底下矽層102的晶格常數在鬆弛狀態下的差額。矽鍺層104與矽層102的晶格常數差額產生本徵應變矽鍺層104，特別是，在矽鍺層104有實質大於底下矽層102的晶格常數時產生壓縮應變矽鍺層104。
例如，如上述，矽鍺層104的晶格常數實質大於矽層102的晶格常數，且更特別的是，在約50至100%的範圍內。如下述，在一具體實施例中，矽鍺層與矽基板層之間的晶格失配和對應本徵應變造成介面105相對於矽鍺層及矽基板層的其餘部份容易受到後續修改製程影響。
此外，矽鍺層104及底下矽層102的晶格失配隨著配置於矽鍺層內的鍺/矽原子比增加而增加，造成矽鍺層扭曲。可最小化或制止矽鍺層的這種扭曲，同時增加上覆矽鍺層內的本徵應變，例如，藉由控制矽鍺層配置於矽層102上面的厚度(在此也被稱為“關鍵厚度”)及/或優化配置於矽鍺層內的鍺/矽原子比以便實現所欲晶格失配及/或上覆層內的所欲本徵應變。例如，矽鍺層配置於矽層102上面的厚度可在約30至50奈米的範圍內，同時配置於其內的鍺/矽原子比可在50至100%的範圍內以便在該矽
層上面維持本徵應變矽鍺材料。
接下來，第1C圖中之鰭片結構或鰭片106藉由，例如，移除雙層結構103(第1A圖)的一或多個部份(包括矽鍺層104以及矽層102的一部份)來形成。所得鰭片106可包含矽鍺層104與矽層102，其中如圖示，矽鍺部份與矽層102具有介面105。應注意，在一具體實施例中，該矽鍺部份界定鰭片106的第一鰭片部份，同時底下矽部份界定第二鰭片部份。例如，實現鰭片106的形成可通過：有各種方案的圖案化法；直接微影技術；側壁影像轉移技術；極紫外線微影技術(EUV)；電子束技術；雙微影蝕刻(litho-etch litho-etch)；或微影-蝕刻微影-凍結(litho-etch litho-freeze)。進行該移除，例如，可用任何適當蝕刻製程，例如非等向性乾蝕刻製程，例如，在六氟化硫(SF6)中的反應式離子蝕刻(RIE)。在一實施例中，成對的相鄰所得鰭片106可用開孔108隔開。
第1D圖圖示在一或多個鰭片106已被氧化物層110包圍及/或覆蓋之後的第1C圖結構。在一實施例中，該氧化物層有足夠的厚度以允許該結構的後續平坦化。在一具體實施例中，氧化物層110，例如，可用高縱深比製程(HARP)沉積。在一實施例中，該HARP可包含使用造成矽氧化物之共形沉積的以O-3/矽酸四乙脂(TEOS)為基礎的次大氣壓化學氣相沉積(SACVD)填充製程。HARP沉積製程，例如，在有高縱深比的開孔內作為間隙填充沉積可能是有利的。在另一實施例中，氧化物層110可為淺溝
槽隔離(STI)氧化物(例如，二氧化矽)、流動性氧化物、或高密度電漿(HDP)氧化物。
第1E圖圖示在存在氧化物層110下使鰭片106(第1D圖)經受修改製程以促進修改鰭片同時維持改質鰭片之結構穩定性後的第1D圖結構。例如，實現該修改製程，例如，可藉由選擇性氧化介面105(第1D圖)以形成隔離區112，這有助於使鰭片106(第1D圖)的矽鍺層104與底下矽層102電性隔離。進行該選擇性氧化製程例如，可藉由使鰭片106(第1D圖)經受快速熱氧化(RTO)程序或利用熱退火製程。在存在包圍該等鰭片的氧化物層110下進行介面105(第1D圖)的氧化或退火有助於該等鰭片的機械穩定性以及防止該等鰭片因該介面之氧化所造成的應力而傾斜。在一實施例中，隔離區112可為或包含氧化物材料，例如矽氧化物、矽鍺氧化物、或其組合。例如，在介面之矽鍺層及矽層的矽原子，由於本徵應變，在氧化或退火製程下可被氧化，以形成氧化物材料，例如，矽氧化物材料，而產生該隔離區。在一特定實施例中，在存在製程氣體(例如，氧)下，可以約800至1000℃進行約5秒至10分鐘的快速熱氧化，以便局部氧化介面105(第1D圖)，以及形成隔離區112。在另一特定實施例中，該退火製程可使用烤爐或快速熱退火(RTA)製程在沒有含氧製程氣體下以約800至1100℃的溫度進行約5秒至1小時以選擇性氧化介面105(第1D圖)以得到隔離區112。在此一實施例中，囊封該鰭片結構的氧化物層110提供促進介面105氧化所
需的氧原子。此外，也可利用蒸氣退火製程以約500℃的溫度持續約2小時來選擇性氧化該介面。
繼續參考第1E圖，在該結構上面可進行修改製程，以及特別是，在鰭片106(第1D圖)的介面105(第1D圖)。如上述，矽鍺層與矽基板層之間的晶格失配和對應本徵應變造成介面105相對於矽鍺層及矽基板層的其餘部份容易受到後續修改製程影響。在一實施例中，藉由控制在該氧化製程期間所用的一或多個製程參數，該選擇性氧化製程有助於選擇性氧化該介面。有利的是，該等受控製程參數有助於該氧化製程延伸進入該上覆矽鍺層及該底下矽層的至少一部份而在本徵應變矽鍺層104與矽層102之間形成隔離區112。另外，也可控制使用於該氧化製程的製程參數以便制止該矽鍺層及該底下矽層之其餘部份的氧化，導致改質鰭片結構106'有隔離區112可隔離矽鍺層與底下矽層。在一特定實施例中，進行該介面的氧化，例如，可藉由控制製程參數，例如，各自用於氧化或退火製程的時間、溫度及/或壓力以促進對於上覆矽鍺層或底下矽層有選擇性地氧化該介面至所欲厚度。在一特定實施例中，隔離區112可具有在約5至15奈米之間的厚度。例如，可選定用於氧化或退火製程的氧化時間以制止矽鍺或矽層之其餘部份的氧化。吾等可預期，配置於矽鍺層內的鍺愈多，矽鍺層104容易受到用來選擇性地氧化介面的任一修改製程影響的可能性愈高。在此情況下，配置於矽鍺層內的鍺/矽原子比，例如，界定用於該等製程的氧化時間。作
為一特定實施例，當鍺/矽原子比實質高於0.5時，該快速熱氧化可以約900℃的溫度進行約1分鐘。在另一特定實施例中，配置於矽鍺層內的鍺/矽原子比可實質較低，特別是，在0.25至0.5之間。在此情形下，可進行氧化條件較嚴苛的選擇性氧化或退火製程，例如，較高的溫度及較長的時間以便相對於鰭片的矽鍺層及/或矽層之其餘部份選擇性地氧化介面。另外，囊封鰭片106(第1D圖)的氧化物層110也可有利地促進制止或最小化矽鍺層或矽層的氧化，同時選擇性氧化鰭片的介面，藉此維持改質鰭片106'的結構穩定性。
可進行第1F圖結構的進一步加工以露出改質鰭片106'的隔離矽鍺層104。如第1F圖所示，氧化物110下凹穿過，例如，改質鰭片106'的上矽鍺層104。可用任何適當蝕刻製程，例如等向性乾蝕刻製程(例如，SiCoNi蝕刻製程)，例如，來使HARP氧化物凹下。在一特定實施例中，乾蝕刻製程(例如，SiCoNi蝕刻)利用氣體混合物(例如，電漿室中的氨(NH3)及三氟化氮(NF3))可用來移除矽氧化物。
第1G圖圖示在閘極結構形成加工之一具體實施例之後的第1F圖結構。如圖示，閘極結構114在多個改質鰭片106'上面延伸，且包含，例如，閘極介電層116及閘極材料118。在一具體實施例中，閘極介電層116可由諸如二氧化矽或介電常數k高於約3.9的高k介電材料(應注意，SiO2的k=3.9)之類的材料形成。此外，閘極材料
118可包含金屬或由其製成，以及被形成成為先形成閘極製程(gate-first formation process)的一部份。或者，在另一具體實施例中，閘極材料118可包含或為犧牲閘極材料，例如非晶矽(a-Si)或多晶矽，隨後用取代閘極材料取代它，作為後形成閘極製程(gate-last fabrication process)的一部份。應注意，本文提及的各種層件可由各種不同的材料使用各式各樣的技術來形成，例如，原子層沉積(ALD)及化學氣相沉積(CVD)。取決於特定的應用，也可改變該等層的厚度。
第2A圖至第2I圖圖示用以製造增強半導體結構的方法實施例，例如在一或多個鰭片結構內有隔離區的鰭片裝置。有利的是，如下所述，該製造方法有助於隔離例如有替代通道材料(例如，矽鍺材料)的半導體鰭片結構與該一或多個鰭片的底下矽材料，這是藉由局部氧化在兩個鰭片材料之間的介面而在其間形成隔離區。
第2A圖根據本發明之一或多個態樣圖示在製造半導體鰭片結構期間得到的中間結構200的橫截面圖。如圖示，結構200包含基板202，在一實施例中，它可為塊狀半導體材料，例如塊體矽晶圓。在一更特定的實施例中，基板102可為或包含有任何適當結晶方向的半導體材料，如以上在說明第1A圖時所述者。例如，該矽基板層的適當結晶方向，例如，可為(100)、(110)及(111)方向。在另一實施例中，基板202可包含任何含矽基板，包括但不限於：矽(Si)、單晶矽、多晶矽、非晶矽、矽懸空(SON)、
絕緣體上覆矽(SOI)、鬆弛虛擬矽鍺(SiGe)基板、或取代絕緣體上覆矽(SRI)基板或其類似物。例如，僅供舉例說明，基板202可約有600至700微米厚。在下文中矽層202亦指該基板202。
第2B圖圖示在形成在基板上方延伸各自包含矽基板材料的多個半導體鰭片204之後的第2A圖之中間結構。例如，可部份利用在說明第1B圖時提及用於形成鰭片結構或鰭片106的圖案化及移除製程來實現半導體鰭片204的形成。如以上所圖示及描述者，基板202的部份圖案化及移除會導致形成被間隔206隔開的半導體鰭片204。
第2C圖圖示在一或多個鰭片204已被氧化物層208包圍及/或覆蓋之後的第2B圖之中間結構。在一實施例中，該氧化物層有足夠的厚度允許該結構的後續平坦化。可共形沉積於該(等)鰭片周圍的氧化物層208可包含氧化物材料(例如高縱深比製程(HARP)氧化物)或由其製成，以及可用在說明第1C圖時提及用以提供氧化物層110的任何沉積製程來形成。簡言之，氧化物層208可包含HARP氧化物或流動性氧化物材料或由其製成，這取決於所使用的製造加工。
如第2D圖所示，根據本發明之一或多個態樣，進行一或多個選擇性蝕刻製程以使鰭片204，例如，從氧化物層208的上表面210向下凹陷。例如，利用一或多個等向性或非等向性乾蝕刻製程(例如，反應性離子蝕刻
或電漿蝕刻，鹽酸(HCl)氣相蝕刻製程)，可選擇性地蝕刻鰭片204的半導體材料。儘管凹下鰭片的高度取決於所使用的技術節點及製程參數，然而在一實施例中，可使該(等)鰭片凹下到其高度為氧化物層208之高度的約20至50%。
第2E圖根據本發明之一或多個態樣圖示在磊晶成長第一鰭片部份212之材料於凹下鰭片204'(第2E圖)上面之後的第2D圖之中間結構。在一實施例中，第一鰭片部份212的材料可與第一鰭片層104的材料類似或相同，以及可使用在說明第1A圖時所提及用於提供第一鰭片層104的任何沉積製程來形成。在一實施例中，第一鰭片部份212的材料可為或包含磊晶單晶半導體層。如上述，第一鰭片部份212的材料可包含，例如，與凹下矽層202類似且可包含可用Si1-x-Gex表示之一層矽鍺或由其製成的結晶結構，其中x，為鍺/矽原子比，它可在約0.2至1的範圍內。在下文中矽鍺層212亦指該第一鰭片部份212。作為一特定實施例，鍺在矽鍺層中的原子比可約為0.5或更多。應注意，如上述，該矽鍺部份界定鰭片204'的第一鰭片部份，而底下矽部份界定第二鰭片部份。在一實施例中，該第一鰭片部份的材料有足夠的厚度允許該結構的後續平坦化。此外，如在說明第1A圖時所述，各個矽鍺層212與底下矽層202的晶格結構大小差異會導致彼等有各自不同的晶格常數。例如，如上述，當晶格常數與基板不同的材料層被迫磊晶成長於基板上時，該上覆材料層變成帶有本徵應變以順應底下基板層的晶格結構。因
此，如第1B圖所示及上述，該基板及該上覆矽鍺部份沿著結構的高度有相同的面內晶格常數。這兩個晶格結構在處於鬆弛狀態時有不同晶格常數的匹配會在上覆矽鍺層中誘發應變而且該應變的振幅與晶格常數在鬆弛狀態下的差額成正比。矽鍺層212與底下矽層202之間的晶格常數的差額會在鰭片之矽部份上面產生本徵應變矽鍺部份，特別是，壓縮應變矽鍺部份。
可能有以下情形，鍺在矽鍺層212中的原子比可能低於例如在約0.2至0.5之間的特定原子濃度。在此情況下，如第2F圖所示，例如用作介面區的完全應變矽鍺薄層215可配置在矽鍺層212'、底下矽層202之間。吾等可預期，留在介面區的鍺愈多，在介面區內誘發本徵應變的可能性愈高以及介面區更容易受到後續修改製程的影響。作為一特定實施例，鍺在完全應變矽鍺215層中的原子比可約為0.75至1。在一實施例中，完全應變矽鍺層215的厚度可在約2至5奈米的範圍內。
第2G圖圖示在使鰭片204'(第2E圖)在存在氧化物層208下經受修改製程以有助於修改該等鰭片同時維持改質鰭片的結構穩定性之後的第2E圖之中間結構。實現該修改製程可藉由部份使用在說明第1D圖時提及用於修改鰭片106的選擇性氧化製程或退火製程來選擇性氧化介面214(第2E圖)。簡言之，例如，可藉由使鰭片204'(第2E圖)經受快速熱氧化(RTO)程序或利用熱退火製程來進行該選擇性氧化製程。此外，如第1D圖所示及以上所述，
該(等)鰭片的修改製程有助於相對於矽鍺層及底下矽層之其餘部份有選擇性地氧化介面214而產生改質鰭片結構204"，以及形成例如有助於使矽鍺層212與底下矽層202電性絕緣的隔離區216。在另一具體實施例中，在矽鍺層有較低原子濃度的情形下，部份利用在說明第1D圖時所提及用於修改鰭片106的選擇性氧化製程或退火製程，也可選擇性氧化用作介面區的完全應變矽鍺層215(第2F圖)。在此情形下，可選擇性氧化該完全應變矽鍺層以形成例如有助於使矽鍺層212與底下矽層202電性絕緣的隔離區216。在一實施例中，隔離區216可為或包含氧化物材料，例如，矽氧化物材料。例如，由於有本徵應變，在氧化或退火製程下，可氧化矽鍺層及矽層在介面的矽原子，以形成氧化物材料，例如，矽氧化物材料，而產生該隔離區。
如第2H圖所示，可進行第2G圖結構的進一步加工以露出改質鰭片204"的隔離矽鍺層212。實現氧化物層208的凹下部份可使用一或多個習知等向性濕蝕刻製程或非等向性乾蝕刻製程，例如在說明第1E圖時所提及用於使氧化物層110凹下的反應性離子蝕刻或電漿製程。
第2I圖圖示在閘極結構形成加工之具體實施例之後的第2H圖結構，例如，這可部份利用在說明第1F圖時所提及用於形成閘極結構114的製程來完成。結果，可形成在多個改質鰭片204"上面延伸且可包含閘極介
電層220及閘極材料222的閘極結構218。
有利的是，熟諳此藝者會注意到，第1A圖至第1G圖和第2A圖至第2I圖的製造加工有助於製造增強半導體結構，例如，在一或多個鰭片結構內具有例如隔離區的鰭片裝置，該隔離區有助於隔離半導體鰭片結構(或數個，例如，矽鍺鰭片)與該一或多個鰭片的底下矽部份。
用於本文的術語的目的僅在於要描述特定實施例而非旨在限制本發明。如本文所使用的，英文單數形式“a”、“an”和“the”也旨在包括複數形式，除非上下文中另有明確指示。更應該理解，用語“包括(comprise)”(以及任何形式的包括，例如“comprises”及“comprising”)、“具有”(以及任何形式的具有，例如“has”及“having”)、“包含”(以及任何形式的包含，例如“includes”及“including”)以及“含有”(以及任何形式的含有，例如“contains”及“containing”)都是開放的連繫動詞。結果，“包括”“具有”“包含”“含有”一或更多步驟或元件的方法或裝置係擁有該一或更多步驟或元件，但是不限於只有該一或更多步驟或元件。同樣，“包括”“具有”“包含”“含有”一或更多特徵的方法步驟或裝置元件係擁有該一或更多特徵，但是不限於只有該一或更多特徵。此外，用某一方式組構而成的裝置或結構至少是用該方式組構，但是也可用未表列的方式來組構。
以下申請專利範圍中之手段功能用語元件或步驟功能用語元件的對應結構、材料、動作及等效物(若
有的話)旨在涵蓋任何結構、材料或動作用以完成與經具體主張之其他主張元件結合的功能。為了圖解及說明已描述本發明，但是並非旨在窮舉或限制本發明為所揭示的形式。本技藝一般技術人員明白在不脫離本發明的範疇及精神下，仍有許多修改及變體。選擇及描述該具體實施例是為了以最佳的方式解釋本發明及實際應用之一或更多方面的原理，以及使得其他本技藝一般技術人員能夠了解用於適合特定預期用途而有不同修改之不同具體實施例的本發明一或多個態樣。
Claims (20)
- 一種製造半導體鰭片結構的方法，該方法包含：提供在基板上方延伸的鰭片結構，該鰭片結構包含第一鰭片部份、配置於該第一鰭片部份上面的第二鰭片部份、以及在該第一鰭片部份及該第二鰭片部份之間的介面，其中該第一鰭片部份與該第二鰭片部份在該鰭片結構內呈晶格失配；以及部份修改該鰭片結構以得到改質鰭片結構，該修改包含：選擇性氧化該介面以在該改質鰭片結構內形成隔離區，其中該隔離區電性隔離該第一鰭片部份與該第二鰭片部份，同時維持該改質鰭片結構的結構穩定性。
- 如申請專利範圍第1項所述之方法，其中，該選擇性氧化包含：用使氧化伸入該第一鰭片部份及該第二鰭片部份之形成該隔離區的至少一部份的受控氧化製程來選擇性氧化該介面，同時制止該第一鰭片部份及該第二鰭片部份之其餘部份的氧化。
- 如申請專利範圍第2項所述之方法，其中，該選擇性氧化包含：使用有助於選擇性地氧化該介面至一所欲厚度的氧化時間來氧化該鰭片結構，該氧化時間經選定成制止該第一鰭片部份及該第二鰭片部份之其餘部份的氧化。
- 如申請專利範圍第3項所述之方法，其中，該隔離區具有在約5至15奈米之間的所欲厚度。
- 如申請專利範圍第2項所述之方法，其中，該修改包含：配置氧化物層於該鰭片結構周圍以使該鰭片結構有機械穩定性，其中該氧化物層有助於該鰭片結構選擇性地在該介面處氧化，以及有助於制止該第一鰭片部份或該第二鰭片部份之該其餘部份氧化。
- 如申請專利範圍第5項所述之方法，其中，該修改包含：在沒有製程氧氣下，退火該鰭片結構以選擇性氧化該介面以得到該隔離區，其中該氧化物層提供氧原子以促進該介面的氧化。
- 如申請專利範圍第4項所述之方法，其中，該修改包含：在存在製程氧氣下，進行該鰭片結構的氧化製程以在該鰭片結構內局部氧化該介面，以及在該改質鰭片結構內形成該隔離區。
- 如申請專利範圍第1項所述之方法，其中，該第二鰭片部份及該基板包含矽材料，以及該第一鰭片部份包含有特定鍺/矽原子比配置於其中的本徵應變矽鍺材料。
- 如申請專利範圍第8項所述之方法，其中，該本徵應變矽鍺材料之該特定鍺/矽原子比約為0.5或更多。
- 如申請專利範圍第8項所述之方法，其中，該選擇性氧化包含：選擇該本徵應變矽鍺材料之該特定鍺/矽原子比，其有助於確定使用於該介面之氧化的氧化時間。
- 如申請專利範圍第1項所述之方法，其中，該第一鰭片部份包含具有第一晶格常數的材料，以及該第二鰭 片部份及該基板包含具有第二晶格常數的材料，該第一晶格常數及該第二晶格常數為不同的晶格常數，以及具有該第一晶格常數的該第一鰭片部份與具有該第二晶格常數的該第二鰭片部份在該第一鰭片部份內誘發本徵應變。
- 如申請專利範圍第1項所述之方法，其中提供該鰭片結構包含：提供雙層結構，該雙層結構包含：包含第二鰭片層的該基板；配置於該基板上面的第一鰭片層；以及移除該雙層結構之至少一部份以建立該鰭片結構，該鰭片結構包含該第一鰭片部份的區域，該第二鰭片部份配置於該第二鰭片部份之該區域上方的區域，以及在該第一鰭片部份及該第二鰭片部份之間的介面。
- 如申請專利範圍第1項所述之方法，其中，提供該鰭片結構包含：提供在該基板上方延伸的中間鰭片結構，該中間鰭片結構包含該第二鰭片部份的材料；配置氧化物層於該中間鰭片結構周圍；蝕刻該中間鰭片結構中鄰近該氧化物層的至少一部份以在該基板上方建立凹下鰭片結構；以及磊晶成長該第一鰭片部份之材料於該凹下鰭片結構上面，以及平坦化該第一鰭片部份之該材料以與該 氧化物層之表面實質共面，以及藉此至少部份界定待改質之該鰭片結構。
- 如申請專利範圍第13項所述之方法，其中，該第二鰭片部份之該材料包含矽材料，以及該第一鰭片部份之該材料包含具有特定鍺/矽原子比配置於其中的本徵應變矽鍺材料，該特定鍺/矽原子比約為0.5或更多。
- 如申請專利範圍第1項所述之方法，其中，該提供包含：提供多層結構，該多層結構包含：包含第二鰭片層之該基板；在該基板上面的犧牲層；配置於該犧牲層上面之該第一鰭片層；移除該多層結構之至少一部份以建立該鰭片結構，該鰭片結構包含該第一鰭片部份配置於該第二鰭片部份之區域上方的區域，以及該犧牲層有一部份配置於其間；以及部份修改該鰭片結構以得到該改質鰭片結構，該修改包含氧化該鰭片結構之該犧牲層，同時維持結構穩定性，其中經氧化之該犧牲層提供該隔離區。
- 如申請專利範圍第15項所述之方法，其中，該第二鰭片部份包含矽材料，以及其中該犧牲層及該第一鰭片層包含有變動的鍺/矽原子比配置於其中的本徵應變矽鍺材料，配置於該犧牲層內的鍺/矽原子比高於配置於 該第一鰭片層內的鍺/矽原子比。
- 如申請專利範圍第16項所述之方法，其中，配置於該犧牲層內的鍺/矽原子比約為0.5或更多，以及配置於該第一鰭片層內的鍺/矽原子比在約0.25至0.5的範圍內。
- 一種半導體結構，其係包含：基板；以及駐留在該基板上面且包含配置於第二鰭片部份上面之第一鰭片部份的鰭片結構，其中該第一鰭片部份與該第二鰭片部份呈晶格失配，以及該第一鰭片部份與該第二鰭片部份藉由配置於其中的隔離區而電性隔離。
- 如申請專利範圍第18項所述之半導體結構，其中，該基板及該第二鰭片部份包含矽材料，以及該第一鰭片部份包含本徵應變矽鍺材料。
- 如申請專利範圍第18項所述之半導體結構，其中，該隔離區包含氧化物材料。
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