CN104241128B - 一种垂直SiGe FinFET的制备方法 - Google Patents
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Abstract
本发明涉及一种垂直SiGe FinFET的制备方法，包括：提供半导体衬底；在所述半导体衬底上形成鳍片结构；在所述半导体衬底上沉积第一层间介电层；在所述鳍片结构上外延SiGe层；选用H2高温蚀刻所述鳍片结构和所述SiGe层，以形成垂直的侧壁，同时减小所述鳍片结构和所述SiGe层的关键尺寸。本发明在形成鳍片结构之后，在所述鳍片结构上外延生长SiGe层，并选用氢气高温蚀刻的方法蚀刻所述鳍片结构和所述SiGe层的侧壁，使其侧壁更加垂直，同时降低其关键尺寸，进一步提高其集成度，最后形成具有环绕栅极（gate‑all around），相对于平面晶体管其性能进一步提高。
Description
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种垂直SiGe FinFET的制备方法。
背景技术
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，来自制造和设计方面的挑战促进了三维设计如鳍片场效应晶体管(FinFET)的发展。
相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
随着半导体器件尺寸的不断缩小，环绕栅极（gate-all-around，GAA）的硅纳米线晶体管（silicon nanowire transistor，NW）由于其沟道长度更小，使器件尺寸进一步降低，表现出优越的性能；此外，横向（lateral）长沟道的纳米线CMOS通过动态和静态的逆变器（inverter）也体现出良好的逻辑性能。但是所述纳米线CMOS的电路性能（circuitperformance）受到器件寄生效应（device parasitic）的严重影响，现有技术并不能很好的解决。由于垂直的（vertical）NW CMOS具有垂直的特性，其占用的空间（footprint）相对于横向（lateral）的纳米线CMOS更小，因此可以通过制备垂直的鳍片场效应晶体管解决所述问题。
现有技术中有制备垂直硅纳米线环绕栅极晶体管的方法，所述方法如图1a-1f所示，如图1a所示，提供半导体衬底101，所述半导体衬底101为P型硅，然后图案化所述衬底，形成硅纳米线103，然后沉积高密度等离子体氧化物层（HDP oxide）102，如图1b所示，在所述硅纳米线103上沉积多晶硅层104，形成栅极，在形成栅极之前还可以在所述硅纳米线103上形成栅氧化物层（图中未示出），参照1c，去除部分所述多晶硅层104，沉积第二高密度等离子体氧化物层（HDP oxide）105，所述第二高密度等离子体氧化物层（HDP oxide）105的高度低于所述硅纳米线103，以露出部分所述硅纳米线103，参照1d，蚀刻去除露出的硅纳米线103上的多晶硅层104，去除所述高密度等离子体氧化物层（HDP oxide）102和所述第二高密度等离子体氧化物层（HDP oxide）105，同时对没有覆盖的硅纳米线103进行砷离子注入，参照图1f，沉积介电层，在所述介电层中形成接触孔，以对所述栅极形成电连接。
而且现有技术中也有三栅极晶体管（tri-gate MOSFET）的制备方法，所述晶体管中含有应变Si和SiGe的三栅极，在该晶体管中所述沟道为多纳米线沟道（multi-nanowirechannels），而且所述多纳米线沟道（multi-nanowire channels）通过氢热蚀刻（hydrognenthermal etching）方法对所述多纳米线沟道进行修剪（trimmed）、蚀刻，以得到垂直的纳米线沟道，同时减低其尺寸。
虽然现有技术中有形成环绕栅极硅纳米线晶体管，但是其沟道和栅极并不是垂直的，引起较大的寄生电容，现有技术中还有形成垂直栅极和沟道的晶体管，但是其栅极为普通栅极或者三栅极晶体管（tri-gate MOSFET），其性能以及集成度均受限制，因此需要在此基础上对现有技术中的方法进行改进，以进一步提高器件的性能。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种垂直SiGe FinFET的制备方法，包括：
提供半导体衬底；
在所述半导体衬底上形成鳍片结构；
在所述半导体衬底上沉积第一层间介电层；
在所述鳍片结构上外延SiGe层；
选用H2高温蚀刻所述鳍片结构和所述SiGe层，以形成垂直的侧壁，同时减小所述鳍片结构和所述SiGe层的关键尺寸。
作为优选，所述方法还包括：
形成栅极介电层以及栅极材料层，并图案化；
沉积第二层间介电层至所述SiGe层顶部以下，露出部分所述栅极介电层以及所述栅极材料层；
去除露出的所述栅极介电层以及所述栅极材料层；
去除剩余的所述第二层间介电层和所述第一层间介电层，以形成环绕栅极。
作为优选，所述方法还包括：
执行离子注入步骤，以在所述环绕栅极两侧形成源漏区；
沉积第三层间介电层，并在所述第三层间介电层中形成接触孔，分别电连接所述环绕栅极和所述源漏区。
作为优选，所述栅极介电层的形成方法为：
高温氧化所述鳍片结构和所述SiGe层，以在所述鳍片结构和所述SiGe层的表面形成氧化物。
作为优选，在形成所述接触孔之前，还包括形成自对准硅化物的步骤。
作为优选，所述第一层间介电层为高密度等离子氧化物层。
作为优选，所述第二层间介电层为高密度等离子氧化物层。
作为优选，形成鳍片结构的方法为：
在所述半导体衬底上形成掩膜层；
图案化所述掩膜层和所述半导体衬底，以形成所述鳍片结构。
作为优选，所述掩膜层为硬掩膜层，选自SiN或者SiO2。
作为优选，所述掩膜层包括3层，分别为依次沉积的低温氧化物层、含硅的抗反射层和先进图案掩膜层。
作为优选，所述鳍片结构选用的材料为Si。
本发明在形成鳍片结构之后，在所述鳍片结构上外延生长SiGe层，并选用氢气高温蚀刻的方法蚀刻所述鳍片结构和所述SiGe层的侧壁，使其侧壁更加垂直，同时降低其关键尺寸，进一步提高其集成度，最后形成具有环绕栅极（gate-all around），相对于平面晶体管其性能进一步提高。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1f为现有技术中制备环绕栅极的半导体器件的过程示意图；
图2a-2h为本发明一实施例中制备环绕栅极的半导体器件的过程示意图；
图3为本发明一实施例中制备环绕栅极的半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述垂直SiGe FinFET的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
本发明提供了一种垂直SiGeFinFET的制备方法，包括：
提供半导体衬底；
在所述半导体衬底上形成鳍片结构；
在所述半导体衬底上沉积第一层间介电层；
在所述鳍片结构上外延SiGe层；
选用H2高温蚀刻所述鳍片结构和所述SiGe层，以形成垂直的侧壁，同时减小其关键尺寸。
形成栅极介电层以及栅极材料层，并图案化，以去除水平方向上的部分所述栅极介电层以及所述栅极材料层；
沉积第二层间介电层至所述鳍片结构顶部以下，露出部分所述栅极介电层以及所述栅极材料层；
去除露出的所述栅极介电层以及所述栅极材料层，以形成环绕栅极。
去除剩余的所述第一介电层，并执行离子注入，以在所述环绕栅极两侧形成源漏区；
沉积第三层间介电层，并在所述第三层间介电层中形成接触孔，分别电连接连接所述环绕栅极和所述源漏区。
下面结合图2a-2h对本发明所述侧壁垂直的鳍片场效应晶体管（FinFET）的制备方法做进一步的说明：
首先，参照图2a，具体地，首先提供半导体衬底201，然后在所述半导体衬底201上形成鳍片结构203。
其中，所述半导体衬底201可以是硅衬底。
在所述衬底上形成掩膜层，作为优选，在本发明的一具体实施方式中掩膜层可以为氮掺杂的碳化硅层NDC（Nitrogen dopped Silicon Carbite）、SiO2或者SiN层，其中，所述碳化硅层NDC（Nitrogen dopped Silicon Carbite）、SiO2或者SiN层的沉积方法可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种，作为进一步的优选，所述硬掩膜层为SiN层，其厚度为20-500埃，通过物理气相沉积（PVD）法形成，但所述厚度以及形成方法并不据局限于该示例。
然后图案化所述掩膜层以及硅衬底，以形成鳍片结构203，具体地，首先在所述掩膜层上形成光刻胶层，然后对所述光刻胶层进行光刻，形成鳍片图案，所述鳍片图案与所要形成的鳍片结构的关键尺寸相同，然后以所述光刻胶层为掩膜蚀刻所述硅衬底和所述掩膜层，然后去除所述掩膜层和光刻胶层，形成如图2a所示的鳍片结构203。
作为另外一种实施方式，在形成所述鳍片结构203时，还可以在所述半导体衬底上形成3层掩膜层，包括依次沉积的低温氧化物层（LTO）、含硅的抗反射层（Si-ARC）和先进图案掩膜层（APF），然后以所述掩膜层为掩膜蚀刻所述半导体衬底。
在该步骤中选用干法蚀刻形成所述鳍片结构203，所述干法蚀刻中可以选用基于F的蚀刻气氛进行化学蚀刻，所述蚀刻气体可以选用C4F8、C4F6、C5F8和C3H8中的一种或者多种，在该蚀刻步骤反应功率为300W～400W，气压为10～30mtorr，反应时间可以根据目标器件以及蚀刻工艺的需要进行设定，并不局限于某一数值范围，在本发明的一具体实施方式中优选为40～60s。
接着沉积第一层间介电层202，作为优选，所述第一层间介电层202为高密度等离子氧化物层，所述高密度等离子氧化物层可以为SiO2层，其厚度为20-200埃，但并不局限于所述厚度，所述高密度等离子氧化物层的形成方法为高密度等离子体化学气相淀积(HDPCVD)。
参照图2b，在所述鳍片结构203上外延生长SiGe层204。
具体地，所述SiGe层的形成方法仍然可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种。作为优选，选用选择性外延形成所述SiGe层204，在该过程中控制所述SiGe层204仅在所述鳍片结构203上生长。
作为优选，在所述外延过程中通入SiH4和GeH4气体，当然并不局限于所述两种气体，只要包含Si和Ge的气源均可以用于本发明，通过控制所述SiH4气体和GeH4气体的流量比，来控制所述SiGe层204中Ge的含量，在该过程中控制SiH4气体和GeH4气体的流量比为1：0.1-10，使所述外延生长SiGe中Ge的含量为15-30%～35%-55%。需要说明的是，所述优选方式仅仅是示例性的，并不局限于某一种。
其中，所述SiGe层204的厚度可以和所述鳍片结构203的高度大致相同，但也可以大于或者小于所述鳍片结构203的高度，在该实施例中，所述SiGe层的厚度为200-8000埃。
参照图2c，选用氢气对所述SiGe层204和所述鳍片结构203进行高温蚀刻，以减小所述SiGe层204和所述鳍片结构203的关键尺寸，使其侧壁更加垂直（vertical）。
具体地，在该步骤中选择H2中的作为蚀刻气氛，通过氢热蚀刻（hydrognenthermal etching）方法对所述SiGe层204和所述鳍片结构203进行修剪（trimmed）和蚀刻，使所述SiGe层204和所述鳍片结构203的侧壁更加垂直，垂直于所述衬底，同时减小其关键尺寸，使其变得更“细”，以降低所述沟槽的尺寸，进一步提高所述半导体器件的集成度。
作为优选，所述蚀刻压力可以为50-200mTorr，优选为100-150mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s，更优选10-60s，同时在本发明中选用较大的气体流量，作为优选，在本发明所述H2的流量为30-300sccm，更优选为50-100sccm。
参照图2d，形成栅极介电层以及栅极材料层205。
具体地，所述栅极介电层可以是氧化硅(SiO2)，在本发明中通过高温氧化所述鳍片结构203以及SiGe层204的表面，在所述鳍片结构203以及SiGe层204的表面形成一层氧化物层，作为栅极介电层，其中在高温氧化时，鳍片结构203的材料层为硅，因此可以氧化为SiO2，而SiGe层的表面进行高温氧化时同样可以形成SiO2材料层，同时内部SiGe层中Ge的含量则变高，则可以进一步提高后序作为沟道的SiGe层的性能。
其中，所述高温氧化工艺可以为炉管氧化、快速热退火氧化(RTO)等形成氧化硅材质的栅极介质层。作为优选，所述高温氧化温度为500-1800℃。
所述栅极材料层由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。栅极材料层优选的形成方法包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。栅极材料层的厚度以小于约1200埃为佳。
栅极材料层可以是包含半导体材料的多层结构，例如硅、锗、金属或其组合。所述栅极材料层的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，例如低压等离子体化学气相沉积或者等离子体增强化学气相沉积工艺。栅极材料层的厚度为800到3000埃。
参照图2e，图案化所述栅极介电层以及栅极材料层，以去除所述鳍片结构203一侧、水平方向上的所述栅极介电层以及栅极材料层，同时去除所述鳍片结构203另一侧水平方向上的部分所述栅极介电层以及栅极材料层，剩余部分用于在后续的步骤中形成电连接，其中图案化方法可以先形成图案化的光刻胶层，以所述图案化的光刻胶层为掩膜蚀刻所述栅极介电层以及栅极材料层，最后去除所述光刻胶层。
沉积第二层间介电层206，所述第二层间介电层206为高密度等离子氧化物层，所述高密度等离子氧化物层可以为SiO2层，其厚度为20-5000埃，但并不局限于所述厚度，所述高密度等离子氧化物层的形成方法为高密度等离子体化学气相淀积(HDP CVD)。
沉积完所述第二层间介电层206后，进行回蚀刻（pull back）所述第二层间介电层206，以使所述第二层间介电层206到SiGe层204顶部以下，露出部分所述栅极介电层以及栅极材料层205，具体地，在该步骤中选用CH3F和O2，而不能选用CF4、NF3、SF6、CH2F2、CHF3，所述蚀刻压力可以为20-120mTorr，功率为100-300W，在本发明中所述蚀刻时间为5-80s，更优选10-60s。
参照图2f，去除露出的所述栅极介电层以及栅极材料层205，露出所述SiGe层204的顶部部分。
具体地，选用湿法蚀刻以去除露出的所述栅极介电层以及栅极材料层205，所述湿法蚀刻中选用热H3PO4进行蚀刻，为了获得更好的蚀刻效果，选用热磷酸进行蚀刻，所述热磷酸的温度为20-60℃，作为优选，所述热磷酸的温度为40-50℃，其浓度可以选用常规浓度，并不局限于某一范围，同时在该步骤中还可以选用其他蚀刻液。
参照图2g，去除剩余的第二层间介电层206以及第一层间介质层202。
在该步骤中选用干法蚀刻或者湿法蚀刻，刻蚀条件包括使用CF4和Cl2作为刻蚀气体，设定其气流速率比为30∶30(sccm)，在1Pa的压力下给予线圈型电极500W的RF(13.56MHz)功率以产生等离子体用于刻蚀60秒。衬底侧(样品台)还接受20W的RF功率(13.56MHz)以施加基本上负的自偏压。然后，不除去抗蚀剂掩模将刻蚀条件转变。刻蚀条件包括使用CF4、Cl2、和O2作为刻蚀气体，设定其气流速率比为20∶20∶20(sccm)，在1Pa的压力下给予线圈型电极500W的RF(13.56MHz)功率以产生等离子体用于刻蚀大约20秒。衬底侧(样品台)还接受20W的RF功率(13.56MHz)以施加基本上负的自偏压。
在去除所述第二层间介电层206以及第一层间介质层202后，露出所述栅极材料层205，以形成环绕栅极。
作为优选，去除所述第二层间介电层206后还包括执行离子注入的步骤，以形成源漏区，注入离子可以为As、P或B等离子，注入浓度可以为1014-1020原子/cm3，注入的离子能量为200ev-5kev。在选用所述方法进行离子注入时可以较低的温度下，在本发明中优选为400℃以下，而且通过所述方法可以较为独立的控制杂质分布（离子能量）以及杂质浓度（离子流密度和注入时间），该方法更容易获得高浓度的掺杂，并且为各向异性掺杂，能独立的控制深度和浓度。作为优选，在该步骤中，所述离子注入为倾斜的离子注入，其注入时的角度可以为45度，以掺杂底部露出的Si鳍片，同时掺杂所述半导体衬底的表面。
在离子注入步骤之后，在所述栅极两侧形成了源漏区，本发明中形成的所述源漏区与现有技术中常规的源漏区是不同的，所述源漏区分别为SiGe层204的顶部以及鳍片结构203的底部，位于环绕栅极的两侧。
参照图2h，在所述SiGe层204上以及鳍片结构203的底部形成自对准硅化物层，然后沉积第三层间介电层，并形成金属接触孔。
具体地，面溅镀金属层(图未示)，例如镍金属层，然后进行快速升温退火(RTA)工艺，使金属层与栅极以及源极/漏极区域接触的部分反应成硅化金属层，完成自行对准金属硅化物工艺(salicide)。
金属硅化层(silicide)区域的形成。首先沉积金属层(图中未示)，其可包含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料。接着加热衬底，造成金属层与其下的硅层发生硅化作用，金属硅化层区域因而形成。接着使用可侵蚀金属层，但不致侵蚀金属硅化层区域的蚀刻剂，以将未反应的金属层除去。
沉积第三层间介电层，所述第三层间介电层可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，第三层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
第三层间介电层可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。第三层间介电层还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。
图案化所述第三层间介电层，在所述第三层间介电层中形成沟槽，然后填充导电材料，以形成接触孔，以形成电连接；所述导电材料可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。较佳地，导电材料为钨材料。在另一实施例中，导电材料可为钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。所述接触孔位于源漏区以及所述SiGe层204上。
本发明在形成鳍片结构之后，在所述鳍片结构上外延生长SiGe层，并选用氢气高温蚀刻的方法蚀刻所述鳍片结构和所述SiGe层的侧壁，使其侧壁更加垂直，同时降低其关键尺寸，进一步提高其集成度，最后形成具有环绕栅极（gate-all around），相对于平面晶体管其性能进一步提高。
图3为制备本发明半导体器件的工艺流程图，包括以下步骤：
步骤201提供半导体衬底，在所述半导体衬底上形成鳍片结构；
步骤202在所述半导体衬底上沉积第一层间介电层；
步骤203在所述鳍片结构上外延SiGe层；
步骤204选用H2高温蚀刻所述鳍片结构和所述SiGe层，以形成垂直的侧壁，同时减小其关键尺寸；
步骤205形成栅极介电层以及栅极材料层，并图案化；
步骤206沉积第二层间介电层至所述SiGe层顶部以下，露出部分所述栅极介电层以及所述栅极材料层；
步骤207去除露出的所述栅极介电层以及所述栅极材料层；
步骤208去除剩余的所述第二层间介电层和所述第一层间介电层，以形成环绕栅极；
步骤209执行离子注入步骤，以在所述环绕栅极两侧形成源漏区；
步骤210沉积第三层间介电层，并在所述第三层间介电层中形成接触孔，分别电连接所述环绕栅极和所述源漏区。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (11)
1.一种垂直SiGe FinFET的制备方法，包括：
提供半导体衬底；
在所述半导体衬底上形成鳍片结构；
在所述鳍片结构外侧的所述半导体衬底表面沉积第一层间介电层；
在所述鳍片结构上外延SiGe层；
选用H2高温蚀刻所述鳍片结构和所述SiGe层，以形成垂直的侧壁，同时减小所述鳍片结构和所述SiGe层的关键尺寸，以进一步提高所述垂直SiGeFinFET集成度。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
形成栅极介电层以及栅极材料层，并图案化；
沉积第二层间介电层至所述SiGe层顶部以下，露出部分所述栅极介电层以及所述栅极材料层；
去除露出的所述栅极介电层以及所述栅极材料层；
去除剩余的所述第二层间介电层和所述第一层间介电层，以形成环绕栅极。
3.根据权利要求2所述的方法，其特征在于，所述方法还包括：
执行离子注入步骤，以在所述环绕栅极两侧形成源漏区；
沉积第三层间介电层，并在所述第三层间介电层中形成接触孔，分别电连接所述环绕栅极和所述源漏区。
4.根据权利要求2所述的方法，其特征在于，所述栅极介电层的形成方法为：
高温氧化所述鳍片结构和所述SiGe层，以在所述鳍片结构和所述SiGe层的表面形成氧化物。
5.根据权利要求3所述的方法，其特征在于，在形成所述接触孔之前，还包括形成自对准硅化物的步骤。
6.根据权利要求1所述的方法，其特征在于，所述第一层间介电层为高密度等离子氧化物层。
7.根据权利要求2所述的方法，其特征在于，所述第二层间介电层为高密度等离子氧化物层。
8.根据权利要求1所述的方法，其特征在于，形成鳍片结构的方法为：
在所述半导体衬底上形成掩膜层；
图案化所述掩膜层和所述半导体衬底，以形成所述鳍片结构。
9.根据权利要求8所述的方法，其特征在于，所述掩膜层为硬掩膜层，选自SiN或者SiO2。
10.根据权利要求8所述的方法，其特征在于，所述掩膜层包括3层，分别为依次沉积的低温氧化物层、含硅的抗反射层和先进图案掩膜层。
11.根据权利要求1所述的方法，其特征在于，所述鳍片结构选用的材料为Si。
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